TW201642291A - 薄膜電容器之製造方法、積體電路搭載基板、及具備該基板之半導體裝置 - Google Patents

薄膜電容器之製造方法、積體電路搭載基板、及具備該基板之半導體裝置 Download PDF

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Abstract

本發明係一種薄膜電容器之製造方法，積體電路搭載基板，及具備該基板之半導體裝置，其中，製造薄膜電容器於電路基板之方法，包含：於加以形成於支持構件(31)表面之介電體膜(12M)上，以所需圖案而形成薄膜電容器之第1電極層(11)之第1電極形成工程(圖3(d))，和於介電體膜(12M)上及第1電極層(11)上，呈埋入在第1電極層(11)地加以形成電路基板之絕緣基材(16)之基材形成工程(圖3(e))，和除去支持構件(31)，使與介電體膜(12M)之第1電極層(11)相反側的面露出之除去工程，和由圖案化介電體膜(12M)者，而殘留重疊於第1電極層(11)之介電體層之同時，於其介電體層形成第1貫通孔而使第1電極層(11)之介電體層側的面之一部分露出之介電體圖案化工程，和於包含在第1貫通孔內之介電體層上，重疊薄膜電容器之第2電極層而形成之第2電極形成工程。

Description

薄膜電容器之製造方法、積體電路搭載基板、及具備該基板之半導體裝置
本發明係有關薄膜電容器之製造方法，積體電路搭載基板，及具備該基板之半導體裝置，詳細為有關為了使在積體電路之電源電路的阻抗降低之薄膜電容器。
以往，作為此種薄膜電容器，例如，知道有專利文獻1所揭示之技術。在專利文獻1中，揭示有在可作為中間基板而使用之層積型電容器中，可有效果地排除成為阻抗增加原因之導引配線部，進而可謀求低阻抗化及寬帶域化之薄膜電容器10。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本特開2005-33195號公報
但在上述以往之薄膜電容器10中，如專利文獻1之圖1及圖4等所示，積體電路2與薄膜電容器10之各電極14，17係藉由端子陣列5之端子5a，5b而加以連接者。因此，在高頻率範圍中，係擔心對於經由端子陣列5之端子5a，5b之阻抗的增加之影響。另外，在專利文獻1之發明中，有關對於端子陣列5而言，使積體電路2之焊錫連接部6加以覆晶連接情況之加以形成有薄膜電容器10之電容器(中間基板)1上部之平坦性，係未加以考慮。
即，對於構成薄膜電容器於基板上方之情況，係如專利文獻1之技術，成為層積介電體層於2對以上之金屬電極層之間的構造。介電體層係為了加大靜電電容，盡可能位於做為薄膜化之方向，但其上下的金屬電極層係對於招致高阻抗化之薄膜化，係從阻抗降低之觀點而有界限之故，每1片例如為5~10μm(微米)係成為必要。此係意味當將基板表面作為基準時，在薄膜電容器部分中，產生有最大10~20μm之階差者，因此，覆晶連接等之信賴性則下降。
從有關之情事，可經由薄膜電容器而更使電源電路之阻抗降低之同時，期望有可確保加以形成薄膜電容器之基板上部的平坦性之薄膜電容器基板及其製造方法。
因此，在本說明書中，提供：降低有關薄膜電容器之配線的阻抗同時，可確保加以形成薄膜電容器之 電路基板上部的平坦性之薄膜電容器的製造方法，積體電路搭載基板，及具備該基板之半導體裝置。
經由本說明書所揭示之薄膜電容器的製造方法係於電路基板，製造薄膜電容器之方法，其中，包含：於支持構件表面形成介電體膜之介電體膜形成工程，和於前述介電體膜上，以所需圖案而形成前述薄膜電容器之第1電極層的第1電極形成工程，和於前述介電體膜上及前述第1電極層上，將前述電路基板之絕緣基材，呈埋入在前述第1電極層地加以形成之基材形成工程，和除去前述支持構件，使與前述介電體膜之前述第1電極層相反側的面露出之除去工程，和由圖案化前述介電體膜者，而殘留重疊於前述第1電極層之介電體層之同時，於該介電體層形成第1貫通孔而使前述第1電極層之前述介電體層側的面之一部分露出之介電體圖案化工程，和於包含在前述第1貫通孔內之前述介電體層上，重疊前述薄膜電容器之第2電極層而形成之第2電極形成工程。
如根據本構成，薄膜電容器之第1電極層係加以埋入於電路基板之絕緣基材內部而形成。另外，薄膜電容器之第2電極層係在電路基板之絕緣基材表面上，加以形成於介電體層上。另外，對於介電體層，係加以形成使第1電極層之介電體層側的面之一部分露出之第1貫通孔，而於包含在第1貫通孔內之介電體層上，重疊薄膜電 容器之第2電極層而加以形成。在此，加以形成於第1貫通孔內之第2電極層係成為與第1電極層加以連接者。因此，經由將加以形成於第1貫通孔內之第2電極層，與其他的第2電極層作為絕緣之時，可作為連接第1電極層於積體電路等之外部電路之外部連接部者。
經由此，在電路基板之絕緣基材表面上中，可僅將加以形成於第1貫通孔內之第2電極層的上面(第1電極層之外部連接部上面)，和加以形成於介電體層上之第2電極層上面的高度差，作為介電體層之厚度者。通常，介電體層之厚度係與各電極之厚度作比較而可確保非常小，且加以形成有薄膜電容器之電路基板之上部的平坦性。另外，第1電極層的一部分(第1電極層之外部連接部)及第2電極層係在電路基板之上部而露出之故，例如，在將薄膜電容器連接於積體電路之突起電極時，可未藉由其他的配線而直接連接薄膜電容器於其突起電極。經由此，降低有關薄膜電容器之配線的電感，換言之，阻抗同時，可確保加以形成有薄膜電容器之電路基板之上部的平坦性。
在上述薄膜電容器之製造方法中，作為呈前述電路基板係加以搭載有積體電路之積體電路搭載基板，而在前述第2電極形成工程中，在加以連接於前述第1電極層之第1外部連接部，加以施加對於前述積體電路之一方的極性之電源電壓同時，加以形成在前述積體電路之搭載時，連接於前述積體電路之第1外部連接部，而前述第 2電極層係加以施加對於前述積體電路之另一方的極性之電源電壓同時，包含在前述積體電路之搭載時，連接於前述積體電路之第2外部連接部，而在前述第1電極形成工程中，於與前述第2電極層之前述第2外部連接部對向之位置，加以形成連接於前述第2電極層之第2電極補充部，在前述介電體圖案化工程中，除去與前述第2電極補充部對向之位置的前述介電體膜而加以形成第2貫通孔於前述介電體層亦可。
如根據本構成，可將第1電極層之第1外部連接部的高度，和第2電極層之第2外部連接部的高度作為略同一，而將其差作為略成為零。經由此，降低搭載積體電路於積體電路搭載基板時之有關薄膜電容器之配線的阻抗同時，可確保有關積體電路與薄膜電容器之連接的更加平坦性。
另外，在上述薄膜電容器之製造方法中，作為呈前述第1電極形成工程係包含加厚前述第1電極層之膜厚的第1電鍍工程，而前述第2電極形成工程係包含加厚前述第2電極層之膜厚的第2電鍍工程亦可。
如根據本構成，經由調整薄膜電容器之第1電極層及第2電極層之厚度之時，可得到薄膜電容器所期望之第1電極及第2電極之阻抗值者。
另外，經由本說明書所揭示之積體電路搭載基板係具備：具有加以搭載有積體電路之搭載面的絕緣基材，和加以形成於前述絕緣基材之搭載面側的薄膜電容 器，係具有第1電極層，第2電極層，及加以形成於前述第1電極層與前述第2電極層之間的介電體層之薄膜電容器之積體電路搭載基板，其中，前述薄膜電容器之前述第1電極層係呈自前述搭載面埋入於前述絕緣基材內部地加以形成，而前述介電體層係具有形成有加以連接於前述第1電極層之第1外部連接部，加以施加對於前述積體電路之一方的極性之電源電壓同時，在搭載前述積體電路時，加以連接於前述積體電路之第1外部連接部的第1貫通孔，而前述薄膜電容器之前述第2電極層係加以形成於前述介電體層上。
如根據本構成，可在積體電路搭載基板之搭載面上，僅將第1電極層之露出部(第1電極層之第1外部連接部)上面與第2電極層之上面的高度差，作為介電體層之厚度者。經由此，降低有關薄膜電容器之配線的電感，換言之，阻抗同時，可確保加以形成有薄膜電容器之電路基板之上部的平坦性。然而，在此「搭載面」係意味絕緣基材之搭載有積體電路側的面，而與實際搭載有積體電路之基板表面不同。
在上述積體電路搭載基板中，作為呈前述第1外部連接部係經由構成前述第2電極層之金屬膜而加以構成，而前述第2電極層係包含加以施加對於前述積體電路之另一方之極性的電源電壓同時，在搭載有前述積體電路時，連接於前述積體電路之第2外部連接部，前述介電體層係具有加以形成有前述第2外部連接部之第2貫通孔亦 可。
如根據本構成，可將第1電極層之第1外部連接部的高度，和第2電極層之第2外部連接部的高度作為略同一，而將其差作為略成為零。經由此，在搭載積體電路於積體電路搭載基板時，降低有關薄膜電容器之配線的阻抗同時，可確保有關積體電路與薄膜電容器之連接的更加平坦性。
另外，在上述積體電路搭載基板中，作為呈前述薄膜電容器係具有：經由構成前述第1電極層之金屬膜而加以構成，連接於前述第2電極層之前述第2外部連接部的第2電極補充部，而該積體電路搭載基板係更具備：與前述搭載面相反側的面，係為了連接於外部之外部連接面，和加以形成於前述外部連接面之連接墊片，和加以形成於前述絕緣基材內部，連接前述連接墊片與前述第1電極層之第1穿孔插塞，和加以形成於前述絕緣基材內部，連接前述連接墊片與前述第2電極補充部之第2穿孔插塞亦可。
如根據本構成，對於第2電極層之第2外部連接部係加以形成有第2電極補充部。經由此，可使對於在連接積體電路於積體電路搭載基板時之應力的信賴性提升者。另外，在加以搭載積體電路於積體電路搭載基板時，可以簡單的構造，自外部的電源電路，藉由積體電路搭載基板而供給電力至積體電路。
另外，經由本說明書所揭示之半導體裝置係 具備：上述任一項記載之積體電路搭載基板，和加以搭載於前述積體電路搭載基板之積體電路。
如根據本構成，在具備包含薄膜電容器之積體電路搭載基板的半導體裝置中，降低有關薄膜電容器之配線的阻抗同時，可確保加以形成有薄膜電容器之積體電路搭載基板的搭載面之平坦性。
在上述半導體裝置中，前述積體電路係為半導體晶片，對於前述積體電路搭載基板，係作為加以覆晶安裝前述半導體晶片之構成亦可。
如根據本構成，在加以覆晶安裝半導體晶片於積體電路搭載基板之搭載面的半導體裝置中，最佳地加以確保積體電路搭載基板之搭載面的平坦性。即，在對於積體電路搭載基板之覆晶安裝時，係特別是積體電路搭載基板之搭載面的平坦性，詳細為半導體晶片之各連接墊片所接合，搭載基板之各接合部(外部連接部)之平坦性則為重要，其要求為嚴格。對於此，如根據本構成，可最佳地進行對應。
如根據本發明，降低有關薄膜電容器之配線的阻抗同時，可確保加以形成有薄膜電容器之電路基板之上部的平坦性。
1‧‧‧覆晶安裝用基板
2‧‧‧LSI晶片
3‧‧‧外部連接墊片
4‧‧‧焊錫球
10‧‧‧薄膜電容器
11‧‧‧第1電極層(第1電極)
12‧‧‧介電體層
13‧‧‧第2電極層(第2電極)
16‧‧‧絕緣體部
17‧‧‧貫穿孔
18，18A，18B‧‧‧穿孔插塞
22‧‧‧突起電極(Au柱狀凸塊)
100‧‧‧半導體裝置
圖1係顯示有關實施形態之半導體裝置之概略性剖面圖。
圖2係顯示薄膜電容器之一部分之概略性分解斜視圖。
圖3係顯示電路基板(薄膜電容器)之製造方法之概略性部分剖面圖。
圖4係顯示電路基板(薄膜電容器)之製造方法之概略性部分剖面圖。
圖5係顯示電路基板(薄膜電容器)之製造方法之概略性部分剖面圖。
圖6係顯示其他例之電路基板(薄膜電容器)之製造方法之概略性部分剖面圖。
圖7係顯示其他例之電路基板(薄膜電容器)之製造方法之概略性部分剖面圖。
圖8係顯示其他例之電路基板(薄膜電容器)之製造方法之概略性部分剖面圖。
圖9係顯示其他例之半導體裝置之概略性剖面圖。
<實施形態>
參照圖1至圖5而加以說明一實施形態。然而，圖中，同一符號係顯示同一或相當部分。
1.半導體裝置之構成
如圖1所示，半導體裝置100係大包含覆晶安裝用基板(「電路基板」及「積體電路搭載基板」之一例)1，和LSI晶片(「積體電路」及「半導體晶片」之一例)2。然而，圖1係對應於以圖2之一點鎖鏈線A-A所示之位置的半導體裝置100之剖面圖。
對於LSI晶片2之接合側的表面2S係如圖1所示，加以形成有複數之電極墊片21。對於各電極墊片21，係加以形成有為了覆晶安裝LSI晶片2於覆晶安裝用基板(以下，單記述為「基板」)1之突起電極22。突起電極22係在本實施形態中，例如為Au(金)柱形凸塊。
基板1係如圖1所示，於成為基材之絕緣體部(「絕緣基材」之一例)16的背側面(「外部連接面」之一例)1R，具備多數之外部連接墊片(「連接墊片」之一例)3。此外部連接墊片3係例如，藉由焊錫球，為了安裝半導體裝置100於未圖示之母板等之電路基板者。對於絕緣體部16之表側面(「搭載面」之一例)1S係加以設置有後述構成之薄膜電容器10，此係並聯地加以連接於對於LSI晶片2之電源電路(未圖示)。對於絕緣體部16之表側面1S係合併加以形成貫通前述之薄膜電容器10之複數(在圖1中係排列3個於中央)之信號電極15。各信號電極15係在後詳述，但相互加以一體化之晶片連接部15A及墊片連接部15B之二層所成。此等信號電極15則藉由埋 入於絕緣體部16內之複數的穿孔插塞18而加以連接於外部連接墊片3。
絕緣體部16係例如，經由使預浸薄片硬化之構成而加以構成，而位置於加以安裝有LSI晶片2之基板1表面側，和背側面之間。詳細為絕緣體部16係位置於後述之薄膜電容器10的介電體層12，和背側面之間。
薄膜電容器10係加以設置於絕緣體部16之表側面1S側，呈於圖2，於每層進行分解而示地，依序重疊有第1電極層11，介電體層12，及第2電極層13之三層。然而，圖2所示之第1電極層11係相當於薄膜電容器10之第1電極，而介電體層12係相當於薄膜電容器10之介電體部，第2電極層13係相當於薄膜電容器10之第2電極。
第1電極層11係呈自基板1表側面，詳細為絕緣體部16表側面1S，埋入於絕緣體部16內部地加以形成。第1電極層11係藉由晶片連接部13A而加以連接於LSI晶片2，例如，加以施加LSI晶片2之正極性的電源電壓(「一方之極性的電源電壓」之一例)。另外，對於第1電極層11係如圖2所示地，經由後述之圖案化而加以形成複數個之環狀縫隙11R。如圖2所示，經由此環狀縫隙11R，同時位置於其內側之第2電極補充部13B及墊片連接部15B則成為與位置於外側之其他的第1電極層11加以電性絕緣之狀態。然而，對於第2電極補充部13B及墊片連接部15B係如後述，貫通介電體層12之晶片連 接部13A及15A則成為層積狀態，電性連結兩者(參照圖1)。
介電體層12係加以形成於第1電極層11上。對於介電體層12係如圖2所示，為了連接第1電極層11與晶片連接部(「第1外部連接部」之一例)11A的貫通孔12P(「第1的貫通孔」之一例)、為了連接第2電極層13之晶片連接部(「第2外部連接部」之一例)13A與第2電極補充部13B的貫通孔12G(「第2的貫通孔」之一例)，及為了連接信號電極15之晶片連接部15A與墊片連接部15B之貫通孔12S則經由圖案化而加以形成。然而，加以形成於介電體層12之各貫通孔12G，12P，12S的配置係未加以限定於圖2所示者。主要係各貫通孔12G，12P，12S，係對應於LSI晶片2之突起電極22的位置，如加以形成於介電體層12之位置即可。
第2電極層13係加以形成於介電體層12上。第2電極層13係藉由晶片連接部13A而加以連接於LSI晶片2，而對於第2電極層13，係例如，加以施加負極性的電源電壓之接地電壓(「另一方之極性的電源電壓」之一例)。另外，對於第2電極層13層係如圖2所示地，經由圖案化而加以形成複數個之環狀縫隙13R。如圖2所示，經由環狀縫隙13R，同時位置於其內側之第1電極層11之晶片連接部11A及信號電極15之晶片連接部15A則成為與位置於外側之其他的第2電極層13加以電性絕緣之狀態。
信號電極15係LSI晶片2和為了收送訊信號之電極，包含為了與LSI晶片2連接之晶片連接部15A，和為了與外部連接墊片3連接之墊片連接部15B。晶片連接部15A係與第2電極層13之形成同時加以形成，而墊片連接部15B係與第1電極層11之形成同時加以形成。
外部連接墊片3係如圖1所示，在絕緣體部16(基板1)之背側面1R中，以與LSI晶片2之突起電極22的間距同一間距，加以配置同一之個數。然而，未限定於此，較LSI晶片2之面積為寬而形成基板1的面積，另外於絕緣體部16之背側面1R上形成特定之配線圖案，將外部連接墊片3之間距，作為呈較LSI晶片2之突起電極22的間距為寬。此時，外部連接墊片3與LSI晶片2之突起電極22的個數係並非為同一亦可。
對於絕緣體部16，係複數之貫孔17則呈自基板1之背側面1R側而貫通絕緣體部16，到達至薄膜電容器10之各電極層(11，13)及信號電極15地，例如，經由二氧化碳雷射而加以形成。經由加以充填於貫穿孔17之穿孔插塞18，而加以電性連接各電極層(11，13)及信號電極15，和外部連接墊片3。穿孔插塞18係例如，經由銅電鍍等而加以形成。
對於外部連接墊片3係加以設置外部連接用的焊錫球4。即，半導體裝置100係為BGA型之半導體裝置。然而，未加以限定於此，而半導體裝置係為未加以設置焊錫球4，LGA(Land Grid Array)型之半導體裝置亦 可。
另外，絕緣體部16(基板1)之表側面1S與背側面1R係經由抗焊劑層36而加以保護。另外，LSI晶片2與基板1之表側面1S之間隙等係經由周知的底膠樹脂(未圖示)而加以充填。
2.半導體裝置(薄膜電容器)之製造方法
接著，參照圖3至圖5，說明半導體裝置100之製造方法。然而，半導體裝置100之製造方法之中，圖3(a)至圖5(j)為止係顯示薄膜電容器10之製造方法。另外，圖3係將與圖1上下關係作為相反而繪製。另外，圖3至圖5所示之製造工程的順序係顯示一例者，並非限定於此者。
在同製造方法中，首先，如圖3(a)所示，例如，於加以乾洗淨之鋁基材31表面，例如，經由AS(氣溶膠)CVD法而形成STO(鈦酸鍶)膜(「介電體膜」之一例)12M(「介電體膜形成工程」之一例)。STO膜12M的膜厚係例如，0.1μm至0.4μm為止之間的值。STO膜12M係成為薄膜電容器10之介電體層12。另外，鋁基材31係以鋁箔而加以構成，為「支持構件」之一例。然而，作為支持構件之金屬箔係不限於鋁箔，而亦可為銅，鎳等之金屬箔。另外，介電體膜亦不限於STO膜12M。
接著，如圖3(b)所示，於STO膜12上，形成成為薄膜電容器10之第1電極層11的金屬薄膜11M。金屬薄膜11M係例如，經由Cu(銅)薄膜而加以構成。Cu薄 膜係例如，經由濺鍍法而加以成膜。
接著，如圖3(c)所示，例如經由電性電鍍而加厚金屬薄膜11M(「第1電鍍工程」之一例)。金屬薄膜11M之厚度係例如，3μm至10μm為止之間的值為佳。如此，經由調整金屬薄膜11M之厚度之時，可得到薄膜電容器10之第1電極層11之所期望的阻抗值者。然而，加厚此金屬薄膜11M之電鍍工程係加以省略亦可。
接著，如圖3(d)所示，圖案化金屬薄膜11M而形成第1電極層11(「第1電極形成工程」之一例)。此時，經由形成環狀縫隙11R之時，平面形狀為圓形之第2電極層13之第2電極補充部13B，及信號電極15之墊片連接部15B則在與第1電極層11加以電性絕緣之狀態而加以形成(參照圖2)。
接著，如圖3(e)所示，於STO膜12上及第1電極層11上，例如，加熱壓著BT樹脂(預浸薄片)而形成絕緣體部16(「基材形成工程」之一例)。然而，絕緣體部16係不限於BT(雙馬來酰亞胺三嗪)樹脂。
接著，如圖4(f)所示，例如經由濕蝕刻而使鋁基材31溶融而除去，使與STO膜12M之加以形成有第1電極層11的面相反側的面露出(「除去工程」之一例)。此時，例如，將除去鋁基材31後之STO膜12M表面進行除汙(汙層除去)處理。
接著，如圖4(g)所示，將加以圖案化之光阻劑膜(未圖示)作為光罩而圖案化STO膜12M，形成薄膜電 容器10之介電體層12(「介電體圖案化工程」之一例)。此時，對於介電體層12係加以形成貫通孔12G、12P、12S(參照圖2)。然而，在本實施形態中，如圖1及圖2所示，殘留除了貫通孔12G、12P、12S之STO膜12M的略全體，而作為介電體層12。即，在絕緣體部16(基板1)之搭載面1S上的略全體範圍中，加以形成有薄膜電容器10。然而，並不限定於此，而作為呈經由STO膜12M之圖案化之時，亦削除貫通孔12G、12P、12S以外之部分的STO膜12M亦可。即，作為呈殘留基板1之搭載面1S上的一部分範圍而加以形成薄膜電容器10亦可。
接著，如圖4(h)所示，於與加以形成有第1電極層11的面相反側之STO膜12的面上，形成成為薄膜電容器10之第2電極層13的金屬薄膜13M。金屬薄膜13M係例如，與金屬薄膜11M同樣地，經由Cu薄膜而加以構成。Cu薄膜係例如，經由濺鍍法而加以成膜。
經由金屬薄膜13M之成膜，如圖4(h)所示，金屬薄膜13M係貫通貫通孔12G，12P，12S而到達至第1電極層11側。經由此，金屬薄膜13M(晶片連接部13A)，和第2電極層13之第2電極補充部13B則藉由介電體層12之貫通孔12G而加以一體化。另外，金屬薄膜13M(晶片連接部11A)，和對向於第1電極層11之晶片連接部11A之部分則藉由介電體層12之貫通孔12P而加以一體化。另外，金屬薄膜13M(晶片連接部15A)，和信號電極15之墊片連接部15B則藉由介電體層12之貫通孔 12S而加以一體化。
接著，如圖4(i)所示，例如經由電性電鍍而加厚金屬薄膜13M(「第2電鍍工程」之一例)。金屬薄膜13M之厚度係與金屬薄膜11M同樣地，例如，3μm至10μm為止之間的值為佳。如此，經由調整金屬薄膜13M之厚度之時，可得到薄膜電容器10之第2電極層13之所期望的阻抗值者。然而，加厚此金屬薄膜13M之電鍍工程係加以省略亦可。
接著，如圖5(j)所示，圖案化金屬薄膜13M而形成第2電極層13(「第2電極形成工程」之一例)。此時，經由環狀縫隙13R，平面形狀為圓形之第1電極層11之晶片連接部11A，及信號電極15之晶片連接部15A則以與第2電極層13加以電性絕緣之狀態而加以形成(參照圖2)。
經由以上的工程，加以形成薄膜電容器10及信號電極15。然而，在圖5(i)之後的圖中，係第1電極層11與晶片連接部11A，第2電極層13與第2電極補充部13B，及信號電極15之晶片連接部15A與墊片連接部15B係在本實施形態中，以同一材料加以形成之故，作為一體而示。
接著，如圖5(k)所示，自基板1之背側面1R，例如，照射二氧化碳雷射，形成貫穿孔17。並且，例如經由電解電鍍而於貫穿孔17內部，充填電鍍金屬，在本實施形態中，係充填Cu而形成穿孔插塞18。對於穿 孔插塞18係包含有連接外部連接墊片3與第1電極層11之第1穿孔插塞18A，和連接外部連接墊片3與第2電極補充部13B之第2穿孔插塞18B。
接著，使用周知之技術，於對向於穿孔插塞18之位置，形成外部連接墊片3，接著，使用周知之技術，除了加以形成有外部連接墊片3及各晶片連接部11A、13A、15A之處而形成抗焊劑層36等之保護膜，使焊錫球附著於外部連接墊片3。
接著，如圖5(m)所示，將形成於LSI晶片2之各電極墊片21的各突起電極22，在本實施形態中係Au柱狀凸塊，例如，使用超音波振動接合機，接合於基板1上之各晶片連接部11A、13A、15A。經由此，LSI晶片2則加以覆晶安裝於基板1，加以形成如圖1所示之半導體裝置100。
然而，突起電極22係不限於Au柱狀凸塊，而例如，亦可為微焊錫凸塊等。此時，突起電極22(微焊錫凸塊)係彈性率低之材料為佳。
3.實施形態之效果
如上述，薄膜電容器10之第1電極層11係加以埋入於基板1之絕緣體部16內部而形成。另外，薄膜電容器10之第2電極層13係在基板1之絕緣體部16表側面(搭載面)1S上，加以形成於介電體層12上。另外，第1電極層11之晶片連接部11A係經由第1貫通孔12P內之金屬 薄膜13M而加以形成。第2電極層13之晶片連接部13A係經由第2貫通孔12G內之金屬薄膜13M而加以形成。經由此，在絕緣體部16表側面1S上，第1電極層11之晶片連接部11A及第2電極層13之晶片連接部13A之高度，和第2電極層13之高度的差係可僅作為介電體層12之厚度(例如，0.1μm至0.4μm之間)者。因此，可確保加以形成有薄膜電容器10之基板1之上部的平坦性。
另外，此時，第1電極層11之晶片連接部11A及第2電極層13之晶片連接部13A係在基板1上部中而露出之故，例如，在連接薄膜電容器10與LSI晶片2之突起電極22時，可未藉由其他的配線而直接連接於突起電極22。經由此，可降低有關薄膜電容器10之配線的電感，即，阻抗。因此，如根據本實施形態，降低有關薄膜電容器10之配線的阻抗同時，可確保加以形成有薄膜電容器10之基板1之上部的平坦性。
另外，第1電極層11之晶片連接部11A，第2電極層13之晶片連接部13A，及信號電極15之晶片連接部15A的高度的差係可作為略零者。經由此，在接合LSI晶片2於基板1時，可將第1電極層11之晶片連接部11A，第2電極層13之晶片連接部13A，及信號電極15之晶片連接部15A，和LSI晶片2之突起電極22之距離作為成略同者，而LSI晶片2與基板1之接合部的信賴性則提升。即，經由突起電極22之接合的信賴性則提升。
另外，LSI晶片2之突起電極22與第2電極層13之連接構造係未介入存在有介電體層12，成為晶片連接部13A與第2電極補充部13B之二重構造。因此，對於LSI晶片2之安裝時之應力，或有關長期信賴性之應力而言，與介入存在有介電體層12之情況作比較，信賴性為高。其結果，經由此二重構造，可說是作為突起電極22而可利用微焊錫凸塊等。
<其他的實施形態>
本發明係並非限定於經由上述記述及圖面所說明之實施形態者，而例如，如以下的實施形態亦包含於本發明之技術範圍。
(1)如圖6(k)之基板1A所示，薄膜電容器之第2電極層13之一部分之處則無須藉由焊錫球4而連接於外部電路之情況，亦可作為在其第2電極層13之一部分之處，如圖6(j)所示之薄膜電容器10A之構成。即，如圖6(j)，(k)所示，作為呈未形成第2電極層13之第2電極補充部13B亦可。在此情況，亦可將基板1之搭載面1S的階差，僅維持為介電體層12之厚度的差同時，可迴避在高頻率範圍而成為問題之柱狀構造。
(2)另外，如圖7(k)之基板1B所示，與如圖6(k)所示之基板1A同樣地，薄膜電容器之第2電極層13之一部分之處則無須藉由焊錫球4而連接於外部電路之情況，有關第2電極層13之其一部分之處的構成係亦可作 為圖7(j)所示之薄膜電容器10B之構成。即，亦可作為呈未形成貫通孔12G於介電體層12。此情況，經由可將基板1之搭載面1S的階差，僅維持為介電體層12之厚度的差同時，經由未形成貫通孔12G而薄膜電容器10之電極面積增加之時，可使薄膜電容器10B之電容增加者。
(3)另外，如圖8(i)，(j)所示，亦可作為呈將第2電極層13之圖案化與介電體層12之圖案化的順序相反地進行。即，作為連接第2電極層13於外部電路之構成而形成作為無需貫通孔12G之形成的薄膜電容器10C時，如圖8(i)所示，亦可作為呈將介電體層12之圖案化最後地進行。此情況係基板1之搭載面1S的階差係成為加上第2電極層13之厚度於介電體層12之厚度者。但，LSI晶片2之突起電極22與薄膜電容器10C之連接構造則與上述本實施形態及上述其他的實施形態(1)，(2)作比較，成為最簡素的構造。即，突起電極22則於第1電極層11及第2電極層12雙方，直接加以連接。因此，可將有關LSI晶片2之突起電極22與薄膜電容器10A之連接的電感，即，阻抗，在各實施形態之中作為成最小。
(4)在上述實施形態中，半導體裝置係顯示包含覆晶安裝用基板1與LSI晶片2之構成，但並不限定於此。半導體裝置係如圖9所示之半導體裝置100A，作為更含有自LSI晶片2之突起電極22之間距擴張配線間距之中繼基板50之構成亦可。此情況，經由中繼基板50之間距擴張作用，對於無法在LSI晶片2之突起電極22之 間距搭載半導體裝置之外部基板，例如，母板而言，可適宜，將間距作為適合而搭載者。
此情況，中繼基板50係如圖9所示，例如，將第1絕緣層51及第2絕緣層52，包含2層之絕緣層。對於第1絕緣層51上面(表側面)，係作為第1配線層，而加以形成有為了接合基板1之焊錫球4的連接墊片55。對於第2絕緣層52之上面，係作為第2配線層，而加以形成有為了擴大焊錫球4之間距，即，LSI晶片2之突起電極22之間距的中間配線圖案58。連接墊片55與中間配線圖案58之連接係經由穿孔插塞57而加以進行。
另外，對於第2絕緣層52之下面(背側面)，係作為第3配線層，而加以形成為了更擴大間距之背面配線圖案53。背面配線圖案53係兼具焊錫凸塊。對於背面配線圖案53，係加以形成有為了搭載半導體裝置100A於母板等之外部基板的焊錫球54。
(5)在上述各實施形態中，將第1電極層11作為加以施加有正極性之電源電壓的電極，而將第2電極層13作為加以施加有負極性之電源電壓(接地電壓)的電極，但並不限於此，而亦可為相反。即，將第1電極層11作為加以施加有接地電壓的電極，而將第2電極層13作為加以施加有正極性之電源電壓的電極亦可。
(6)在上述各實施形態中，係顯示將加以形成有薄膜電容器之電路基板，作為圖1等所示，絕緣層為一層之覆晶安裝用基板1的例，但並不限定於此。例如，將 電路基板，取代於覆晶安裝用基板1，而作為圖8所示之多層基板之中繼基板50亦可。即，薄膜電容器則作為呈加以形成於圖8所示之中繼基板50亦可。此時，半導體裝置之構成係成為自圖8的半導體裝置100A之構成，省除覆晶安裝用基板1之構成的構成。
更且，電路基板係未加以限定於加以覆晶安裝LSI晶片2之覆晶安裝用基板1。電路基板係例如，亦可為加以搭載LSI晶片2以外之電性．電子構件，例如，集聚記憶體電路之基板。
(7)在上述各實施形態中，係顯示如圖1等所示，在絕緣體部16(基板1)之搭載面1S的略全面中，形成薄膜電容器的例，但並不限定於此。將薄膜電容器，作為呈殘留搭載面1S之一部分地形成亦可。此情況，作為呈於其所殘留之搭載面1S之一部分，經由第2電極層13而形成信號線等之配線圖案亦可。此時，在圖4(g)之介電體圖案工程中，作為呈殘留配線圖案之下部的介電體層12亦可。一般而言，於BT樹脂等之樹脂基板，經由濺鍍法或離子電鍍等而將Cu膜等之金屬膜成膜時，樹脂基板與金屬膜之密著力係為弱。因此，經由作為使介電體膜介入存在於樹脂基板與金屬膜之間之構造之時，可使對於樹脂基板之金屬膜的密著性提升者。
11‧‧‧第1電極層(第1電極)
11M‧‧‧金屬薄膜
11R‧‧‧環狀縫隙
12M‧‧‧STO膜
13B‧‧‧第2電極補充部
15B‧‧‧墊片連接部
16‧‧‧絕緣體部
31‧‧‧鋁基材

Claims (8)

  1. 一種薄膜電容器的製造方法，係於電路基板，製造薄膜電容器之方法，其特徵為包含：於支持構件表面形成介電體膜之介電體膜形成工程，和於前述介電體膜上，以所需圖案而形成前述薄膜電容器之第1電極層的第1電極形成工程，和於前述介電體膜上及前述第1電極層上，將前述電路基板之絕緣基材，呈埋入前述第1電極層地加以形成之基材形成工程，和除去前述支持構件，使與前述介電體膜之前述第1電極層相反側的面露出之除去工程，和由圖案化前述介電體膜者，而殘留重疊於前述第1電極層之介電體層之同時，於該介電體層形成第1貫通孔而使前述第1電極層之前述介電體層側的面之一部分露出之介電體圖案化工程，和包含前述第1貫通孔內之前述介電體層上，重疊前述薄膜電容器之第2電極層而形成之第2電極形成工程者。
  2. 如申請專利範圍第1項記載之薄膜電容器的製造方法，其中，前述電路基板係加以搭載有積體電路之積體電路搭載基板，在前述第2電極形成工程中，加以形成加以連接於前述第1電極層之第1外部連接部，即加以施加對於前述積 體電路之一方的極性之電源電壓同時，在前述積體電路之搭載時，連接於前述積體電路之第1外部連接部，前述第2電極層係包含加以施加對於前述積體電路之另一方的極性之電源電壓同時，在前述積體電路之搭載時，連接於前述積體電路之第2外部連接部，在前述第1電極形成工程中，於與前述第2電極層之前述第2外部連接部對向之位置，加以形成連接於前述第2電極層之第2電極補充部，在前述介電體圖案化工程中，除去與前述第2電極補充部對向之位置的前述介電體膜而加以形成第2貫通孔於前述介電體層者。
  3. 如申請專利範圍第1項或第2項記載之薄膜電容器的製造方法，其中，前述第1電極形成工程係包含加厚前述第1電極層之膜厚的第1電鍍工程，前述第2電極形成工程係包含加厚前述第2電極層之膜厚的第2電鍍工程者。
  4. 一種積體電路搭載基板，係具備：具有加以搭載有積體電路之搭載面的絕緣基材，和加以形成於前述絕緣基材之搭載面側的薄膜電容器，係具有第1電極層，第2電極層，及加以形成於前述第1電極層與前述第2電極層之間的介電體層之薄膜電容器之積體電路搭載基板，其特徵為前述薄膜電容器之前述第1電極層係呈自前述搭載面 埋入於前述絕緣基材內部地加以形成，前述介電體層係具有形成有加以連接於前述第1電極層之第1外部連接部，即加以施加對於前述積體電路之一方的極性之電源電壓同時，在搭載前述積體電路時，加以連接於前述積體電路之第1外部連接部的第1貫通孔，前述薄膜電容器之前述第2電極層係加以形成於前述介電體層上。
  5. 如申請專利範圍第4項記載之積體電路搭載基板，其中，前述第1外部連接部係經由構成前述第2電極層之金屬膜而加以構成，前述第2電極層係包含加以施加對於前述積體電路之另一方之極性的電源電壓同時，在搭載有前述積體電路時，連接於前述積體電路之第2外部連接部，前述介電體層係具有加以形成有前述第2外部連接部之第2貫通孔者。
  6. 如申請專利範圍第5項記載之積體電路搭載基板，其中，前述薄膜電容器係具有：經由構成前述第1電極層之金屬膜而加以構成，連接於前述第2電極層之前述第2外部連接部的第2電極補充部，該積體電路搭載基板係更具備：與前述搭載面相反側的面，係為了連接於外部之外部 連接面，和加以形成於前述外部連接面之連接墊片，和加以形成於前述絕緣基材內部，連接前述連接墊片與前述第1電極層之第1穿孔插塞，和加以形成於前述絕緣基材內部，連接前述連接墊片與前述第2電極補充部之第2穿孔插塞者。
  7. 一種半導體裝置，其特徵為具備：如申請專利範圍第4項至第6項任一項記載之積體電路搭載基板，和加以搭載於前述積體電路搭載基板之積體電路。
  8. 如申請專利範圍第7項記載之半導體裝置，其中，前述積體電路係為半導體晶片，對於前述積體電路搭載基板，係加以覆晶安裝前述半導體晶片者。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9761544B1 (en) * 2015-11-13 2017-09-12 Noda Screen Co., Ltd. Semiconductor device
US10531575B2 (en) * 2016-04-01 2020-01-07 Intel Corporation Systems and methods for replaceable bail grid array (BGA) packages on board substrates
WO2018211614A1 (ja) * 2017-05-17 2018-11-22 株式会社野田スクリーン 薄膜キャパシタ構造、および当該薄膜キャパシタ構造を備えた半導体装置
JP6389998B1 (ja) * 2017-11-28 2018-09-19 株式会社野田スクリーン Ｌｃ共振素子および共振素子アレイ
US10629558B2 (en) * 2018-05-08 2020-04-21 Advanced Semiconductor Engineering, Inc. Electronic device
CN108419365A (zh) * 2018-05-15 2018-08-17 日月光半导体(上海)有限公司 一种埋容基板及加工方法
JP7225721B2 (ja) * 2018-11-16 2023-02-21 Tdk株式会社 薄膜キャパシタ及びその製造方法、並びに、薄膜キャパシタを内蔵する回路基板

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6885541B2 (en) 2003-06-20 2005-04-26 Ngk Spark Plug Co., Ltd. Capacitor, and capacitor manufacturing process
JP2005033195A (ja) 2003-06-20 2005-02-03 Ngk Spark Plug Co Ltd コンデンサ及びコンデンサの製造方法
JP4579673B2 (ja) 2004-12-24 2010-11-10 日本特殊陶業株式会社 電子部品及びその製造方法、電子部品付き配線基板
JP4196351B2 (ja) 2005-05-30 2008-12-17 富士通株式会社 フィルム状コンデンサの製造方法
US7525140B2 (en) * 2005-12-14 2009-04-28 Intel Corporation Integrated thin film capacitors with adhesion holes for the improvement of adhesion strength
JP2008112852A (ja) 2006-10-30 2008-05-15 Murata Mfg Co Ltd 箔状コンデンサ、それを用いた配線基板、および配線基板の製造方法
KR100861618B1 (ko) 2007-03-02 2008-10-07 삼성전기주식회사 내장형 캐패시터의 공차 향상을 위한 인쇄회로기판 및 그제조방법
US7841075B2 (en) 2007-06-19 2010-11-30 E. I. Du Pont De Nemours And Company Methods for integration of thin-film capacitors into the build-up layers of a PWB
JP2009043769A (ja) 2007-08-06 2009-02-26 Ngk Spark Plug Co Ltd コンデンサ内蔵配線基板及びその製造方法、支持体付きコンデンサ
JP2010157690A (ja) * 2008-12-29 2010-07-15 Ibiden Co Ltd 電子部品実装用基板及び電子部品実装用基板の製造方法
JP2011035124A (ja) * 2009-07-31 2011-02-17 Nec Corp キャパシタ実装方法及びプリント基板
JP2013089614A (ja) 2011-10-13 2013-05-13 Sanyo Electric Co Ltd 積層構造体及びコンデンサ内蔵基板の製造方法

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