JP2008227162A - 半導体装置 - Google Patents
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Abstract
【課題】半導体基板上の限られたスペースを有効利用することが可能で、バンプを除いた領域に電子部品を複数配置できる半導体装置を提供する。
【解決手段】半導体装置1は、一面に電極3が配された半導体基板2の一面側に配され、第一導体4と電気的に接続された第一電子部品6と、第一電子部品の周囲に配された、複数個の構造体7と、を少なくとも備える。半導体基板の一面と第一電子部品、及び、構造体との間に配された第一積層体11をさらに備え、該第一積層体は、2層以上の第一絶縁層12a、12b、12cと、該第一絶縁層の間にそれぞれ配された1層以上の第一配線層13a、13bと、から構成される。第一配線層の各々は、その上及び/又は下に位置する第一絶縁層に設けた開口部14、15、16を通して連結されており、この連結された第一配線層13aの一端が電極3に、他端が第一導体4を通して第一電子部品6に、それぞれ電気的に接続される。
【選択図】図1
【解決手段】半導体装置1は、一面に電極3が配された半導体基板2の一面側に配され、第一導体4と電気的に接続された第一電子部品6と、第一電子部品の周囲に配された、複数個の構造体7と、を少なくとも備える。半導体基板の一面と第一電子部品、及び、構造体との間に配された第一積層体11をさらに備え、該第一積層体は、2層以上の第一絶縁層12a、12b、12cと、該第一絶縁層の間にそれぞれ配された1層以上の第一配線層13a、13bと、から構成される。第一配線層の各々は、その上及び/又は下に位置する第一絶縁層に設けた開口部14、15、16を通して連結されており、この連結された第一配線層13aの一端が電極3に、他端が第一導体4を通して第一電子部品6に、それぞれ電気的に接続される。
【選択図】図1
Description
本発明は、半導体装置に係り、より詳細には、フェースダウン実装時に、電気特性や実装強度に優れた、実装信頼性の高い半導体装置に関する。
従来、半導体パッケージ、例えば、シリコンチップを樹脂により封止した、いわゆるデュアル・インライン・パッケージ(Dual Inline Package) やクァド・フラット・パッケージ(Quad Flat Package) では、樹脂パッケージの側面部や周辺部に金属リードを配置した周辺端子配置型が主流である。
これに対し、CSP(チップスケールパッケージ)、特に「ウエハレベルCSP」(以下、WLCSPという場合がある)と呼ばれる半導体パッケージでは、ウエハ上に、絶縁樹脂層、配線層、封止層などを形成し、さらに半田バンプを形成した後、ダイシングにより複数のチップを得る。
WLCSPでは、前記チップがそのままのサイズでパッケージの施された半導体チップとなるため、その占有面積を狭くすることができ、高密度実装が可能である。WLCSPは、半導体チップに形成された半田バンプを用いて外部の回路基板に実装される。この種の半導体チップには、「ポスト」と呼ばれる導電性の柱状部材を設け、この柱状部材の端面に端子部を形成した構造が提案されている(例えば、特許文献1参照)。
このような従来の半導体チップでは、チップの片面に電子部品を実装した形態となっている。この形態では、比較的大きさの大きい電子部品を複数個実装することが難しい。例えばWLPチップが3mmだとすると、電子部品は約1mm程度であり、バンプを除いた領域に電子部品を複数個配置することは、スペースの制約上難しいことが予想される。
また、バンプが配された側に電子部品を実装しているようだが、バンプや再配線、ICの電極パッド、ICの配線等の構造物が存在するため、電子部品を実際に実装できるエリアは非常に限られてくる。また、基板との実装に関しても、応力緩和等の工夫が見られない。
特開2002−190550号公報
本発明は、このような従来の実情に鑑みて考案されたものであり、半導体基板上の限られたスペースを有効利用することが可能で、バンプを除いた領域に電子部品を複数配置することが可能な半導体装置を提供することを目的とする。
本発明の請求項1に記載の半導体装置は、一面に電極が配された半導体基板と、前記半導体基板の一面側に配され、第一導体と電気的に接続された第一電子部品と、前記半導体基板の一面側にあって、前記第一電子部品の周囲に配された、複数個の構造体と、を少なくとも備え、前記構造体は、平坦な頂部を備える突起状の樹脂ポスト、前記頂部に載置された半田バンプ、及び、一端が前記樹脂ポストと前記半田バンプに接続され、他端が前記樹脂ポストの下端まで延設された第二導体、から構成され、前記構造体と前記第一電子部品との間には空隙を有する半導体装置であって、前記半導体基板の一面と前記第一電子部品、及び、前記構造体との間に配された第一積層体をさらに備え、該第一積層体は、2層以上の第一絶縁層と、該第一絶縁層の間にそれぞれ配された1層以上の第一配線層と、から構成され、前記第一配線層の各々は、その上及び/又は下に位置する前記第一絶縁層に設けた開口部を通して連結されており、この連結された第一配線層の一端が前記電極に、他端が前記第一導体を通して前記第一電子部品に、それぞれ電気的に接続されていること、を特徴とする。
本発明の請求項2に記載の半導体装置は、請求項1において、前記半導体基板の一面を基準面としたとき、前記基準面から見て、前記構造体の高さは前記第一電子部品の高さより高いことを特徴とする。
本発明の請求項3に記載の半導体装置は、請求項1または2において、前記半導体基板の他面側に配された第二積層体と、前記半導体基板を貫通して形成された貫通電極と、をさらに備え、該第二積層体は、2層以上の第二絶縁層と、該第二絶縁層の間にそれぞれ配された1層以上の第二配線層と、から構成され、前記第二配線層と前記第二導体とは、前記貫通電極を通して電気的に接続されていることを特徴とする。
本発明の請求項4に記載の半導体装置は、請求項1ないし3のいずれか一項において、前記第二積層体上に配された第二電子部品を、さらに備えたことを特徴とする。
本発明の請求項5に記載の半導体装置は、請求項1ないし4のいずれか一項において、前記構造体の周囲に配され、前記第二導体と電気的に接続されたインダクタを、さらに備えたことを特徴とする。
本発明の請求項6に記載の半導体装置は、請求項1ないし5のいずれか一項において、前記樹脂ポスト、および、前記第一電子部品が埋設されるように、前記半導体基板の一面側に配された封止部を、さらに備えたことを特徴とする。
本発明の請求項2に記載の半導体装置は、請求項1において、前記半導体基板の一面を基準面としたとき、前記基準面から見て、前記構造体の高さは前記第一電子部品の高さより高いことを特徴とする。
本発明の請求項3に記載の半導体装置は、請求項1または2において、前記半導体基板の他面側に配された第二積層体と、前記半導体基板を貫通して形成された貫通電極と、をさらに備え、該第二積層体は、2層以上の第二絶縁層と、該第二絶縁層の間にそれぞれ配された1層以上の第二配線層と、から構成され、前記第二配線層と前記第二導体とは、前記貫通電極を通して電気的に接続されていることを特徴とする。
本発明の請求項4に記載の半導体装置は、請求項1ないし3のいずれか一項において、前記第二積層体上に配された第二電子部品を、さらに備えたことを特徴とする。
本発明の請求項5に記載の半導体装置は、請求項1ないし4のいずれか一項において、前記構造体の周囲に配され、前記第二導体と電気的に接続されたインダクタを、さらに備えたことを特徴とする。
本発明の請求項6に記載の半導体装置は、請求項1ないし5のいずれか一項において、前記樹脂ポスト、および、前記第一電子部品が埋設されるように、前記半導体基板の一面側に配された封止部を、さらに備えたことを特徴とする。
本発明では、2層以上の第一絶縁層と、該絶縁層の間にそれぞれ配された1層以上の第一配線層と、から構成される第一積層体を備え、各々が連結された第一配線層の一端を電極に、他端を第一電子部品に、それぞれ電気的に接続することで、例えば電極が樹脂ポストの下部に配された場合であっても、前記連結された第一配線層を再配線として用いて、電極と第一電子部品とを電気的に接続することが可能となる。これにより、半導体基板上の限られたスペースを有効利用することが可能で、バンプを除いた領域に電子部品を複数配置することが可能な半導体装置を提供することができる。
以下、本発明に係る半導体装置の一実施形態を図面に基づいて説明する。
<第一実施形態>
図1は、本発明の半導体装置1A(1)の一例を示す断面図である。
本発明の半導体装置1A(1)は、一面2aに電極3が配された半導体基板2と、半導体基板2の一面2a側に配され、第一導体4と電気的に接続された第一電子部品6と、半導体基板2の一面2a側にあって、第一電子部品6の周囲に配された、複数個の構造体7と、を少なくとも備え、前記構造体7は、平坦な頂部を備える突起状の樹脂ポスト8、前記頂部に載置された半田バンプ9、及び、一端が樹脂ポスト8と半田バンプ9に接続され、他端が樹脂ポスト8の下端まで延設された第二導体10、から構成され、構造体7と第一電子部品6との間には空隙Sを有する。
図1は、本発明の半導体装置1A(1)の一例を示す断面図である。
本発明の半導体装置1A(1)は、一面2aに電極3が配された半導体基板2と、半導体基板2の一面2a側に配され、第一導体4と電気的に接続された第一電子部品6と、半導体基板2の一面2a側にあって、第一電子部品6の周囲に配された、複数個の構造体7と、を少なくとも備え、前記構造体7は、平坦な頂部を備える突起状の樹脂ポスト8、前記頂部に載置された半田バンプ9、及び、一端が樹脂ポスト8と半田バンプ9に接続され、他端が樹脂ポスト8の下端まで延設された第二導体10、から構成され、構造体7と第一電子部品6との間には空隙Sを有する。
そして本発明の半導体装置1A(1)は、半導体基板2の一面2aと第一電子部品6、及び、構造体7との間に配された第一積層体11をさらに備え、該第一積層体11は、2層以上の第一絶縁層12と、該第一絶縁層12の間にそれぞれ配された1層以上の第一配線層13と、から構成され、第一配線層13の各々は、その上及び/又は下に位置する第一絶縁層12に設けた開口部を通して連結されており、この連結された第一配線層13の一端が前記電極3に、他端が前記第一導体4を通して第一電子部品6に、それぞれ電気的に接続されていること、を特徴とする。
従来の半導体装置では、半導体基板上にバンプや再配線等の構造物が存在し、実装領域を自由に確保することが難しかった。バンプを有する側の、半導体基板表面に電子部品を実装しているため、実装できる電子部品の個数はせいぜい1〜2個程度に限られることが予想される。
そこで、本発明では、前記半導体基板2の一面2aと前記第一電子部品6、及び、前記構造体7との間に配された第一積層体11をさらに備えている。
前記第一積層体11は、2層以上の第一絶縁層12(12a〜12c)と、該第一絶縁層12の間にそれぞれ配された1層以上の第一配線層13(13a,13b)と、から構成され、第一配線層13の各々は、その上及び/又は下に位置する第一絶縁層12に設けた開口部を通して連結されている。
前記第一積層体11は、2層以上の第一絶縁層12(12a〜12c)と、該第一絶縁層12の間にそれぞれ配された1層以上の第一配線層13(13a,13b)と、から構成され、第一配線層13の各々は、その上及び/又は下に位置する第一絶縁層12に設けた開口部を通して連結されている。
そして、本発明では、この連結された第一配線層13の一端が前記電極3に、他端が前記第一導体4を通して第一電子部品6に、それぞれ電気的に接続されている。これにより、例えば電極3が構造体7(樹脂ポスト9)の下部に配された場合であっても、前記連結された第一配線層13を再配線として用いて、電極3と第一電子部品6とを電気的に接続することが可能となる。これにより、半導体基板2上の限られたスペースを有効利用することが可能となり、バンプを除いた領域に電子部品を複数配置することが可能な半導体装置を提供することができる。
また、前記構造体7は、平坦な頂部を備える突起状の樹脂ポスト8、第二導体10、及び、前記頂部に載置された半田バンプ9、から構成され、前記構造体7と前記第一電子部品6との間には空隙Sを有する。
また、前記半導体基板2の一面2aを基準面としたとき、前記基準面から見て、前記構造体7の高さh2は前記電子部品6の高さh1より高くなされている。
また、前記半導体基板2の一面2aを基準面としたとき、前記基準面から見て、前記構造体7の高さh2は前記電子部品6の高さh1より高くなされている。
このように、第一電子部品6の周囲に複数個の構造体7を配し、該構造体7を、平坦な頂部を備える突起状の樹脂ポスト8、及び、前記頂部に載置された半田バンプ9、から構成するとともに、その高さh2を第一電子部品6の高さh1より高くすることで、樹脂ポスト8で高さを稼ぐことができるとともに、実装時の応力を緩和することができる。これにより、半導体装置1A(1)を基板に実装するときに、フェースダウン実装に十分な高さを有しながらも、電気特性の低下を防止するとともに、実装時に十分な強度を維持することが可能なバンプ構造とすることができる。その結果、実装信頼性に優れた半導体装置1A(1)を提供することができる。
半導体基板2は、シリコンウエハ等の半導体ウエハの他に、各種半導体素子やIC、誘導素子等を形成した半導体ウエハや、半導体ウエハをチップ寸法に切断(ダイシング)した半導体チップであってもよい。
電極3は、半導体基板2上に形成された第一電子部品6に電気的に接続される電極である。この電極3は、例えば、アルミニウム、銅、クロム、チタン、金、チタン−タングステン合金等の導電性を有する金属により構成されている。
第一積層体11は、半導体基板2の一面2aと第一電子部品6、及び、構造体7との間に配される。
第一積層体11は、2層以上の第一絶縁層12(12a〜12c)と、該第一絶縁層12の間にそれぞれ配された1層以上の第一配線層13(13a,13b)と、から構成される。
第一積層体11は、2層以上の第一絶縁層12(12a〜12c)と、該第一絶縁層12の間にそれぞれ配された1層以上の第一配線層13(13a,13b)と、から構成される。
すなわち、第一積層体11は、半導体基板2上に、第一絶縁層12a、第一配線層13a、第一絶縁層12b、第一配線層13b、及び、第一絶縁層12c、を順に重ねてなる構成を有する。
なお、ここでは、第一積層体11として、3層の第一絶縁層12a〜12cと、2層の第一配線層13a,13bとを有する場合を例にあげて説明したが、第一絶縁層12および第一配線層13の数はこれに限定されるものではない。
なお、ここでは、第一積層体11として、3層の第一絶縁層12a〜12cと、2層の第一配線層13a,13bとを有する場合を例にあげて説明したが、第一絶縁層12および第一配線層13の数はこれに限定されるものではない。
第一絶縁層12aには、電極3と整合する位置に開口部14が設けられており、この開口部14を通して電極3が露出されている。
第一配線層13aの一端部は、開口部14を介して第一絶縁層12aを貫通し、電極3と電気的に接続されている。また、第一配線層13aの他端部は、開口部15と整合する位置まで延びている。
第一絶縁層12bは、半導体基板2の表面に沿う位置が開口部14とは異なる位置に開口した開口部15を有する。この開口部15は、第一配線層13bの一端部に整合する位置に形成されている。
第一配線層13bの一端部は、開口部15を介して第一絶縁層12bを貫通しており、第一配線層13aの端部と接続されている。一方、第一配線層13bの他端部は、開口部16を介して第一絶縁層12cを貫通しており、第一導体4の一端部と接続されている。
第一絶縁層12cは、半導体基板2の表面に沿う位置が開口部14および開口部15とは異なる位置に開口した開口部16を有する。この開口部16は、第一導体4の一端部に整合する位置に形成されている。
第一絶縁層12は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等からなり、その厚さは例えば1〜30μmである。
第一絶縁層12は、例えば回転塗布法、印刷法、ラミネート法などにより形成することができる。また開口部は、例えばフォトリソグラフィ技術を利用したパターニングなどにより形成することができる。
第一絶縁層12は、例えば回転塗布法、印刷法、ラミネート法などにより形成することができる。また開口部は、例えばフォトリソグラフィ技術を利用したパターニングなどにより形成することができる。
第一配線層13は、電極3と第一電子部品6とを電気的に接続する再配線層である。上記のように、第一配線層13の各々は、その上及び/又は下に位置する第一絶縁層12に設けた開口部を通して連結されており、この連結された第一配線層13の一端が電極3に、他端が第一導体4及び外部接続端子搭載用電極5を通して第一電子部品6に、それぞれ電気的に接続されている。
第一配線層13は、例えば、銅、クロム、アルミニウム、チタン、金、チタン−タングステン合金等が好適に用いられ、その厚みは2〜40μmが好ましく、さらに好ましくは5〜20μmである。これにより十分な導電性が得られる。第一配線層13は、例えば、電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または2つ以上の方法の組み合わせにより形成することができる。
第一導体4は、電極3と第一電子部品6とを電気的に接続する再配線層であり、第一積層体11の上面に形成される。
第一導体4は、例えば、銅、クロム、アルミニウム、チタン、金、チタン−タングステン合金等が好適に用いられ、その厚みは2〜40μmが好ましく、さらに好ましくは5〜20μmである。これにより十分な導電性が得られる。第一導体4は、例えば、電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または2つ以上の方法の組み合わせにより形成することができる。
第一導体4は、例えば、銅、クロム、アルミニウム、チタン、金、チタン−タングステン合金等が好適に用いられ、その厚みは2〜40μmが好ましく、さらに好ましくは5〜20μmである。これにより十分な導電性が得られる。第一導体4は、例えば、電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または2つ以上の方法の組み合わせにより形成することができる。
第一電子部品6としては、例えば、チップインダクタ40や、チップコンデンサ、フィルタ等の受動部品、あるいはバンプ部を有したIC基板、等が挙げられる。つまり、本願発明の構成は、受動部品や素子の集積化(Passive Integration) に好適である。
また、第一電子部品6は、微細な三次元構造の機能素子であってもよい。このような機能素子としては、MEMS(MEMS=Micro Electro Mechanical System) デバイスが好適であり、例えばマイクロリレー、マイクロスイッチ、圧力センサ、加速度センサ、高周波フィルタ、マイクロミラー等が挙げられる。
また、第一電子部品6は、微細な三次元構造の機能素子であってもよい。このような機能素子としては、MEMS(MEMS=Micro Electro Mechanical System) デバイスが好適であり、例えばマイクロリレー、マイクロスイッチ、圧力センサ、加速度センサ、高周波フィルタ、マイクロミラー等が挙げられる。
樹脂ポスト8は、第一積層体11上の所定位置に形成された略円錐台状の絶縁性の樹脂で、例えば、ポリイミド系樹脂、エポキシ系樹脂、シリコン系樹脂(シリコーン)、ノボラック樹脂等の絶縁性樹脂により構成され、特に、ポジ型あるいはネガ型の感光性樹脂からなるのが好ましい。この樹脂ポスト8の形状は、例えば、高さが10〜100μm、直径が50〜500μmである。
第二導体10は、半田バンプ9を搭載するために樹脂ポスト8の上面に形成される。
第二導体10は、例えば、銅、クロム、アルミニウム、チタン、金、チタン−タングステン合金等が好適に用いられ、その厚みは2〜40μmが好ましく、さらに好ましくは5〜20μmである。これにより十分な導電性が得られる。第二導体10は、例えば、電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または2つ以上の方法の組み合わせにより形成することができる。
第二導体10は、例えば、銅、クロム、アルミニウム、チタン、金、チタン−タングステン合金等が好適に用いられ、その厚みは2〜40μmが好ましく、さらに好ましくは5〜20μmである。これにより十分な導電性が得られる。第二導体10は、例えば、電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または2つ以上の方法の組み合わせにより形成することができる。
半田バンプ9は、共晶はんだ、鉛を含まない高温はんだ等を用いることができる。半田バンプ9は、例えば、はんだボール搭載法、電解はんだめっき法、はんだペースト印刷法、はんだペーストディスペンス法、はんだ蒸着法等により形成することができる。
また、図2に示す半導体装置1B(1)のように、前記樹脂ポスト8、および、前記第一電子部品6が埋設されるように、前記半導体基板2の一面2a側に配された封止樹脂層20(封止部)を、さらに備えていることが好ましい。封止部を設けることで、第一電子部品6の銅めっき配線を保護することができる。
封止樹脂層20は、第一電子部品6、電極3および樹脂ポスト8を保護するためのもので、例えば、ポリイミド系樹脂、エポキシ系樹脂、シリコン系樹脂(シリコーン)等により構成され、その厚みは5〜50μm程度である。
このような封止樹脂層20は、例えば、感光性ポリイミド系樹脂等の感光性樹脂をフォトリソグラフィ技術によりパターニングすることによって形成することができる。なお、封止樹脂層20の形成方法は、この方法に限定されるものではない。例えば、スプレーコート法などを用いてもよい。
このような封止樹脂層20は、例えば、感光性ポリイミド系樹脂等の感光性樹脂をフォトリソグラフィ技術によりパターニングすることによって形成することができる。なお、封止樹脂層20の形成方法は、この方法に限定されるものではない。例えば、スプレーコート法などを用いてもよい。
<第二実施形態>
以下、本実施形態に係る半導体装置1の第二実施形態を図面に基づいて説明する。
図3は、本実施形態に係る半導体装置1C(1)の―実施形態を示す概略断面図である。なお、本実施形態では、上述した第一実施形態との相違点を中心に述べ、同様の部分についてはその説明を省略する。
以下、本実施形態に係る半導体装置1の第二実施形態を図面に基づいて説明する。
図3は、本実施形態に係る半導体装置1C(1)の―実施形態を示す概略断面図である。なお、本実施形態では、上述した第一実施形態との相違点を中心に述べ、同様の部分についてはその説明を省略する。
本実施形態の半導体装置1C(1)は、前記半導体基板2の他面2b側に配された第二積層体30と、前記半導体基板2を貫通して形成された貫通電極35と、をさらに備え、該第二積層体30は、2層以上の第二絶縁層31と、該第二絶縁層31の間にそれぞれ配された1層以上の第二配線層32と、から構成され、前記第二配線層32と前記第二導体10とは、前記貫通電極35を通して電気的に接続されている。
半導体基板2の他面2b側にも導体配線(第二配線層32)を形成することで、より多くの配線部品を配することができる。
半導体基板2の他面2b側にも導体配線(第二配線層32)を形成することで、より多くの配線部品を配することができる。
第二積層体30は、上述した第一積層体11と同様に、2層以上の第二絶縁層31(31a〜31c)と、該第二絶縁層31の間にそれぞれ配された1層以上の第二配線層32(32a,32b)と、から構成され、第二配線層32の各々は、その上及び/又は下に位置する第二絶縁層31に設けた開口部を通して連結されている。
すなわち、この第二積層体30は、半導体基板2上に設けられた第二絶縁層31aと、この第二絶縁層31aの上に設けられた第二配線層32aと、第二絶縁層31aおよび第二配線層32a上に設けられた第二絶縁層31bと、第二絶縁層31bの上に設けられた第二配線層32bと、第二絶縁層31bおよび第二配線層32b上に設けられた第二絶縁層31cと、を有する。
なお、ここでは、第二積層体30として、3層の第二絶縁層31a〜31cと、2層の第二配線層32a,32bとを有する場合を例にあげて説明したが、第二絶縁層31および第二配線層32の数はこれに限定されるものではない。
なお、ここでは、第二積層体30として、3層の第二絶縁層31a〜31cと、2層の第二配線層32a,32bとを有する場合を例にあげて説明したが、第二絶縁層31および第二配線層32の数はこれに限定されるものではない。
第二絶縁層31は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等からなり、その厚さは例えば1〜30μmである。
第二絶縁層31は、例えば回転塗布法、印刷法、ラミネート法などにより形成することができる。また開口部は、例えばフォトリソグラフィ技術を利用したパターニングなどにより形成することができる。
第二絶縁層31は、例えば回転塗布法、印刷法、ラミネート法などにより形成することができる。また開口部は、例えばフォトリソグラフィ技術を利用したパターニングなどにより形成することができる。
第二配線層32は、例えば、銅、クロム、アルミニウム、チタン、金、チタン−タングステン合金等が好適に用いられ、その厚みは2〜40μmが好ましく、さらに好ましくは5〜20μmである。これにより十分な導電性が得られる。第二配線層32は、例えば、電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または2つ以上の方法の組み合わせにより形成することができる。
貫通電極35は、半導体基板2の一方の面から他方の面に向かう貫通孔36(微細孔)が形成され、この貫通孔36の側面部に導電層37が配されることにより形成されている。この導電層37は、前記半導体基板2の一面2a側において、構造体7の樹脂ポスト8上に配された第二導体10と電気的に接続されている。また、前記半導体基板2の他面2b側において、前記第二積層体30(第二絶縁層31c)上に延在している。
また、貫通孔36の壁面部に絶縁層(図示略)が形成されていてもよい。これにより、導電層37から半導体基板2へのリーク電流を軽減することができ、耐電圧を上げることができる。
なお、貫通電極35は、貫通孔36に導電性材料が充填されることより形成されていてもよい。
なお、貫通電極35は、貫通孔36に導電性材料が充填されることより形成されていてもよい。
また、図4に示す半導体装置1D(1)のように、前記第二積層体30上に配された第二電子部品38を、さらに備えていてもよい。半導体基板2の他面2b側にも配線部品(積層体)だけでなく、電子部品を実装することで、より多くの受動素子を構成することができる。
第二電子部品38は、第一電子部品6と同様に、例えば、チップインダクタ40や、チップコンデンサ、フィルタ等の受動部品、あるいはバンプ部を有したIC基板、等が挙げられる。また、第二電子部品38は、第一電子部品6と同様に、微細な三次元構造の機能素子であってもよい。このような機能素子としては、前述した各種のMEMSデバイスの他に、例えば固体撮像素子(CCD)からなるイメージセンサ等が挙げられる。
第二電子部品38は、第一電子部品6と同様に、例えば、チップインダクタ40や、チップコンデンサ、フィルタ等の受動部品、あるいはバンプ部を有したIC基板、等が挙げられる。また、第二電子部品38は、第一電子部品6と同様に、微細な三次元構造の機能素子であってもよい。このような機能素子としては、前述した各種のMEMSデバイスの他に、例えば固体撮像素子(CCD)からなるイメージセンサ等が挙げられる。
また、図5に示す半導体装置1E(1)、及び、図6に示す半導体装置1F(1)のように、前記樹脂ポスト8、および、前記第一電子部品6が埋設されるように、前記半導体基板2の一面2a側に配された封止樹脂層20(封止部)を、さらに備えていることが好ましい。封止部を設けることにより、第一電子部品6の銅めっき配線を保護することができる。また、第二電子部品38の配線層およびパッド部は、封止部を設けることにより、保護する構成が望ましい。
<第三実施形態>
以下、本実施形態に係る半導体装置1の第三実施形態を図面に基づいて説明する。
図7は、本実施形態に係る半導体装置1G(1)の―実施形態を示す概略断面図である。図8は、図7において、構造体の部分を抜き出して示す平面図である。なお、本実施形態では、上述した第一実施形態との相違点を中心に述べ、同様の部分についてはその説明を省略する。
以下、本実施形態に係る半導体装置1の第三実施形態を図面に基づいて説明する。
図7は、本実施形態に係る半導体装置1G(1)の―実施形態を示す概略断面図である。図8は、図7において、構造体の部分を抜き出して示す平面図である。なお、本実施形態では、上述した第一実施形態との相違点を中心に述べ、同様の部分についてはその説明を省略する。
本実施形態の半導体装置1G(1)は、図7及び図8に示すように、前記構造体7の周囲に配され、前記第二導体10と電気的に接続されたインダクタ40を、さらに備えている。
前記構造体7の周囲に、インダクタ40を形成することで、構造体7の周囲領域を有効に活用することができる。また、インダクタ40を形成することで、配線部品が構成され、受動素子を構成することができる。
また、図9に示す半導体装置1H(1)のように、半導体基板2の他面2b側に配された第二積層体30と、前記半導体基板2を貫通して形成された貫通電極35と、をさらに備えていてもよい。半導体基板2の他面2b側にも導体配線(第二配線層32)を形成することで、より多くの配線部品を配することができる。
また、図10に示す半導体装置1I(1)のように、前記第二積層体30上に配された第二電子部品38を、さらに備えていてもよい。半導体基板2の他面2b側にも配線部品(第二積層体30)だけでなく、電子部品を実装することで、より多くの受動素子を構成することができる。
また、図11に示す半導体装置1J(1)、図12に示す半導体装置1K(1)、及び、図13に示す半導体装置1L(1)のように、前記樹脂ポスト8、および、前記第一電子部品6が埋設されるように、前記半導体基板2の一面2a側に配された封止樹脂層20(封止部)を、さらに備えていることが好ましい。封止部を設けることで、電子部品の銅めっき配線を保護することができる。
以上、本発明の半導体装置について説明してきたが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲で、適宜変更が可能である。
本発明は、電子部品を有する各種半導体装置に適用可能である。
1 半導体装置、2 半導体基板、3 電極、4 第一導体、5 外部接続端子搭載用電極、6 第一電子部品、7 構造体、8 樹脂ポスト、9 第二導体、10 半田バンプ、11 第一積層体、12(12a、12b、12c) 第一絶縁層、13(13a、13b) 第一配線層、14,15,16 開口部、20 封止樹脂層、30 第二積層体、31(31a、31b、31c) 第二絶縁層、32(32a、32b) 第二配線層、33,34 開口部、35 貫通電極、36 貫通孔、37 導電層、38 第二電子部品、40 インダクタ。
Claims (6)
- 一面に電極が配された半導体基板と、前記半導体基板の一面側に配され、第一導体と電気的に接続された第一電子部品と、前記半導体基板の一面側にあって、前記第一電子部品の周囲に配された、複数個の構造体と、を少なくとも備え、
前記構造体は、平坦な頂部を備える突起状の樹脂ポスト、前記頂部に載置された半田バンプ、及び、一端が前記樹脂ポストと前記半田バンプに接続され、他端が前記樹脂ポストの下端まで延設された第二導体、から構成され、前記構造体と前記第一電子部品との間には空隙を有する半導体装置であって、
前記半導体基板の一面と前記第一電子部品、及び、前記構造体との間に配された第一積層体をさらに備え、
該第一積層体は、
2層以上の第一絶縁層と、該第一絶縁層の間にそれぞれ配された1層以上の第一配線層と、から構成され、
前記第一配線層の各々は、その上及び/又は下に位置する前記第一絶縁層に設けた開口部を通して連結されており、この連結された第一配線層の一端が前記電極に、他端が前記第一導体を通して前記第一電子部品に、それぞれ電気的に接続されていること、を特徴とする半導体装置。 - 前記半導体基板の一面を基準面としたとき、
前記基準面から見て、前記構造体の高さは前記第一電子部品の高さより高いことを特徴とする請求項1に記載の半導体装置。 - 前記半導体基板の他面側に配された第二積層体と、
前記半導体基板を貫通して形成された貫通電極と、をさらに備え、
該第二積層体は、2層以上の第二絶縁層と、該第二絶縁層の間にそれぞれ配された1層以上の第二配線層と、から構成され、
前記第二配線層と前記第二導体とは、前記貫通電極を通して電気的に接続されていることを特徴とする請求項1または2に記載の半導体装置。 - 前記第二積層体上に配された第二電子部品を、さらに備えたことを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
- 前記構造体の周囲に配され、前記第二導体と電気的に接続されたインダクタを、さらに備えたことを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。
- 前記樹脂ポスト、および、前記第一電子部品が埋設されるように、前記半導体基板の一面側に配された封止部を、さらに備えたことを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
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CN102136467A (zh) * | 2010-01-22 | 2011-07-27 | 三星电子株式会社 | 半导体装置的堆叠封装件 |
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-
2007
- 2007-03-13 JP JP2007063617A patent/JP2008227162A/ja not_active Withdrawn
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