JP2008227162A - 半導体装置 - Google Patents

Abstract

【課題】半導体基板上の限られたスペースを有効利用することが可能で、バンプを除いた領域に電子部品を複数配置できる半導体装置を提供する。
【解決手段】半導体装置１は、一面に電極３が配された半導体基板２の一面側に配され、第一導体４と電気的に接続された第一電子部品６と、第一電子部品の周囲に配された、複数個の構造体７と、を少なくとも備える。半導体基板の一面と第一電子部品、及び、構造体との間に配された第一積層体１１をさらに備え、該第一積層体は、２層以上の第一絶縁層１２ａ、１２ｂ、１２ｃと、該第一絶縁層の間にそれぞれ配された１層以上の第一配線層１３ａ、１３ｂと、から構成される。第一配線層の各々は、その上及び／又は下に位置する第一絶縁層に設けた開口部１４、１５、１６を通して連結されており、この連結された第一配線層１３ａの一端が電極３に、他端が第一導体４を通して第一電子部品６に、それぞれ電気的に接続される。
【選択図】図１

Description

本発明は、半導体装置に係り、より詳細には、フェースダウン実装時に、電気特性や実装強度に優れた、実装信頼性の高い半導体装置に関する。

従来、半導体パッケージ、例えば、シリコンチップを樹脂により封止した、いわゆるデュアル・インライン・パッケージ（Dual Inline Package） やクァド・フラット・パッケージ（Quad Flat Package） では、樹脂パッケージの側面部や周辺部に金属リードを配置した周辺端子配置型が主流である。

これに対し、ＣＳＰ（チップスケールパッケージ）、特に「ウエハレベルＣＳＰ」（以下、ＷＬＣＳＰという場合がある）と呼ばれる半導体パッケージでは、ウエハ上に、絶縁樹脂層、配線層、封止層などを形成し、さらに半田バンプを形成した後、ダイシングにより複数のチップを得る。

ＷＬＣＳＰでは、前記チップがそのままのサイズでパッケージの施された半導体チップとなるため、その占有面積を狭くすることができ、高密度実装が可能である。ＷＬＣＳＰは、半導体チップに形成された半田バンプを用いて外部の回路基板に実装される。この種の半導体チップには、「ポスト」と呼ばれる導電性の柱状部材を設け、この柱状部材の端面に端子部を形成した構造が提案されている（例えば、特許文献１参照）。

このような従来の半導体チップでは、チップの片面に電子部品を実装した形態となっている。この形態では、比較的大きさの大きい電子部品を複数個実装することが難しい。例えばＷＬＰチップが３ｍｍだとすると、電子部品は約１ｍｍ程度であり、バンプを除いた領域に電子部品を複数個配置することは、スペースの制約上難しいことが予想される。

また、バンプが配された側に電子部品を実装しているようだが、バンプや再配線、ＩＣの電極パッド、ＩＣの配線等の構造物が存在するため、電子部品を実際に実装できるエリアは非常に限られてくる。また、基板との実装に関しても、応力緩和等の工夫が見られない。
特開２００２−１９０５５０号公報

本発明は、このような従来の実情に鑑みて考案されたものであり、半導体基板上の限られたスペースを有効利用することが可能で、バンプを除いた領域に電子部品を複数配置することが可能な半導体装置を提供することを目的とする。

本発明の請求項１に記載の半導体装置は、一面に電極が配された半導体基板と、前記半導体基板の一面側に配され、第一導体と電気的に接続された第一電子部品と、前記半導体基板の一面側にあって、前記第一電子部品の周囲に配された、複数個の構造体と、を少なくとも備え、前記構造体は、平坦な頂部を備える突起状の樹脂ポスト、前記頂部に載置された半田バンプ、及び、一端が前記樹脂ポストと前記半田バンプに接続され、他端が前記樹脂ポストの下端まで延設された第二導体、から構成され、前記構造体と前記第一電子部品との間には空隙を有する半導体装置であって、前記半導体基板の一面と前記第一電子部品、及び、前記構造体との間に配された第一積層体をさらに備え、該第一積層体は、２層以上の第一絶縁層と、該第一絶縁層の間にそれぞれ配された１層以上の第一配線層と、から構成され、前記第一配線層の各々は、その上及び／又は下に位置する前記第一絶縁層に設けた開口部を通して連結されており、この連結された第一配線層の一端が前記電極に、他端が前記第一導体を通して前記第一電子部品に、それぞれ電気的に接続されていること、を特徴とする。
本発明の請求項２に記載の半導体装置は、請求項１において、前記半導体基板の一面を基準面としたとき、前記基準面から見て、前記構造体の高さは前記第一電子部品の高さより高いことを特徴とする。
本発明の請求項３に記載の半導体装置は、請求項１または２において、前記半導体基板の他面側に配された第二積層体と、前記半導体基板を貫通して形成された貫通電極と、をさらに備え、該第二積層体は、２層以上の第二絶縁層と、該第二絶縁層の間にそれぞれ配された１層以上の第二配線層と、から構成され、前記第二配線層と前記第二導体とは、前記貫通電極を通して電気的に接続されていることを特徴とする。
本発明の請求項４に記載の半導体装置は、請求項１ないし３のいずれか一項において、前記第二積層体上に配された第二電子部品を、さらに備えたことを特徴とする。
本発明の請求項５に記載の半導体装置は、請求項１ないし４のいずれか一項において、前記構造体の周囲に配され、前記第二導体と電気的に接続されたインダクタを、さらに備えたことを特徴とする。
本発明の請求項６に記載の半導体装置は、請求項１ないし５のいずれか一項において、前記樹脂ポスト、および、前記第一電子部品が埋設されるように、前記半導体基板の一面側に配された封止部を、さらに備えたことを特徴とする。

本発明では、２層以上の第一絶縁層と、該絶縁層の間にそれぞれ配された１層以上の第一配線層と、から構成される第一積層体を備え、各々が連結された第一配線層の一端を電極に、他端を第一電子部品に、それぞれ電気的に接続することで、例えば電極が樹脂ポストの下部に配された場合であっても、前記連結された第一配線層を再配線として用いて、電極と第一電子部品とを電気的に接続することが可能となる。これにより、半導体基板上の限られたスペースを有効利用することが可能で、バンプを除いた領域に電子部品を複数配置することが可能な半導体装置を提供することができる。

以下、本発明に係る半導体装置の一実施形態を図面に基づいて説明する。

＜第一実施形態＞
図１は、本発明の半導体装置１Ａ（１）の一例を示す断面図である。
本発明の半導体装置１Ａ（１）は、一面２ａに電極３が配された半導体基板２と、半導体基板２の一面２ａ側に配され、第一導体４と電気的に接続された第一電子部品６と、半導体基板２の一面２ａ側にあって、第一電子部品６の周囲に配された、複数個の構造体７と、を少なくとも備え、前記構造体７は、平坦な頂部を備える突起状の樹脂ポスト８、前記頂部に載置された半田バンプ９、及び、一端が樹脂ポスト８と半田バンプ９に接続され、他端が樹脂ポスト８の下端まで延設された第二導体１０、から構成され、構造体７と第一電子部品６との間には空隙Ｓを有する。

そして本発明の半導体装置１Ａ（１）は、半導体基板２の一面２ａと第一電子部品６、及び、構造体７との間に配された第一積層体１１をさらに備え、該第一積層体１１は、２層以上の第一絶縁層１２と、該第一絶縁層１２の間にそれぞれ配された１層以上の第一配線層１３と、から構成され、第一配線層１３の各々は、その上及び／又は下に位置する第一絶縁層１２に設けた開口部を通して連結されており、この連結された第一配線層１３の一端が前記電極３に、他端が前記第一導体４を通して第一電子部品６に、それぞれ電気的に接続されていること、を特徴とする。

従来の半導体装置では、半導体基板上にバンプや再配線等の構造物が存在し、実装領域を自由に確保することが難しかった。バンプを有する側の、半導体基板表面に電子部品を実装しているため、実装できる電子部品の個数はせいぜい１〜２個程度に限られることが予想される。

そこで、本発明では、前記半導体基板２の一面２ａと前記第一電子部品６、及び、前記構造体７との間に配された第一積層体１１をさらに備えている。
前記第一積層体１１は、２層以上の第一絶縁層１２（１２ａ〜１２ｃ）と、該第一絶縁層１２の間にそれぞれ配された１層以上の第一配線層１３（１３ａ，１３ｂ）と、から構成され、第一配線層１３の各々は、その上及び／又は下に位置する第一絶縁層１２に設けた開口部を通して連結されている。

そして、本発明では、この連結された第一配線層１３の一端が前記電極３に、他端が前記第一導体４を通して第一電子部品６に、それぞれ電気的に接続されている。これにより、例えば電極３が構造体７（樹脂ポスト９）の下部に配された場合であっても、前記連結された第一配線層１３を再配線として用いて、電極３と第一電子部品６とを電気的に接続することが可能となる。これにより、半導体基板２上の限られたスペースを有効利用することが可能となり、バンプを除いた領域に電子部品を複数配置することが可能な半導体装置を提供することができる。

また、前記構造体７は、平坦な頂部を備える突起状の樹脂ポスト８、第二導体１０、及び、前記頂部に載置された半田バンプ９、から構成され、前記構造体７と前記第一電子部品６との間には空隙Ｓを有する。
また、前記半導体基板２の一面２ａを基準面としたとき、前記基準面から見て、前記構造体７の高さｈ_２は前記電子部品６の高さｈ_１より高くなされている。

このように、第一電子部品６の周囲に複数個の構造体７を配し、該構造体７を、平坦な頂部を備える突起状の樹脂ポスト８、及び、前記頂部に載置された半田バンプ９、から構成するとともに、その高さｈ_２を第一電子部品６の高さｈ_１より高くすることで、樹脂ポスト８で高さを稼ぐことができるとともに、実装時の応力を緩和することができる。これにより、半導体装置１Ａ（１）を基板に実装するときに、フェースダウン実装に十分な高さを有しながらも、電気特性の低下を防止するとともに、実装時に十分な強度を維持することが可能なバンプ構造とすることができる。その結果、実装信頼性に優れた半導体装置１Ａ（１）を提供することができる。

半導体基板２は、シリコンウエハ等の半導体ウエハの他に、各種半導体素子やＩＣ、誘導素子等を形成した半導体ウエハや、半導体ウエハをチップ寸法に切断（ダイシング）した半導体チップであってもよい。

電極３は、半導体基板２上に形成された第一電子部品６に電気的に接続される電極である。この電極３は、例えば、アルミニウム、銅、クロム、チタン、金、チタン−タングステン合金等の導電性を有する金属により構成されている。

第一積層体１１は、半導体基板２の一面２ａと第一電子部品６、及び、構造体７との間に配される。
第一積層体１１は、２層以上の第一絶縁層１２（１２ａ〜１２ｃ）と、該第一絶縁層１２の間にそれぞれ配された１層以上の第一配線層１３（１３ａ，１３ｂ）と、から構成される。

すなわち、第一積層体１１は、半導体基板２上に、第一絶縁層１２ａ、第一配線層１３ａ、第一絶縁層１２ｂ、第一配線層１３ｂ、及び、第一絶縁層１２ｃ、を順に重ねてなる構成を有する。
なお、ここでは、第一積層体１１として、３層の第一絶縁層１２ａ〜１２ｃと、２層の第一配線層１３ａ，１３ｂとを有する場合を例にあげて説明したが、第一絶縁層１２および第一配線層１３の数はこれに限定されるものではない。

第一絶縁層１２ａには、電極３と整合する位置に開口部１４が設けられており、この開口部１４を通して電極３が露出されている。

第一配線層１３ａの一端部は、開口部１４を介して第一絶縁層１２ａを貫通し、電極３と電気的に接続されている。また、第一配線層１３ａの他端部は、開口部１５と整合する位置まで延びている。

第一絶縁層１２ｂは、半導体基板２の表面に沿う位置が開口部１４とは異なる位置に開口した開口部１５を有する。この開口部１５は、第一配線層１３ｂの一端部に整合する位置に形成されている。

第一配線層１３ｂの一端部は、開口部１５を介して第一絶縁層１２ｂを貫通しており、第一配線層１３ａの端部と接続されている。一方、第一配線層１３ｂの他端部は、開口部１６を介して第一絶縁層１２ｃを貫通しており、第一導体４の一端部と接続されている。

第一絶縁層１２ｃは、半導体基板２の表面に沿う位置が開口部１４および開口部１５とは異なる位置に開口した開口部１６を有する。この開口部１６は、第一導体４の一端部に整合する位置に形成されている。

第一絶縁層１２は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等からなり、その厚さは例えば１〜３０μｍである。
第一絶縁層１２は、例えば回転塗布法、印刷法、ラミネート法などにより形成することができる。また開口部は、例えばフォトリソグラフィ技術を利用したパターニングなどにより形成することができる。

第一配線層１３は、電極３と第一電子部品６とを電気的に接続する再配線層である。上記のように、第一配線層１３の各々は、その上及び／又は下に位置する第一絶縁層１２に設けた開口部を通して連結されており、この連結された第一配線層１３の一端が電極３に、他端が第一導体４及び外部接続端子搭載用電極５を通して第一電子部品６に、それぞれ電気的に接続されている。

第一配線層１３は、例えば、銅、クロム、アルミニウム、チタン、金、チタン−タングステン合金等が好適に用いられ、その厚みは２〜４０μｍが好ましく、さらに好ましくは５〜２０μｍである。これにより十分な導電性が得られる。第一配線層１３は、例えば、電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または２つ以上の方法の組み合わせにより形成することができる。

第一導体４は、電極３と第一電子部品６とを電気的に接続する再配線層であり、第一積層体１１の上面に形成される。
第一導体４は、例えば、銅、クロム、アルミニウム、チタン、金、チタン−タングステン合金等が好適に用いられ、その厚みは２〜４０μｍが好ましく、さらに好ましくは５〜２０μｍである。これにより十分な導電性が得られる。第一導体４は、例えば、電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または２つ以上の方法の組み合わせにより形成することができる。

第一電子部品６としては、例えば、チップインダクタ４０や、チップコンデンサ、フィルタ等の受動部品、あるいはバンプ部を有したＩＣ基板、等が挙げられる。つまり、本願発明の構成は、受動部品や素子の集積化（Passive Integration） に好適である。
また、第一電子部品６は、微細な三次元構造の機能素子であってもよい。このような機能素子としては、ＭＥＭＳ（ＭＥＭＳ＝Micro Electro Mechanical System） デバイスが好適であり、例えばマイクロリレー、マイクロスイッチ、圧力センサ、加速度センサ、高周波フィルタ、マイクロミラー等が挙げられる。

樹脂ポスト８は、第一積層体１１上の所定位置に形成された略円錐台状の絶縁性の樹脂で、例えば、ポリイミド系樹脂、エポキシ系樹脂、シリコン系樹脂（シリコーン）、ノボラック樹脂等の絶縁性樹脂により構成され、特に、ポジ型あるいはネガ型の感光性樹脂からなるのが好ましい。この樹脂ポスト８の形状は、例えば、高さが１０〜１００μｍ、直径が５０〜５００μｍである。

第二導体１０は、半田バンプ９を搭載するために樹脂ポスト８の上面に形成される。
第二導体１０は、例えば、銅、クロム、アルミニウム、チタン、金、チタン−タングステン合金等が好適に用いられ、その厚みは２〜４０μｍが好ましく、さらに好ましくは５〜２０μｍである。これにより十分な導電性が得られる。第二導体１０は、例えば、電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または２つ以上の方法の組み合わせにより形成することができる。

半田バンプ９は、共晶はんだ、鉛を含まない高温はんだ等を用いることができる。半田バンプ９は、例えば、はんだボール搭載法、電解はんだめっき法、はんだペースト印刷法、はんだペーストディスペンス法、はんだ蒸着法等により形成することができる。

また、図２に示す半導体装置１Ｂ（１）のように、前記樹脂ポスト８、および、前記第一電子部品６が埋設されるように、前記半導体基板２の一面２ａ側に配された封止樹脂層２０（封止部）を、さらに備えていることが好ましい。封止部を設けることで、第一電子部品６の銅めっき配線を保護することができる。

封止樹脂層２０は、第一電子部品６、電極３および樹脂ポスト８を保護するためのもので、例えば、ポリイミド系樹脂、エポキシ系樹脂、シリコン系樹脂（シリコーン）等により構成され、その厚みは５〜５０μｍ程度である。
このような封止樹脂層２０は、例えば、感光性ポリイミド系樹脂等の感光性樹脂をフォトリソグラフィ技術によりパターニングすることによって形成することができる。なお、封止樹脂層２０の形成方法は、この方法に限定されるものではない。例えば、スプレーコート法などを用いてもよい。

＜第二実施形態＞
以下、本実施形態に係る半導体装置１の第二実施形態を図面に基づいて説明する。
図３は、本実施形態に係る半導体装置１Ｃ（１）の―実施形態を示す概略断面図である。なお、本実施形態では、上述した第一実施形態との相違点を中心に述べ、同様の部分についてはその説明を省略する。

本実施形態の半導体装置１Ｃ（１）は、前記半導体基板２の他面２ｂ側に配された第二積層体３０と、前記半導体基板２を貫通して形成された貫通電極３５と、をさらに備え、該第二積層体３０は、２層以上の第二絶縁層３１と、該第二絶縁層３１の間にそれぞれ配された１層以上の第二配線層３２と、から構成され、前記第二配線層３２と前記第二導体１０とは、前記貫通電極３５を通して電気的に接続されている。
半導体基板２の他面２ｂ側にも導体配線（第二配線層３２）を形成することで、より多くの配線部品を配することができる。

第二積層体３０は、上述した第一積層体１１と同様に、２層以上の第二絶縁層３１（３１ａ〜３１ｃ）と、該第二絶縁層３１の間にそれぞれ配された１層以上の第二配線層３２（３２ａ，３２ｂ）と、から構成され、第二配線層３２の各々は、その上及び／又は下に位置する第二絶縁層３１に設けた開口部を通して連結されている。

すなわち、この第二積層体３０は、半導体基板２上に設けられた第二絶縁層３１ａと、この第二絶縁層３１ａの上に設けられた第二配線層３２ａと、第二絶縁層３１ａおよび第二配線層３２ａ上に設けられた第二絶縁層３１ｂと、第二絶縁層３１ｂの上に設けられた第二配線層３２ｂと、第二絶縁層３１ｂおよび第二配線層３２ｂ上に設けられた第二絶縁層３１ｃと、を有する。
なお、ここでは、第二積層体３０として、３層の第二絶縁層３１ａ〜３１ｃと、２層の第二配線層３２ａ，３２ｂとを有する場合を例にあげて説明したが、第二絶縁層３１および第二配線層３２の数はこれに限定されるものではない。

第二絶縁層３１は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等からなり、その厚さは例えば１〜３０μｍである。
第二絶縁層３１は、例えば回転塗布法、印刷法、ラミネート法などにより形成することができる。また開口部は、例えばフォトリソグラフィ技術を利用したパターニングなどにより形成することができる。

第二配線層３２は、例えば、銅、クロム、アルミニウム、チタン、金、チタン−タングステン合金等が好適に用いられ、その厚みは２〜４０μｍが好ましく、さらに好ましくは５〜２０μｍである。これにより十分な導電性が得られる。第二配線層３２は、例えば、電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または２つ以上の方法の組み合わせにより形成することができる。

貫通電極３５は、半導体基板２の一方の面から他方の面に向かう貫通孔３６（微細孔）が形成され、この貫通孔３６の側面部に導電層３７が配されることにより形成されている。この導電層３７は、前記半導体基板２の一面２ａ側において、構造体７の樹脂ポスト８上に配された第二導体１０と電気的に接続されている。また、前記半導体基板２の他面２ｂ側において、前記第二積層体３０（第二絶縁層３１ｃ）上に延在している。

また、貫通孔３６の壁面部に絶縁層（図示略）が形成されていてもよい。これにより、導電層３７から半導体基板２へのリーク電流を軽減することができ、耐電圧を上げることができる。
なお、貫通電極３５は、貫通孔３６に導電性材料が充填されることより形成されていてもよい。

また、図４に示す半導体装置１Ｄ（１）のように、前記第二積層体３０上に配された第二電子部品３８を、さらに備えていてもよい。半導体基板２の他面２ｂ側にも配線部品（積層体）だけでなく、電子部品を実装することで、より多くの受動素子を構成することができる。
第二電子部品３８は、第一電子部品６と同様に、例えば、チップインダクタ４０や、チップコンデンサ、フィルタ等の受動部品、あるいはバンプ部を有したＩＣ基板、等が挙げられる。また、第二電子部品３８は、第一電子部品６と同様に、微細な三次元構造の機能素子であってもよい。このような機能素子としては、前述した各種のＭＥＭＳデバイスの他に、例えば固体撮像素子（ＣＣＤ）からなるイメージセンサ等が挙げられる。

また、図５に示す半導体装置１Ｅ（１）、及び、図６に示す半導体装置１Ｆ（１）のように、前記樹脂ポスト８、および、前記第一電子部品６が埋設されるように、前記半導体基板２の一面２ａ側に配された封止樹脂層２０（封止部）を、さらに備えていることが好ましい。封止部を設けることにより、第一電子部品６の銅めっき配線を保護することができる。また、第二電子部品３８の配線層およびパッド部は、封止部を設けることにより、保護する構成が望ましい。

＜第三実施形態＞
以下、本実施形態に係る半導体装置１の第三実施形態を図面に基づいて説明する。
図７は、本実施形態に係る半導体装置１Ｇ（１）の―実施形態を示す概略断面図である。図８は、図７において、構造体の部分を抜き出して示す平面図である。なお、本実施形態では、上述した第一実施形態との相違点を中心に述べ、同様の部分についてはその説明を省略する。

本実施形態の半導体装置１Ｇ（１）は、図７及び図８に示すように、前記構造体７の周囲に配され、前記第二導体１０と電気的に接続されたインダクタ４０を、さらに備えている。

前記構造体７の周囲に、インダクタ４０を形成することで、構造体７の周囲領域を有効に活用することができる。また、インダクタ４０を形成することで、配線部品が構成され、受動素子を構成することができる。

また、図９に示す半導体装置１Ｈ（１）のように、半導体基板２の他面２ｂ側に配された第二積層体３０と、前記半導体基板２を貫通して形成された貫通電極３５と、をさらに備えていてもよい。半導体基板２の他面２ｂ側にも導体配線（第二配線層３２）を形成することで、より多くの配線部品を配することができる。

また、図１０に示す半導体装置１Ｉ（１）のように、前記第二積層体３０上に配された第二電子部品３８を、さらに備えていてもよい。半導体基板２の他面２ｂ側にも配線部品（第二積層体３０）だけでなく、電子部品を実装することで、より多くの受動素子を構成することができる。

また、図１１に示す半導体装置１Ｊ（１）、図１２に示す半導体装置１Ｋ（１）、及び、図１３に示す半導体装置１Ｌ（１）のように、前記樹脂ポスト８、および、前記第一電子部品６が埋設されるように、前記半導体基板２の一面２ａ側に配された封止樹脂層２０（封止部）を、さらに備えていることが好ましい。封止部を設けることで、電子部品の銅めっき配線を保護することができる。

以上、本発明の半導体装置について説明してきたが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲で、適宜変更が可能である。

本発明は、電子部品を有する各種半導体装置に適用可能である。

本発明に係る半導体装置の一例を示す断面図である。 本発明に係る半導体装置の他の一例を示す断面図である。 本発明に係る半導体装置の他の一例を示す断面図である。 本発明に係る半導体装置の他の一例を示す断面図である。 本発明に係る半導体装置の他の一例を示す断面図である。 本発明に係る半導体装置の他の一例を示す断面図である。 本発明に係る半導体装置の他の一例を示す断面図である。 図７において、構造体及びインダクタの部分を示す平面図である。 本発明に係る半導体装置の他の一例を示す断面図である。 本発明に係る半導体装置の他の一例を示す断面図である。 本発明に係る半導体装置の他の一例を示す断面図である。 本発明に係る半導体装置の他の一例を示す断面図である。 本発明に係る半導体装置の他の一例を示す断面図である。

符号の説明

１ 半導体装置、２ 半導体基板、３ 電極、４ 第一導体、５ 外部接続端子搭載用電極、６ 第一電子部品、７ 構造体、８ 樹脂ポスト、９ 第二導体、１０ 半田バンプ、１１ 第一積層体、１２（１２ａ、１２ｂ、１２ｃ） 第一絶縁層、１３（１３ａ、１３ｂ） 第一配線層、１４，１５，１６ 開口部、２０ 封止樹脂層、３０ 第二積層体、３１（３１ａ、３１ｂ、３１ｃ） 第二絶縁層、３２（３２ａ、３２ｂ） 第二配線層、３３，３４ 開口部、３５ 貫通電極、３６ 貫通孔、３７ 導電層、３８ 第二電子部品、４０ インダクタ。

Claims (6)

1. 一面に電極が配された半導体基板と、前記半導体基板の一面側に配され、第一導体と電気的に接続された第一電子部品と、前記半導体基板の一面側にあって、前記第一電子部品の周囲に配された、複数個の構造体と、を少なくとも備え、
   前記構造体は、平坦な頂部を備える突起状の樹脂ポスト、前記頂部に載置された半田バンプ、及び、一端が前記樹脂ポストと前記半田バンプに接続され、他端が前記樹脂ポストの下端まで延設された第二導体、から構成され、前記構造体と前記第一電子部品との間には空隙を有する半導体装置であって、
   前記半導体基板の一面と前記第一電子部品、及び、前記構造体との間に配された第一積層体をさらに備え、
   該第一積層体は、
   ２層以上の第一絶縁層と、該第一絶縁層の間にそれぞれ配された１層以上の第一配線層と、から構成され、
   前記第一配線層の各々は、その上及び／又は下に位置する前記第一絶縁層に設けた開口部を通して連結されており、この連結された第一配線層の一端が前記電極に、他端が前記第一導体を通して前記第一電子部品に、それぞれ電気的に接続されていること、を特徴とする半導体装置。
2. 前記半導体基板の一面を基準面としたとき、
   前記基準面から見て、前記構造体の高さは前記第一電子部品の高さより高いことを特徴とする請求項１に記載の半導体装置。
3. 前記半導体基板の他面側に配された第二積層体と、
   前記半導体基板を貫通して形成された貫通電極と、をさらに備え、
   該第二積層体は、２層以上の第二絶縁層と、該第二絶縁層の間にそれぞれ配された１層以上の第二配線層と、から構成され、
   前記第二配線層と前記第二導体とは、前記貫通電極を通して電気的に接続されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第二積層体上に配された第二電子部品を、さらに備えたことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記構造体の周囲に配され、前記第二導体と電気的に接続されたインダクタを、さらに備えたことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記樹脂ポスト、および、前記第一電子部品が埋設されるように、前記半導体基板の一面側に配された封止部を、さらに備えたことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。

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