JP2012028708A - 半導体装置 - Google Patents

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剛 江田
Akira Matsumoto
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好孝 京極
Shinji Watanabe
真司 渡邉
Hirokazu Honda
広一 本多
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Abstract

【課題】フリップチップ用バンプを介して半導体チップに加わる応力を効果的に緩和する。
【解決手段】半導体装置200は、半導体チップ202上に形成された配線210、その上に形成され、第1の開口部214aが形成された第1の絶縁膜(214)と、配線210に接して形成されたパッド電極膜216と、その上に形成され、第2の開口部218aが形成された第2の絶縁膜(218)と、パッド電極膜216に接して形成されたフリップチップ用バンプ220とを含む。ここで、平面視において、フリップチップ用バンプ220の外縁直下の領域には、パッド電極膜216との間に第2の絶縁膜が存在し、フリップチップ用バンプ220の外縁は、パッド電極膜216の外縁の内側の領域に形成されている。
【選択図】図1

Description

本発明は、半導体装置に関する。
近年、半導体チップの多ピン化に対応するために、フリップチップ実装のバンプピッチが縮小している。従来用いられていた錫や鉛を主成分とする半田バンプは、基板との接続時の熱により球状になるため、半導体チップとそれを搭載するプリント基板等との間の隙間を保ちながら微細化することが困難だった。一方、バンプの材料として、従来の鉛半田から、融点・延性には劣るが、鉛フリー半田への変更がすすめられている。鉛フリー半田は2次実装時等の後工程での熱処理により再溶融するため、半導体チップと基板との間を充填するアンダーフィル材料にボイドがあると、融けた半田が隣接する半田に接触しショートするという問題がある。これらを解決するため、バンプ材料として銅を用いる銅ピラー技術の開発が進められている。しかし、銅は、従来の半田バンプに比べて硬く、導体チップと基板との間の熱膨張係数の差によって生じるバンプへの応力が直接半導体チップにかかるという問題があった。
特許文献1(特開2000−269371号公報)には、半導体装置の外部端子接合部であるランド上に突起を形成し、突起の突出部と外部端子を接合し、また、ランドと半導体素子の間に樹脂材料からなる保護膜の介在部を形成した構成が記載されている。保護膜は、通常ランド形成材料や外部端子の形成材料より弾性係数が小さくなっており、このような保護膜を外部端子を接合するランドと半導体素子表面のパッシベーション膜との間に介在させることにより、半導体装置とプリント配線基板の線膨張係数差によって外部端子に発生する変形を、保護膜の変形によって緩和することができると記載されている。これによって、半導体装置側およびプリント配線基板側両方の接合部に発生するひずみを低減することができるとされている。
特許文献2(特開2000−243874号公報)には、以下の構成の半導体装置が記載されている。電極端子が形成された半導体チップ面に、半導体チップの電極端子を露出して絶縁被膜が形成されている。絶縁被膜上に一端側が半導体チップの電極端子に接続された配線パターンが形成され、かつ各配線パターンの他端側に形成されたランド部の表面に柱状電極が立設されている。各柱状電極の頂部端面を露出して半導体チップ面を封止する封止層が形成されている。そして、ランド部の表面に立設された柱状電極が、導電性金属からなる芯材と、芯材が埋没するように電解めっきにより形成された金属柱状体とからなる。これにより、柱状電極とランド部との接着性を向上させつつ、柱状電極の応力緩和作用も増加させることができ、また製造時間も短縮可能とすることができるとされている。
特許文献3(特開2009−123862号公報)には、所定の電子回路と導通する電極パッドが形成された半導体基板と、この半導体基板上で前記電極パッドを覆い、且つ、当該電極パッドに電気的に接続される通電部を有する再配線層と、前記再配線層上の、その下層に前記電極パッドが形成された部位に設けられ、前記通電部と導通しつつ、当該再配線層と接触する下底面の一部が前記下層の電極パッドをすべて覆う柱状の導体ポストと、前記導体ポストの所定部位に形成された外部電極と、を備えて成る半導体装置が記載されている。
特許文献4(特開2005−26679号公報)にも、突起電極を有する半導体装置が記載されている。図12に、当該文献に記載された半導体装置の断面構成を示す。
当該半導体装置は、半導体基板101と、電極パッド102と、電極パッド102の表面の一部を露出する第1の開口部を有するパッシベーション膜103と、電極パッド102の表面の一部を露出する第2の開口部を有する絶縁膜104と、外縁を有する突起電極106と、封止樹脂107とを有する。電極パッド102と突起電極106との間には配線105が設けられており、突起電極106表面には外部端子108が設けられている。突起電極106は、外縁が第2の開口部と重ならないように、電極パッド102上に配置されている。ここで、CSP構造の半導体装置では、突起電極部分の応力はそのエッジ(周縁部もしくは外縁部)に集中するが、絶縁膜104の開口部を突起電極106の直下に、該突起電極の断面内に含まれるように小さく形成し、応力の集中する突起電極のエッジを、ポリイミド等の比較的弾性が高く応力緩和機能を併せ持つ絶縁膜104で支持することにより、その下部にあるパッシベーション膜103及び電極パッド102をクラックの発生から保護している。
特開2000−269371号公報 特開2000−243874号公報 特開2009−123862号公報 特開2005−26679号公報
しかし、従来の構成では、半導体チップにかかる応力の緩和が充分ではなかった。このような応力が半導体チップにかかると、半導体チップ側の層間膜を破壊するという問題が発生する。
図13は、図12に示した特許文献4に記載された半導体装置の問題点を説明するための図である。
突起電極106(フリップチップ用バンプ)がプリント基板等に接続される際、プリント基板の収縮によって突起電極106が傾けられる。このとき、突起電極106端部には大きな変位が生じ、図中破線で示した角部に応力がかかる。突起電極106にかかる応力は、下方に伝わる。ここで、突起電極106のエッジがポリイミド等の絶縁膜104で覆われているので、絶縁膜104で応力をある程度吸収することが期待できる。しかし、絶縁膜104で吸収できなかった応力は、そのまま半導体基板101側に伝わってしまい、半導体基板101において、たとえば絶縁膜(とくに低誘電率絶縁膜)の破壊等が生じるおそれがある。また、突起電極106にかかった応力は、配線105にも伝えられ、配線105外縁にも応力がかかる。そのため、配線105外縁にかかった応力も、絶縁膜104で吸収できない場合、そのまま半導体基板101側に伝わってしまう。
本発明によれば、
基板と、
前記基板上に形成された配線と、
前記配線上に形成され、当該配線の一部を露出する第1の開口部が形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成されるとともに、前記第1の絶縁膜の前記第1の開口部から露出した前記配線の全面に接して形成されたパッド電極膜と、
前記第1の絶縁膜および前記パッド電極膜上に形成され、当該パッド電極膜の一部を露出する第2の開口部が形成された第2の絶縁膜と、
前記第2の絶縁膜上に形成されるとともに、前記第2の絶縁膜の前記第2の開口部から露出した前記パッド電極膜の全面に接して形成されたフリップチップ用バンプと、
を含み、
平面視において、前記フリップチップ用バンプの外縁直下の領域には、前記パッド電極膜との間に前記第2の絶縁膜が存在し、
平面視で、前記フリップチップ用バンプの外縁は、前記パッド電極膜の外縁の内側の領域に形成された半導体装置が提供される。
フリップチップ用バンプにかかる応力は、下方に伝わるが、この構成によれば、フリップチップ用バンプの外縁直下の領域には、パッド電極膜との間に第2の絶縁膜が存在している。そのため、第2の絶縁膜が、フリップチップ用バンプを介してパッド電極膜に加わる応力を吸収することができる。さらに、フリップチップ用バンプの外縁がパッド電極膜の外縁の内側の領域に形成されており、パッド電極膜がフリップチップ用バンプよりも広く外側に張り出した形状となっている。そのため、パッド電極膜により応力を遮ることができ、フリップチップ用バンプを介して基板側に伝わる応力をより効果的に緩和することができる。これにより、チップ側絶縁膜(とくに低誘電率絶縁膜)の破壊も抑えられる。また、フリップチップ用バンプが基板側から剥がれるのを抑制することもできる。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
本発明によれば、フリップチップ用バンプを介して半導体チップに加わる応力を効果的に緩和することができる。
本発明の実施の形態における半導体装置の構成の一例を示す断面図である。 本発明の実施の形態における半導体装置の構成の一例を示す平面図である。 本発明の実施の形態における半導体装置の構成の他の例を示す平面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。 本発明の実施の形態における半導体装置の効果を説明するための断面図である。 本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。 従来の半導体装置の構成を示す断面図である。 従来の半導体装置の問題点を説明するための図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図1は、本実施の形態における半導体装置の構成の一例を示す断面図である。
半導体装置200は、半導体チップ202と、半導体チップ202上に形成された配線210とを含む。半導体チップ202は、基板上にトランジスタ等の素子が形成され、さらにその上に多層配線構造が形成された構成とすることができる。つまり、基板と配線210との間には、多層配線構造が形成された構成とすることができる。基板は、たとえばシリコン基板等の半導体基板とすることができる。また、基板上に形成された多層配線構造は、層間絶縁膜等の絶縁膜が積層された構成中に、配線やビアが形成された構成とすることができる。また、本実施の形態において、多層配線構造中の絶縁膜は、少なくとも一部に低誘電率絶縁膜(Low−k膜)を含む構成とすることができる。配線210は、チップ電極として機能し、たとえばAlや銅等により構成することができる。
さらに、半導体チップ202上の配線210上には、カバー絶縁膜212および第1のポリイミド樹脂膜214(第1の絶縁膜)がこの順で形成され、カバー絶縁膜212および第1のポリイミド樹脂膜214には、配線210の一部を露出する第1の開口部214aが形成されている。カバー絶縁膜212は、たとえばシリコン酸化膜(SiO)やSiON膜、またはこれらの積層膜等により構成することができる。
さらに、第1のポリイミド樹脂膜214上には、カバー絶縁膜212および第1のポリイミド樹脂膜214の第1の開口部214aから露出した配線210の全面に接して形成されたパッド電極膜216(再配線層)が形成されている。パッド電極膜216は、たとえば銅等により構成することができる。
さらに、第1のポリイミド樹脂膜214およびパッド電極膜216上には、第2のポリイミド樹脂膜218(第2の絶縁膜)が形成され、第2のポリイミド樹脂膜218には、パッド電極膜216の一部を露出する第2の開口部218aが形成されている。
第2のポリイミド樹脂膜218上には、第2のポリイミド樹脂膜218の第2の開口部218aから露出したパッド電極膜216の全面に接して形成されたフリップチップ用バンプ220が形成されている。本実施の形態において、フリップチップ用バンプ220は、銅により構成された銅ピラーとすることができる。フリップチップ用バンプ220は、第2のポリイミド樹脂膜218中に形成され、パッド電極膜216に接して設けられたビア部と、第2のポリイミド樹脂膜218上の第2の開口部218a外に露出して形成されたピラー部とを含む。本実施の形態において、ビア部の側壁周囲には、第2のポリイミド樹脂膜218が形成されている。
具体的には、パッド電極膜216も、カバー絶縁膜212および第1のポリイミド樹脂膜214中に形成され、配線210に接して設けられたビア部と、第1のポリイミド樹脂膜214上の第1の開口部214a外に露出して設けられた配線部とを含む。また、パッド電極膜216の中央部は窪んで形成され、かつ当該中央部の所定の領域は平坦に形成された構成とすることができる。フリップチップ用バンプ220は、パッド電極膜216の当該平坦な所定の領域に接して設けられ、フリップチップ用バンプ220とパッド電極膜216との接触領域の外縁は、パッド電極膜216の平坦な所定の領域の外縁よりも内側の領域に存在する。このような構成により、パッド電極膜216上に第2のポリイミド樹脂膜218を形成する際に、フリップチップ用バンプ220のビア部が第2のポリイミド樹脂膜218で埋め込まれ、ビア部の側壁周囲に、第2のポリイミド樹脂膜218が形成された構成とすることができる。
本実施の形態において、パッド電極膜216の外縁の直下の領域には、パッド電極膜216に接して第1のポリイミド樹脂膜214が形成された構成とすることができる。また、本実施の形態において、平面視において、フリップチップ用バンプ220の外縁直下の領域には、パッド電極膜216との間に第2のポリイミド樹脂膜218が存在している。そのため、第2のポリイミド樹脂膜218が、フリップチップ用バンプ220を介してパッド電極膜216に加わる応力を吸収することができる。
さらに、フリップチップ用バンプ220の表面には、フリップチップ用バンプ220と電気的に接続されたたとえば半田等の外部電極222が形成されている。以上の構成により、配線210がパッド電極膜216およびフリップチップ用バンプ220を介して、外部電極222と電気的に接続された構成となっている。
本実施の形態において、配線210、パッド電極膜216、およびフリップチップ用バンプ220は、それぞれ直上に積層した構造を有する。つまり、配線210、パッド電極膜216およびフリップチップ用バンプ220は、平面視で重なる領域を有する構成とすることができる。これにより、各メタル層の直下の接続がメタル層同士で行われるので、密着性を高めることができ、剥がれ防止の効果を高めることができる。
図2は、本実施の形態における半導体装置200の構成の一例を示す平面図である。
ここでは、カバー絶縁膜212および第1のポリイミド樹脂膜214に形成された第1の開口部214a、パッド電極膜216のパッド外縁216b、第2のポリイミド樹脂膜218に形成された第2の開口部218a、およびフリップチップ用バンプ220のバンプ外縁220bが、それぞれ八角形の平面形状を有する構成である例を示す。また、ここでは、説明のために、第1の開口部214aおよびパッド外縁216bを破線、第2の開口部218aおよびバンプ外縁220bを一点破線でそれぞれ示している。また、これらは全て中心が重なる配置とすることができる。つまり、パッド電極膜216およびフリップチップ用バンプ220は、それぞれの中心が平面視で重なる構成とすることができる。
ここで、第1の開口部214aの外縁は、配線210とパッド電極膜216との接触領域の外縁に対応する。また、第2の開口部218aの外縁は、フリップチップ用バンプ220とパッド電極膜216との接触領域の外縁に対応する。
さらに、ここでは図示していないが、配線210も八角形の平面形状を有する構成とすることができ、パッド電極膜216等と中心が重なる構成とすることができる。また、配線210は、たとえば長方形等、他の形状とすることもできる。
本実施の形態において、平面視で、フリップチップ用バンプ220の外縁(以下、バンプ外縁220bともいう。)は、パッド電極膜216の外縁(以下、パッド外縁216bともいう。)の内側の領域に形成されている。つまり、本実施の形態において、フリップチップ用バンプ220の最大径Cは、パッド電極膜216の最大径Dよりも小さい構成となっている。ここで、フリップチップ用バンプ220の最大径Cは、たとえば50〜120μm程度、一例としてたとえば85μm程度とすることができる。また、パッド電極膜216の最大径Dは、たとえば55〜200μm程度、一例としてたとえば150μm程度とすることができる。
このように、フリップチップ用バンプ220の外縁がパッド電極膜216の外縁の内側の領域に形成されており、パッド電極膜216がフリップチップ用バンプ220よりも広く外側に張り出した形状とすることにより、パッド電極膜216により応力を遮ることができ、フリップチップ用バンプ220を介して半導体チップ202側に伝わる応力をより効果的に緩和することができる。このような観点からは、たとえば、パッド電極膜216とフリップチップ用バンプ220との中心が重なっている場合、パッド電極膜216の最大径Dが、フリップチップ用バンプ220の最大径Cの約1.1倍以上とすることができる。
さらに、本実施の形態において、第2のポリイミド樹脂膜218の第2の開口部218aの外縁と、第1のポリイミド樹脂膜214の第1の開口部214aの外縁とが平面視で重ならないように形成することができる。つまり、フリップチップ用バンプ220のビア部のビア径と、パッド電極膜216のビア部のビア径が異なる。このような構成により、応力のかかりやすい配線210とパッド電極膜216との接触領域の外縁とパッド電極膜216とフリップチップ用バンプ220との接触領域の外縁とが平面視で重ならない構成とすることができ、応力を緩和することができる。
本例では、平面視で、パッド電極膜216とフリップチップ用バンプ220との接触領域の外縁(第2の開口部218aの外縁)が、配線210とパッド電極膜216との接触領域の外縁(第1の開口部214aの外縁)よりも内側の領域に形成されている。つまり、本例において、パッド電極膜216が配線210と接する部分の第1の開口部214aの最大径Aが、フリップチップ用バンプ220がパッド電極膜216と接する部分の第2の開口部218aの最大径Bより大きい構成となっている。
ここで、第1の開口部214aの最大径Aは、たとえば20〜100μm程度、一例としてたとえば55μm程度とすることができる。また、第2の開口部218aの最大径Bは、たとえば10〜80μm程度、一例としてたとえば40μm程度とすることができる。各開口部の開口径の下限は、ポリイミドの解像度に基づき適宜設定することができる。また、各開口部の開口径の上限は、フリップチップ用バンプ220の最大径Cに基づき適宜設定することができる。
図3は、本実施の形態における半導体装置200の構成の他の例を示す平面図である。
ここでは、カバー絶縁膜212および第1のポリイミド樹脂膜214に形成された第1の開口部214a、および第2のポリイミド樹脂膜218に形成された第2の開口部218aの平面形状が図2に示した例と異なり、矩形形状を有する例を示す。パッド電極膜216のパッド外縁216bおよびフリップチップ用バンプ220のバンプ外縁220bの平面形状は、図2に示したのと同様に、それぞれ、八角形の平面形状を有する構成とすることができる。なお、本例でも、これらは全て中心が重なる配置とすることができる。
本例においても、第2のポリイミド樹脂膜218の第2の開口部218aの外縁と、第1のポリイミド樹脂膜214の第1の開口部214aの外縁とが平面視で重ならないように形成することができる。本例では、平面視で、第2の開口部218aの外縁が、第1の開口部214aの外縁よりも内側の領域に形成されている。本例において、第1のポリイミド樹脂膜214の第1の開口部214aの長軸方向の幅Aが、第2のポリイミド樹脂膜218の第2の開口部218aの長軸方向の幅Bより大きい構成となっている。また、第1のポリイミド樹脂膜214の第1の開口部214aの短軸方向の幅A'が、第2のポリイミド樹脂膜218の第2の開口部218aの短軸方向の幅B'より大きい構成となっている。ここで、第1の開口部214aの長軸方向の幅Aは、たとえば25〜100μm程度、一例としてたとえば45μm程度、短軸方向の幅A'は、たとえば20〜60μm程度、一例としてたとえば30μm程度とすることができる。また、第2の開口部218aの長軸方向の幅Bは、たとえば15〜90μm程度、一例としてたとえば35μm程度、短軸方向の幅B'は、たとえば10〜50μm程度、一例としてたとえば20μm程度とすることができる。
次に、本実施の形態における半導体装置200の製造手順を説明する。
図4から図8は、本実施の形態における半導体装置200の製造手順の一例を示す工程断面図である。
まず、半導体チップ202上に配線210が形成された半導体装置200上の全面にカバー絶縁膜212を形成する(図4(a))。つづいて、カバー絶縁膜212上にレジストパターンを形成し、当該レジストをマスクとしてカバー絶縁膜212をエッチングしてカバー絶縁膜212に開口部214aを形成する(図4(b))。つづいて、カバー絶縁膜212上に感光性の第1のポリイミド樹脂膜214を形成し、露光および現像を行い、第1のポリイミド樹脂膜214にも開口部214aを形成する(図5(a))。
この後、第1のポリイミド樹脂膜214上にパッド電極膜216を形成する(図5(b))。パッド電極膜216は、たとえば以下の手順で形成することができる。まず、Ti、TiN等のバリア膜および銅のシード膜をこの順にスパッタリングで全面に成膜する。つづいて、シード膜上にレジストをパターニングし、パッド電極膜216を形成する部分を開口する。次いで、電解めっき(銅めっき)により、パッド電極膜216を形成する。この後、レジストを除去して、銅めっき膜が形成された部分以外のシード膜およびバリア膜をエッチングで除去する。このとき、パッド電極膜216の外縁の最大径をD、さらに、パッド電極膜216の中央部の平坦な所定の領域の最大径をD'とする。
次いで、パッド電極膜216および第1のポリイミド樹脂膜214上に感光性の第2のポリイミド樹脂膜218を形成する(図6)。
この後、露光および現像を行い、第2のポリイミド樹脂膜218に第2の開口部218aを形成する(図7)。本実施の形態において、第2の開口部218aの外縁が、第1の開口部214aの外縁よりも内側の領域に形成するようにする。つまり、ここでは、第1の開口部214aの最大径A>第2の開口部218aの最大径Bとなるようにすることができる。
さらに、本実施の形態において、第2の開口部218aの外縁が、パッド電極膜216の中央部の平坦部の外縁の内側の領域に位置するように第2の開口部218aを形成することができる。つまり、パッド電極膜216の中央部の平坦部の最大径D'>第2の開口部218aの最大径Bとなるようにすることができる。これにより、後にパッド電極膜216および第2のポリイミド樹脂膜218上にフリップチップ用バンプ220を形成する際に、パッド電極膜216のビア部とフリップチップ用バンプ220との間に第2のポリイミド樹脂膜218が介在するようにすることができ、より応力を緩和することができる。
つづいて、第2のポリイミド樹脂膜218上の全面にフリップチップ用バンプ220を形成する(図8)。フリップチップ用バンプ220は、たとえば以下の手順で形成することができる。まず、Ti、TiN等のバリア膜および銅のシード膜をこの順にスパッタリングで全面に成膜する。つづいて、シード膜上にレジストをパターニングし、フリップチップ用バンプ220を形成する部分を開口する。次いで、電解めっき(銅めっき、はんだめっきを連続して行う)により、フリップチップ用バンプ220を形成する。この後、レジストを除去して、めっき膜が形成された部分以外のシード膜およびバリア膜をエッチングで除去する。つづいて、リフローを行い、はんだを一度溶かして平滑なバンプ表面を形成する。これにより、フリップチップ用バンプ220と電気的に接続された外部電極222が形成される。外部電極222は、たとえば半田等により構成することができる。本実施の形態において、パッド電極膜216の外縁がフリップチップ用バンプ220の外縁の内側の領域に位置するようにフリップチップ用バンプ220を形成することができる。つまり、ここでは、パッド電極膜216の外縁の最大径D>フリップチップ用バンプ220の外縁の最大径Cとなるようにすることができる。
以上により、図1に示した構成の半導体装置200が形成される。
また、本実施の形態において、半導体装置200は、たとえば図9に示したように、カバー絶縁膜212を有しない構成とすることもできる。
次に、本実施の形態における半導体装置200の構成の効果を説明する。
図10は、本実施の形態における半導体装置200の構成の効果を示す断面図である。
フリップチップ用バンプ220がプリント基板等に接続される際、プリント基板の収縮によってフリップチップ用バンプ220が傾けられる。このとき、フリップチップ用バンプ220端部(外縁)には大きな変位が生じ、図中破線で示した角部に応力がかかる。フリップチップ用バンプ220にかかる応力は、下方に伝わる。本実施の形態における半導体装置100の構成によれば、フリップチップ用バンプ220の外縁直下の領域には、パッド電極膜216との間に第2のポリイミド樹脂膜218が存在している。そのため、第2のポリイミド樹脂膜218が、フリップチップ用バンプ220を介してパッド電極膜216に加わる応力を吸収することができる。
さらに、フリップチップ用バンプ220の外縁がパッド電極膜216の外縁の内側の領域に形成されており、パッド電極膜216がフリップチップ用バンプ220よりも広く外側に張り出した形状となっている。そのため、パッド電極膜216により応力を遮ることができ、フリップチップ用バンプ220を介して半導体チップ202側に伝わる応力をより効果的に緩和することができる。これにより、半導体チップ202中の絶縁膜(とくに低誘電率絶縁膜)の破壊も抑えられる。また、フリップチップ用バンプ220が半導体チップ202側から剥がれるのを抑制することもできる。
さらに、パッド電極膜216が、第2のポリイミド樹脂膜218と第1のポリイミド樹脂膜214とで挟まれている。また、フリップチップ用バンプ220とパッド電極膜216との間には、第2のポリイミド樹脂膜218が設けられている。さらに、フリップチップ用バンプ220には径の細いビア部が設けられており、ビア部の側壁周囲には、第2のポリイミド樹脂膜218が形成されている。そのため、フリップチップ用バンプ220のビア部でも応力を第2のポリイミド樹脂膜218中に拡散させることができ、応力を緩和することができる。
さらに、本実施の形態において、第2のポリイミド樹脂膜218の第2の開口部218aの外縁と、第1のポリイミド樹脂膜214の第1の開口部214aの外縁とが平面視で重ならない構成となっている。第1のポリイミド樹脂膜214および第2のポリイミド樹脂膜218の2層のポリイミド樹脂膜が設けられた場合、フリップチップ用バンプ220がプリント基板の収縮によって傾けられることにより、図中破線で囲んだように、フリップチップ用バンプ220のビア底部にも変位が生じる。さらに、フリップチップ用バンプ220の変位によって、図中破線で囲んだように、フリップチップ用バンプ220が接続するパッド電極膜216のビア底部付近にも変位が生じる。本実施の形態において、これらのビア径が異なるので、応力のかかる位置が平面視で重ならない構成とすることができ、応力を緩和することができる。これにより、半導体チップ202中の絶縁膜(とくに低誘電率絶縁膜)の破壊も抑えられる。
さらに、本実施の形態において、配線210、パッド電極膜216、およびフリップチップ用バンプ220は、それぞれ直上に積層した構造を有する。これにより、各メタル層の直下の接続がメタル層同士で行われるので、密着性を高めることができ、剥がれ防止の効果を高めることができる。
また、フリップチップ用バンプ220と第1のポリイミド樹脂膜214との間に、広く外側に張り出した形状のパッド電極膜216を設けているので、メタル層と絶縁層との密着強度を増すこともでき、半導体チップ202にかかる応力に対する耐久性が向上する。
以上の結果、半田バンプシア強度、半田バンププル強度を向上でき、基板実装後の半導体装置とプリント基板等との熱膨張率の相違に基づく応力に対する信頼性を向上することができる。
図11は、本実施の形態における半導体装置の構成の他の例を示す断面図である。
本例でも、第2のポリイミド樹脂膜218の第2の開口部218aの外縁と、第1のポリイミド樹脂膜214の第1の開口部214aの外縁とが平面視で重ならないように形成されている。ただし、本例では、平面視で、第1の開口部214aの外縁が、第2の開口部218aの外縁よりも内側の領域に形成されている。つまり、本例において、第2のポリイミド樹脂膜218の第2の開口部218aの最大径Bが、第1のポリイミド樹脂膜214の第1の開口部214aの最大径Aより大きい構成となっている。このような構成としても、フリップチップ用バンプ220のビア部とパッド電極膜216のビア部のビア径が異なるので、応力のかかる位置が平面視で重ならない構成とすることができ、応力を緩和することができる。これにより、半導体チップ202中の絶縁膜(とくに低誘電率絶縁膜)の破壊も抑えられる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
以上の実施の形態において、第1のポリイミド樹脂膜214および第2のポリイミド樹脂膜218がポリイミド樹脂膜である場合を例として説明したが、これらは、たとえばポリエーテルイミド樹脂、アクリル変成エポキシ樹脂、シリコーン樹脂、PBO樹脂(ポリベンゾオキサゾール)等、他の有機樹脂膜により構成することもできる。
200 半導体装置
202 半導体チップ
210 配線
212 カバー絶縁膜
214 第1のポリイミド樹脂膜
214a 第1の開口部
216 パッド電極膜
216b パッド外縁
218 第2のポリイミド樹脂膜
218a 第2の開口部
220 フリップチップ用バンプ
220b バンプ外縁
222 外部電極

Claims (14)

  1. 基板と、
    前記基板上に形成された配線と、
    前記配線上に形成され、当該配線の一部を露出する第1の開口部が形成された第1の絶縁膜と、
    前記第1の絶縁膜上に形成されるとともに、前記第1の絶縁膜の前記第1の開口部から露出した前記配線の全面に接して形成されたパッド電極膜と、
    前記第1の絶縁膜および前記パッド電極膜上に形成され、当該パッド電極膜の一部を露出する第2の開口部が形成された第2の絶縁膜と、
    前記第2の絶縁膜上に形成されるとともに、前記第2の絶縁膜の前記第2の開口部から露出した前記パッド電極膜の全面に接して形成されたフリップチップ用バンプと、
    を含み、
    平面視において、前記フリップチップ用バンプの外縁直下の領域には、前記パッド電極膜との間に前記第2の絶縁膜が存在し、
    平面視で、前記フリップチップ用バンプの外縁は、前記パッド電極膜の外縁の内側の領域に形成された半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記パッド電極膜の外縁の直下の領域には、当該パッド電極膜に接して前記第1の絶縁膜が形成されている半導体装置。
  3. 請求項1または2に記載の半導体装置において、
    前記基板と前記配線との間には、多層配線構造が形成されている半導体装置。
  4. 請求項1から3いずれかに記載の半導体装置において、
    前記基板と前記配線との間には、低誘電率絶縁膜を含む多層配線構造が形成されている半導体装置。
  5. 請求項1から4いずれかに記載の半導体装置において、
    前記配線と前記パッド電極膜との接触領域の外縁と、前記パッド電極膜と前記フリップチップ用バンプとの接触領域の外縁とが平面視で重ならないように形成された半導体装置。
  6. 請求項1から5いずれかに記載の半導体装置において、
    前記配線、前記パッド電極膜、および前記フリップチップ用バンプは、平面視で重なる領域を有する半導体装置。
  7. 請求項1から6いずれかに記載の半導体装置において、
    前記配線、前記パッド電極膜、および前記フリップチップ用バンプは、それぞれの中心が平面視で重なる半導体装置。
  8. 請求項1から7いずれかに記載の半導体装置において、
    前記フリップチップ用バンプは、前記第2の絶縁膜中に形成され、前記パッド電極膜に接して設けられたビア部と、前記第2の絶縁膜上の前記第2の開口部外に露出して形成されたピラー部とを含み、前記ビア部の側壁周囲には、前記第2の絶縁膜が形成されている半導体装置。
  9. 請求項1から8いずれかに記載の半導体装置において、
    前記パッド電極膜の中央部は窪んで形成され、かつ当該中央部の所定の領域は平坦に形成され、前記フリップチップ用バンプは、前記パッド電極膜の当該所定の領域に接して設けられ、前記フリップチップ用バンプと前記パッド電極膜との接触領域の外縁は、前記パッド電極膜の前記所定の領域の外縁よりも内側の領域に存在する半導体装置。
  10. 請求項1から9いずれかに記載の半導体装置において、
    前記第2の絶縁膜は、有機樹脂膜である半導体装置。
  11. 請求項1から10いずれかに記載の半導体装置において、
    前記第2の絶縁膜は、ポリイミド樹脂膜である半導体装置。
  12. 請求項1から11いずれかに記載の半導体装置において、
    前記第1の絶縁膜は、ポリイミド樹脂膜である半導体装置。
  13. 請求項1から12いずれかに記載の半導体装置において、
    平面視で、前記パッド電極膜と前記フリップチップ用バンプとの接触領域の外縁が、前記配線と前記パッド電極膜との接触領域の外縁よりも内側の領域に形成された半導体装置。
  14. 請求項1から12いずれかに記載の半導体装置において、
    平面視で、前記配線と前記パッド電極膜との接触領域の外縁が、前記パッド電極膜と前記フリップチップ用バンプとの接触領域の外縁よりも内側の領域に形成された半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015002234A (ja) * 2013-06-14 2015-01-05 サンケン電気株式会社 半導体装置及びその製造方法
KR20170141840A (ko) * 2016-06-15 2017-12-27 삼성디스플레이 주식회사 집적 회로 및 그 제조 방법
JP2018206797A (ja) * 2017-05-30 2018-12-27 アオイ電子株式会社 半導体装置および半導体装置の製造方法
JP2019024130A (ja) * 2018-11-14 2019-02-14 アオイ電子株式会社 半導体装置の製造方法
WO2023063146A1 (ja) * 2021-10-11 2023-04-20 イビデン株式会社 配線基板

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101782503B1 (ko) * 2011-05-18 2017-09-28 삼성전자 주식회사 솔더 범프 붕괴를 억제하는 반도체 소자의 범프 형성방법
US10269747B2 (en) * 2012-10-25 2019-04-23 Taiwan Semiconductor Manufacturing Company Semiconductor devices, methods of manufacture thereof, and packaged semiconductor devices
JP5737313B2 (ja) * 2013-03-28 2015-06-17 Tdk株式会社 電子部品及びその製造方法
US20150069585A1 (en) * 2013-09-12 2015-03-12 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with an angled passivation layer
US9646943B1 (en) 2015-12-31 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Connector structure and method of forming same
US11063009B2 (en) * 2017-04-10 2021-07-13 Renesas Electronics Corporation Semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6336548A (ja) * 1986-07-31 1988-02-17 Nec Corp 半導体装置及びその製造方法
JPS6412553A (en) * 1987-07-07 1989-01-17 Nec Corp Manufacture of semiconductor device
JPS6415956A (en) * 1987-07-10 1989-01-19 Nec Corp Method for forming bump
JPH0521439A (ja) * 1991-07-16 1993-01-29 Fujitsu Ltd 半導体装置の製造方法
JP2007052351A (ja) * 2005-08-19 2007-03-01 Jsr Corp バンプ形成用樹脂組成物、バンプ形成用二層積層膜、およびバンプ形成方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4268849A (en) * 1978-11-03 1981-05-19 National Semiconductor Corporation Raised bonding pad
US5665996A (en) * 1994-12-30 1997-09-09 Siliconix Incorporated Vertical power mosfet having thick metal layer to reduce distributed resistance
JP2000243874A (ja) 1999-02-23 2000-09-08 Shinko Electric Ind Co Ltd 半導体装置
JP4024958B2 (ja) 1999-03-15 2007-12-19 株式会社ルネサステクノロジ 半導体装置および半導体実装構造体
US7180185B2 (en) 2003-06-13 2007-02-20 Oki Electric Industry Co., Ltd Semiconductor device with connections for bump electrodes
JP5294611B2 (ja) 2007-11-14 2013-09-18 スパンション エルエルシー 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6336548A (ja) * 1986-07-31 1988-02-17 Nec Corp 半導体装置及びその製造方法
JPS6412553A (en) * 1987-07-07 1989-01-17 Nec Corp Manufacture of semiconductor device
JPS6415956A (en) * 1987-07-10 1989-01-19 Nec Corp Method for forming bump
JPH0521439A (ja) * 1991-07-16 1993-01-29 Fujitsu Ltd 半導体装置の製造方法
JP2007052351A (ja) * 2005-08-19 2007-03-01 Jsr Corp バンプ形成用樹脂組成物、バンプ形成用二層積層膜、およびバンプ形成方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015002234A (ja) * 2013-06-14 2015-01-05 サンケン電気株式会社 半導体装置及びその製造方法
KR20170141840A (ko) * 2016-06-15 2017-12-27 삼성디스플레이 주식회사 집적 회로 및 그 제조 방법
KR102624624B1 (ko) * 2016-06-15 2024-01-12 삼성디스플레이 주식회사 집적 회로 및 그 제조 방법
JP2018206797A (ja) * 2017-05-30 2018-12-27 アオイ電子株式会社 半導体装置および半導体装置の製造方法
JP2019024130A (ja) * 2018-11-14 2019-02-14 アオイ電子株式会社 半導体装置の製造方法
WO2023063146A1 (ja) * 2021-10-11 2023-04-20 イビデン株式会社 配線基板

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Publication number Publication date
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