KR100905785B1 - 반도체 패키지, 이를 갖는 적층 웨이퍼 레벨 패키지 및적층 웨이퍼 레벨 패키지의 제조 방법 - Google Patents

반도체 패키지, 이를 갖는 적층 웨이퍼 레벨 패키지 및적층 웨이퍼 레벨 패키지의 제조 방법 Download PDF

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Abstract

반도체 패키지, 이를 갖는 적층 웨이퍼 레벨 패키지 및 적층 웨이퍼 레벨 패키지의 제조 방법이 개시되어 있다. 반도체 패키지는 칩 영역 및 상기 칩 영역의 주변에 배치된 주변 영역을 갖는 베이스 기판, 상기 칩 영역 상에 배치되며, 본딩 패드를 갖는 반도체 칩, 상기 칩 영역 및 상기 주변 영역을 덮고, 상기 본딩 패드를 노출하는 제1 절연막 패턴, 상기 제1 절연막 패턴 상에 배치되며, 상기 각 본딩 패드로부터 상기 주변 영역까지 연장된 재배선 패턴 및 상기 제1 절연막 패턴 상에 배치되며, 상기 주변 영역에 배치된 상기 각 재배선 패턴의 일부를 개구하는 제2 절연막 패턴을 포함한다.

Description

반도체 패키지, 이를 갖는 적층 웨이퍼 레벨 패키지 및 적층 웨이퍼 레벨 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND STACKED WAFER LEVEL PACKAGE, AND METHOD OF MANUFACTURING THE STACKED WAFER LEVEL PACKAGE}
본 발명은 반도체 패키지, 이를 갖는 적층 웨이퍼 레벨 패키지 및 적층 웨이퍼 레벨 패키지의 제조 방법에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 단시간 내 저장된 데이터를 처리하는 반도체 패키지가 개발되고 있다.
반도체 패키지는 트랜지스터, 저항, 커패시터 등과 같은 소자를 웨이퍼 상에 집적하여 반도체 칩을 형성하는 반도체 칩 제조 공정 및 반도체 칩을 웨이퍼로부터 개별화하여 외부 회로 기판 등과 전기적으로 접속 및 취성이 약한 반도체 칩을 외부로부터 인가된 충격 및/또는 진동으로부터 보호하는 패키지 공정에 의하여 제조된다.
최근, 패키지 공정의 기술 개발에 의해 반도체 칩의 사이즈의 100% 내지 105%에 불과한 웨이퍼 레벨 패키지 및 복수개의 반도체 칩들 또는 복수개의 반도체 패키지들을 적층한 적층형 반도체 패키지가 개발되고 있다.
이들 중 웨이퍼 레벨 패키지는 보다 작은 부피 및 무게를 가질 뿐만 아니라 고속으로 데이터를 처리할 수 있는 장점을 갖는다.
일반적으로, 웨이퍼 레벨 패키지는 반도체 칩의 본딩 패드와 연결되는 재배선 패턴을 갖고, 재배선 패턴의 일부를 노출하는 개구를 갖는 절연막을 포함한다. 절연막의 개구를 통해 노출된 재배선 패턴에는 솔더 볼 등이 어탯치 된다.
최근 들어, 웨이퍼 레벨 패키지의 데이터 저장 용량 및 데이터 처리 속도를 향상시키기 위해 웨이퍼 레벨 패키지를 복수개 적층한 "적층형 웨이퍼 레벨 패키지"를 구현하려는 연구가 진행되고 있으나, 웨이퍼 레벨 패키지의 일측면에 재배선 패턴 및 재배선 패턴에 어탯치 된 솔더 볼에 의하여 복수개의 웨이퍼 레벨 패키지를 적층 하기 불가능한 문제점을 갖는다.
본 발명은 복수개의 웨이퍼 레벨 패키지를 적층하여 데이터 저장 용량 및 데이터 처리 속도를 향상시키기에 적합한 반도체 패키지를 제공한다.
본 발명의 상기 반도체 패키지를 갖는 적층 웨이퍼 레벨 패키지를 제공한다.
본 발명은 상기 적층 웨이퍼 레벨 패키지의 제조 방법을 제공한다.
본 발명에 따른 반도체 패키지는 칩 영역 및 상기 칩 영역의 주변에 배치된 주변 영역을 갖는 베이스 기판, 상기 칩 영역 상에 배치되며, 본딩 패드를 갖는 반도체 칩, 상기 칩 영역 및 상기 주변 영역을 덮고, 상기 본딩 패드를 노출하는 제1 절연막 패턴, 상기 제1 절연막 패턴 상에 배치되며, 상기 각 본딩 패드로부터 상기 주변 영역까지 연장된 재배선 패턴 및 상기 제1 절연막 패턴 상에 배치되며, 상기 주변 영역에 배치된 상기 각 재배선 패턴의 일부를 개구하는 제2 절연막 패턴을 포함한다.
반도체 패키지의 상기 재배선 패턴은 도금층이다.
반도체 패키지는 상기 제1 절연막 패턴 및 상기 재배선 패턴 사이에 개재된 금속 씨드 패턴을 포함한다.
반도체 패키지의 상기 베이스 기판은 더미 웨이퍼이다.
본 발명에 따른 반도체 패키지는 본딩 패드를 갖는 반도체 칩, 상기 반도체 칩의 외곽을 덮고, 상기 본딩 패드를 노출하는 제1 절연막 패턴, 상기 제1 절연막 패턴 상에 배치되며, 상기 각 본딩 패드로부터 상기 반도체 칩의 외부로 연장되며, 상기 반도체 칩의 외부로부터 상기 제1 절연막 패턴을 관통하는 연결 패턴을 갖는 재배선 패턴 및 상기 제1 절연막 패턴 상에 배치되며, 상기 재배선 패턴의 일부를 노출하는 개구를 갖는 제2 절연막 패턴을 포함한다.
반도체 패키지의 상기 재배선 패턴 및 상기 연결 패턴은 일체로 형성된다.
반도체 패키지의 상기 재배선 패턴 및 상기 연결 패턴은 도금층이다.
반도체 패키지의 상기 재배선 패턴과 연결된 상기 연결 패턴은 상기 제1 절연막 패턴으로부터 돌출된다.
반도체 패키지의 상기 제2 절연막 패턴의 상기 개구는 상기 반도체 칩과 마주하는 상기 제2 절연막 패턴에 형성된다.
반도체 패키지의 상기 개구에 의하여 노출된 상기 재배선 패턴 상에는 솔더 볼이 배치된다.
반도체 패키지의 상기 제2 절연막 패턴의 상기 개구는 상기 연결 패턴과 대응하는 상기 제2 절연막 패턴에 형성된다.
반도체 패키지의 상기 제2 절연막 패턴의 상기 개구는 상기 연결 패턴과 대응하는 상기 제2 절연막 패턴에 형성된 제1 개구 및 상기 반도체 칩과 마주하는 상기 제2 절연막 패턴에 형성된 제2 개구를 포함한다.
본 발명에 따른 적층 웨이퍼 레벨 패키지는 칩 영역 및 상기 칩 영역의 주변에 배치된 주변 영역을 갖는 베이스 기판, 상기 칩 영역에 배치되며, 제1 본딩 패드를 갖는 제1 반도체 칩, 상기 칩 영역 및 주변 영역을 덮고, 상기 제1 본딩 패드를 노출하는 제1 절연막 패턴, 상기 각 제1 본딩 패드로부터 상기 주변 영역까지 연장된 제1 재배선 패턴, 상기 제1 재배선 패턴 상에 배치되며, 상기 주변 영역에 배치된 상기 각 제1 재배선 패턴의 일부를 개구하는 제2 절연막 패턴, 상기 제2 절연막 패턴의 상기 칩 영역에 배치되며, 제2 본딩 패드를 갖는 제2 반도체 칩, 상기 칩 및 주변 영역들을 덮고, 상기 제2 본딩 패드를 노출 및 상기 주변 영역에 배치된 상기 제1 재배선 패턴의 일부를 노출하는 관통공을 갖는 제3 절연막 패턴, 상기 제2 본딩 패드와 연결되며, 상기 관통공을 통해 상기 제1 재배선 패턴과 전기적으로 연결되는 연결 패턴을 포함하는 제2 재배선 패턴 및 상기 제2 재배선 패턴을 덮고 상기 제2 재배선 패턴의 일부를 노출하는 개구를 포함한다.
상기 베이스 기판은 더미 웨이퍼이다.
상기 제4 절연막 패턴의 상기 개구는 상기 제2 재배선 패턴의 일부를 노출하고, 상기 개구에는 솔더볼이 배치된다.
상기 제4 절연막 패턴의 상기 개구는 상기 주변 영역에 배치된 상기 연결 패턴과 대응하는 부분을 노출한다.
상기 제4 절연막 패턴의 상기 개구는 상기 제2 재배선 패턴의 일부를 노출하는 제1 개구 및 상기 주변 영역에 배치된 상기 제2 재배선 패턴의 일부를 노출하는 제2 개구를 포함한다.
상기 제1 및 상기 제2 반도체 칩은 서로 다른 사이즈를 갖는다.
본 발명에 따른 적층 웨이퍼 레벨 패키지의 제조 방법은 칩 영역 및 상기 칩 영역 주변에 배치된 주변 영역을 갖는 베이스 기판의 상기 칩 영역에 제1 본딩 패드를 갖는 제1 반도체 칩을 배치하는 단계, 상기 칩 영역 및 상기 주변 영역을 덮고, 상기 제1 본딩 패드를 노출하는 제1 절연막 패턴을 형성하는 단계, 상기 각 제1 본딩 패드로부터 상기 주변 영역까지 연장된 제1 재배선 패턴을 형성하는 단계, 상기 주변 영역에 배치된 상기 각 제1 재배선 패턴의 일부를 개구하는 제2 절연막 패턴을 상기 제1 절연막 상에 형성하는 단계, 상기 칩 영역에 제2 본딩 패드를 갖는 제2 반도체 칩을 상기 제2 절연막 패턴 상에 형성하는 단계, 상기 칩 및 주변 영역들을 덮고, 상기 제2 본딩 패드를 노출 및 상기 주변 영역에 배치된 상기 제1 재배선 패턴의 일부를 노출하는 관통공을 갖는 제3 절연막 패턴을 상기 제2 절연막 패턴 상에 형성하는 단계, 상기 제2 본딩 패드와 연결되며, 상기 관통공을 통해 상기 제1 재배선 패턴과 전기적으로 연결되는 연결 패턴을 갖는 제2 재배선 패턴을 상기 제3 절연막 패턴 상에 형성하는 단계 및 상기 제2 재배선 패턴을 덮고 상기 제2 재배선 패턴의 일부를 노출하는 개구를 포함하는 제4 절연막 패턴을 상기 제3 절연막 패턴 상에 형성하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 다양한 실시예들에 따른 반도체 패키지, 이를 갖는 적층 웨이퍼 레벨 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명의 기술적 사상은 하기의 실시예들에 의하여 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 이하에서 설명되는 실시예들 이외에 다양한 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 1 및 도 2에 도시된 반도체 패키지(100)는 웨이퍼 레벨 패키지로서 "적층형 웨이퍼 레벨 패키지"를 구현하기에 적합한 구조를 갖는다.
도 1 및 도 2를 참조하면, 반도체 패키지(100)는 베이스 기판(110), 반도체 칩(120), 제1 절연막 패턴(130), 재배선 패턴(140) 및 제2 절연막 패턴(150)을 포함한다.
베이스 기판(110)은, 예를 들어, 베어 웨이퍼(bear wafer)일 수 있다. 이와 다르게, 베이스 기판(110)은 합성 수지 기판 또는 인쇄회로기판 등을 포함할 수 있다.
베이스 기판(110)은, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 베이스 기판(110)은 칩 영역(chip region, CR) 및 주변 영역(peripheral region, PR)을 포함한다.
칩 영역(CR)은 베이스 기판(110)의 중앙에 형성되고, 주변 영역(PR)은 칩 영역(CR)의 주변에 형성된다.
반도체 칩(120)은 베이스 기판(110)의 칩 영역(CR) 상에 배치된다. 반도체 칩(120)은 반도체 칩 몸체(122), 데이터 저장부(미도시), 데이터 처리부(미도시), 본딩 패드(124) 및 보호막 패턴(126)을 포함할 수 있다. 이에 더하여, 반도체 칩(120)은 퓨즈 박스(128)를 포함할 수 있다.
반도체 칩 몸체(122)는, 예를 들어, 직육면체 형상을 갖고, 반도체 칩 몸체(122)에는 데이터 저장부, 데이터 처리부, 본딩 패드(124) 및 보호막 패턴(126)이 배치된다.
데이터 저장부는 데이터를 저장하는 역할을 하고, 데이터 처리부는 데이터를 연산하는 역할을 한다.
본딩 패드(124)는 반도체 칩 몸체(122)의 상면 상에 배치되며, 데이터 저장부 및 데이터 처리부와 전기적으로 연결된다. 본딩 패드(124)는, 예를 들어, 반도체 칩 몸체(122)의 상면 중앙에 배치된다.
보호막 패턴(126)은 반도체 칩 몸체(122)의 상면 상에 배치되며, 보호막 패턴(126)은 본딩 패드(124)를 노출하는 개구를 갖는다. 보호막 패턴(126)은 산화물 또는 질화물을 포함할 수 있다.
퓨즈 박스(128)는 데이터 저장부에서 데이터를 저장하는 트랜지스터 및 커패시터와 같은 소자들을 리페어 하는 복수개의 퓨즈(미도시)들을 포함한다.
제1 절연막 패턴(130)은 칩 영역(CR) 뿐만 아니라 주변 영역(PR)도 덮으며, 제1 절연막 패턴(130)은 반도체 칩 몸체(122)의 상면에 형성된 본딩 패드(124)를 노출하는 개구를 갖는다. 본 실시예에서, 제1 절연막 패턴(130)은 유기막일 수 있다.
재배선 패턴(140)은 제1 절연막 패턴(130) 상에 배치된다. 재배선 패턴(140)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 등을 들 수 있다.
재배선 패턴(140)은, 평면상에서 보았을 때, 라인 형상을 갖는다. 라인 형상을 갖는 재배선 패턴(140)의 일측 단부는 제1 절연막 패턴(130)에 의하여 노출된 본딩 패드(124)와 전기적으로 연결되고, 재배선 패턴(140)의 타측 단부는 제1 절연막 패턴(130)을 따라 칩 영역(CR)을 통과하여 주변 영역(PR)까지 연장된다.
재배선 패턴(140) 및 제1 절연막 패턴(130)의 사이에는 금속 씨드 패턴(142)가 배치될 수 있다. 금속 씨드 패턴(142)은 도금에 의하여 재배선 패턴(140)을 형성할 때 필요로 한다. 금속 씨드 패턴(142)으로 사용될 수 있는 물질의 예로서는 티타늄, 니켈 및 바나듐 등을 들 수 있다.
제2 절연막 패턴(150)은 제1 절연막 패턴(130) 상에 배치되며, 제2 절연막 패턴(150)은 주변 영역(PR)에 배치된 재배선 패턴(140)의 일부를 노출하는 개구(152)를 갖는다.
이상에서 상세하게 설명한 바에 의하면, 본 실시예에 의한 반도체 패키지(100)는 반도체 칩(120)이 배치된 칩 영역(CR)으로부터 칩 영역(CR)의 주변에 배치된 주변 영역(PR)으로 연장된 재배선 패턴(140) 및 재배선 패턴(140) 중 주변 영역(PR)에 배치된 부분을 선택적으로 노출시켜 적층형 웨이퍼 레벨 패키지를 구현하기에 적합한 구조를 갖는다.
도 3은 본 발명의 다른 실시예에 의한 반도체 패키지의 평면도이다. 도 4는 도 3의 II-II' 선을 따라 절단한 단면도이다.
도 3 및 도 4들에 도시된 반도체 패키지(200)는 웨이퍼 레벨 패키지로서 "적층형 웨이퍼 레벨 패키지"를 구현하기에 적합한 구조를 갖는다.
도 3 및 도 4를 참조하면, 반도체 패키지(200)는 반도체 칩(220), 제1 절연막 패턴(230), 재배선 패턴(240), 연결 패턴(246) 및 제2 절연막 패턴(250)을 포함한다.
반도체 칩(220)은 칩 영역(CR) 상에 배치된다. 반도체 칩(220)은 반도체 칩 몸체(222), 데이터 저장부(미도시), 데이터 처리부(미도시), 본딩 패드(224) 및 보호막 패턴(226)을 포함할 수 있다. 이에 더하여, 반도체 칩(220)은 퓨즈 박스(228)를 포함할 수 있다.
반도체 칩 몸체(222)는, 예를 들어, 직육면체 형상을 갖고, 반도체 칩 몸체(222)에는 데이터 저장부, 데이터 처리부, 본딩 패드(224) 및 보호막 패턴(226)이 배치된다.
데이터 저장부는 데이터를 저장하는 역할을 하고, 데이터 처리부는 데이터를 연산하는 역할을 한다.
본딩 패드(224)는 반도체 칩 몸체(222)의 상면 상에 배치되며, 데이터 저장부 및 데이터 처리부와 전기적으로 연결된다. 본딩 패드(224)는, 예를 들어, 반도체 칩 몸체(222)의 상면 중앙에 배치된다.
보호막 패턴(226)은 반도체 칩 몸체(222)의 상면 상에 배치되며, 보호막 패턴(226)은 본딩 패드(224)를 노출하는 개구를 갖는다. 보호막 패턴(226)은 산화물 또는 질화물을 포함할 수 있다.
퓨즈 박스(228)는 데이터 저장부에서 데이터를 저장하는 트랜지스터 및 커패시터와 같은 소자들을 리페어 하는 복수개의 퓨즈(미도시)들을 포함한다.
제1 절연막 패턴(230)은 칩 영역(CR)에 배치된 반도체 칩(220) 뿐만 아니라 칩 영역(CR)의 주변에 형성된 주변 영역(PR)을 덮는다. 따라서, 제1 절연막 패턴(230)은 반도체 칩(220)의 상면과 반도체 칩(220)의 측면을 함께 덮는다.
한편, 제1 절연막 패턴(230)은 반도체 칩 몸체(222)의 상면에 형성된 본딩 패드(224)를 노출하는 개구를 갖는다. 본 실시예에서, 제1 절연막 패턴(230)은 유기막일 수 있다.
재배선 패턴(240)은 제1 절연막 패턴(230) 상에 배치된다. 재배선 패턴(240)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 등을 들 수 있다.
재배선 패턴(240)은, 평면상에서 보았을 때, 라인 형상을 갖는다. 라인 형상을 갖는 재배선 패턴(240)의 일측 단부는 제1 절연막 패턴(230)의 개구에 의하여 노출된 본딩 패드(224)와 전기적으로 연결되고, 재배선 패턴(240)의 타측 단부는 제1 절연막 패턴(230)을 따라 칩 영역(CR)을 통과하여 제1 절연막 패턴(230)의 주변 영역(PR)까지 연장된다.
연결 패턴(246)은 재배선 패턴(240)에 전기적으로 연결된다. 예를 들어, 연결 패턴(246)은 재배선 패턴(240)과 일체로 형성된다. 연결 패턴(246)은 재배선 패턴(240) 중 제1 절연막 패턴(230)의 주변 영역(PR)에 배치된 부분에 배치되며, 연결 패턴(246)은 제1 절연막 패턴(230)의 상면 및 하면을 관통하여 형성된다.
한편, 재배선 패턴(240)과 전기적으로 연결된 연결 패턴(246)의 일측 단부와 대향하는 타측 단부는, 예를 들어, 제1 절연막 패턴(230)의 하면으로부터 소정 높이로 돌출된다.
재배선 패턴(240) 및 제1 절연막 패턴(230)의 사이에는 금속 씨드 패턴(242)가 배치될 수 있다. 금속 씨드 패턴(242)은 도금에 의하여 재배선 패턴(240)을 형성할 때 필요로 한다. 금속 씨드 패턴(242)으로 사용될 수 있는 물질의 예로서는 티타늄, 니켈 및 바나듐 등을 들 수 있다.
제2 절연막 패턴(250)은 제1 절연막 패턴(230) 상에 배치되며, 제2 절연막 패턴(250)은 칩 영역(CR)에 배치된 재배선 패턴(240)의 일부를 노출하는 개구(252)를 갖는다.
본 실시예에서, 제2 절연막 패턴(250)에 의하여 노출된 재배선 패턴(240)에는, 예를 들어, 솔더볼(260)이 어탯치 될 수 있다.
이상에서 상세하게 설명한 바에 의하면, 본 실시예에 의한 반도체 패키 지(200)는 반도체 칩(220)이 배치된 칩 영역(CR)으로부터 칩 영역(CR)의 주변에 배치된 주변 영역(PR)으로 연장된 재배선 패턴(240) 및 재배선 패턴(240) 중 주변 영역(PR)에 배치된 부분에 전기적으로 연결된 연결 패턴을 배치하여 적층형 웨이퍼 레벨 패키지를 구현하기에 적합한 구조를 갖는다.
도 5는 본 발명의 또 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다. 도 5에 도시된 반도체 패키지는 제2 절연막 패턴을 제외하면 앞서 도 3 및 도 4를 통해 설명한 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 부분에 대한 중복된 설명은 생략하기로 하며, 동일한 부분에 대해서는 동일한 명칭 및 동일한 참조부호를 부여하기로 한다.
도 5를 참조하면, 반도체 패키지(200)는 반도체 칩(220), 제1 절연막 패턴(230), 재배선 패턴(240), 연결 패턴(246) 및 제2 절연막 패턴(250)을 포함한다.
재배선 패턴(240)을 덮는 제2 절연막 패턴(250)은 연결 패턴(246)과 대응하는 재배선 패턴(240)을 선택적으로 노출하는 개구(254)를 갖는다.
이상에서 상세하게 설명한 바에 의하면, 본 실시예에 의한 반도체 패키지(200)는 연결 패턴(246)을 노출하는 개구(254)를 이용하여 적어도 3 개의 반도체 패키지들을 적층 하여 적층형 웨이퍼 레벨 패키지를 구현하기에 적합한 구조를 갖는다.
도 6은 본 발명의 또 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다. 도 5에 도시된 반도체 패키지는 제2 절연막 패턴을 제외하면 앞서 도 3 및 도 4를 통해 설명한 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 부분에 대 한 중복된 설명은 생략하기로 하며, 동일한 부분에 대해서는 동일한 명칭 및 동일한 참조부호를 부여하기로 한다.
도 6을 참조하면, 반도체 패키지(200)는 반도체 칩(220), 제1 절연막 패턴(230), 재배선 패턴(240), 연결 패턴(246) 및 제2 절연막 패턴(250)을 포함한다.
재배선 패턴(240)을 덮는 제2 절연막 패턴(250)은 제1 개구(256) 및 제2 개구(257)를 포함한다.
제1 개구(256)는 칩 영역(CR)에 배치된 재배선 패턴(240)의 일부를 노출하며, 제2 개구(257)는 연결 패턴(246)과 대응하는 재배선 패턴(240)을 선택적으로 노출한다.
이상에서 상세하게 설명한 바에 의하면, 본 실시예에 의한 반도체 패키지(200)는 칩 영역(CR)의 재배선 패턴(240)을 노출하는 제1 개구(256) 및 주변 영역(PR)의 연결 패턴(246)을 노출하는 제2 개구(257)를 이용하여 적어도 3 개의 반도체 패키지를 적층 하여 적층형 웨이퍼 레벨 패키지를 구현하기에 적합한 구조를 갖는다.
도 7은 본 발명의 일실시예에 의한 적층 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 7을 참조하면, 적층 웨이퍼 레벨 패키지(300)는 베이스 기판(110), 제1 웨이퍼 레벨 패키지(100) 및 제2 웨이퍼 레벨 패키지(200)를 포함한다. 제2 웨이퍼 레벨 패키지(200)는 제1 웨이퍼 레벨 패키지(100) 상에 배치되며, 제1 및 제2 웨이퍼 레벨 패키지(100,200)들은 상호 전기적으로 접속된다.
베이스 기판(110)은 제1 웨이퍼 레벨 패키지(100) 및 제2 웨이퍼 레벨 패키지(200)를 지지한다.
베이스 기판(110)은, 예를 들어, 베어 웨이퍼(bear wafer)일 수 있다. 이와 다르게, 베이스 기판(110)은 합성 수지 기판 또는 인쇄회로기판 등을 포함할 수 있다.
베이스 기판(110)은, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 베이스 기판(110)은 칩 영역(chip region, CR) 및 주변 영역(peripheral region, PR)을 포함한다.
칩 영역(CR)은 후술 될 제1 웨이퍼 레벨 패키지(100)의 평면 형상과 실질적으로 동일한 형상 및 면적을 갖는다. 칩 영역(CR)은, 예를 들어, 베이스 기판(110)의 중앙에 형성된다. 한편, 주변 영역(PR)은 칩 영역(CR)의 주변에 형성된다.
제1 웨이퍼 레벨 패키지(100)는 제1 반도체 칩(120), 제1 절연막 패턴(130), 제1 재배선 패턴(140) 및 제2 절연막 패턴(150)을 포함한다.
제1 반도체 칩(120)은 베이스 기판(110)의 칩 영역(CR) 상에 배치된다. 제1 반도체 칩(120)은 반도체 칩 몸체(122), 데이터 저장부(미도시), 데이터 처리부(미도시), 제1 본딩 패드(124) 및 보호막 패턴(126)을 포함할 수 있다. 이에 더하여, 제1 반도체 칩(120)은 퓨즈 박스(128)를 포함할 수 있다.
반도체 칩 몸체(122)는, 예를 들어, 직육면체 형상을 갖고, 반도체 칩 몸체(122)에는 데이터 저장부, 데이터 처리부, 제1 본딩 패드(124) 및 보호막 패턴(126)이 배치된다.
데이터 저장부는 데이터를 저장하는 역할을 하고, 데이터 처리부는 데이터를 연산하는 역할을 한다.
제1 본딩 패드(124)는 반도체 칩 몸체(122)의 상면 상에 배치되며, 데이터 저장부 및 데이터 처리부와 전기적으로 연결된다. 제1 본딩 패드(124)는, 예를 들어, 반도체 칩 몸체(122)의 상면 중앙에 배치된다.
보호막 패턴(126)은 반도체 칩 몸체(122)의 상면 상에 배치되며, 보호막 패턴(126)은 제1 본딩 패드(124)를 노출하는 개구를 갖는다. 보호막 패턴(126)은 산화물 또는 질화물을 포함할 수 있다.
퓨즈 박스(128)는 데이터 저장부에서 데이터를 저장하는 트랜지스터 및 커패시터와 같은 소자들을 리페어 하는 복수개의 퓨즈(미도시)들을 포함한다.
제1 절연막 패턴(130)은 칩 영역(CR) 뿐만 아니라 주변 영역(PR)도 덮으며, 제1 절연막 패턴(130)은 반도체 칩 몸체(122)의 상면에 형성된 제1 본딩 패드(124)를 노출하는 개구를 갖는다. 본 실시예에서, 제1 절연막 패턴(130)은 유기막일 수 있다.
제1 재배선 패턴(140)은 제1 절연막 패턴(130) 상에 배치된다. 제1 재배선 패턴(140)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 등을 들 수 있다.
제1 재배선 패턴(140)은, 평면상에서 보았을 때, 라인 형상을 갖는다. 라인 형상을 갖는 제1 재배선 패턴(140)의 일측 단부는 제1 절연막 패턴(130)에 의하여 노출된 제1 본딩 패드(124)와 전기적으로 연결되고, 제1 재배선 패턴(140)의 타측 단부는 제1 절연막 패턴(130)을 따라 칩 영역(CR)을 통과하여 주변 영역(PR)까지 연장된다.
제1 재배선 패턴(140) 및 제1 절연막 패턴(130)의 사이에는 금속 씨드 패턴(142)가 배치될 수 있다. 금속 씨드 패턴(142)은 도금에 의하여 제1 재배선 패턴(140)을 형성할 때 필요로 한다. 금속 씨드 패턴(142)으로 사용될 수 있는 물질의 예로서는 티타늄, 니켈 및 바나듐 등을 들 수 있다.
제2 절연막 패턴(150)은 제1 절연막 패턴(130) 상에 배치되며, 제2 절연막 패턴(150)은 주변 영역(PR)에 배치된 제1 재배선 패턴(140)의 일부를 노출하는 개구를 갖는다
도 7을 다시 참조하면, 제2 웨이퍼 레벨 패키지(200)는 제2 반도체 칩(220), 제3 절연막 패턴(230), 제2 재배선 패턴(240), 연결 패턴(246) 및 제4 절연막 패턴(250)을 포함한다.
제2 반도체 칩(220)은 제1 웨이퍼 레벨 패키지(100)의 제2 절연막 패턴(150) 상에 배치되며, 제2 반도체 칩(220)은 칩 영역(CR) 상에 배치된다.
제2 반도체 칩(220)은 반도체 칩 몸체(222), 데이터 저장부(미도시), 데이터 처리부(미도시), 제2 본딩 패드(224) 및 보호막 패턴(226)을 포함할 수 있다. 이에 더하여, 제2 반도체 칩(220)은 퓨즈 박스(228)를 포함할 수 있다.
반도체 칩 몸체(222)는, 예를 들어, 직육면체 형상을 갖고, 반도체 칩 몸체(222)에는 데이터 저장부, 데이터 처리부, 제2 본딩 패드(224) 및 보호막 패턴(226)이 배치된다.
데이터 저장부는 데이터를 저장하는 역할을 하고, 데이터 처리부는 데이터를 연산하는 역할을 한다.
제2 본딩 패드(224)는 반도체 칩 몸체(222)의 상면 상에 배치되며, 데이터 저장부 및 데이터 처리부와 전기적으로 연결된다. 제2 본딩 패드(224)는, 예를 들어, 반도체 칩 몸체(222)의 상면 중앙에 배치된다.
보호막 패턴(226)은 반도체 칩 몸체(222)의 상면 상에 배치되며, 보호막 패턴(226)은 제2 본딩 패드(224)를 노출하는 개구를 갖는다. 보호막 패턴(226)은 산화물 또는 질화물을 포함할 수 있다.
퓨즈 박스(228)는 데이터 저장부에서 데이터를 저장하는 트랜지스터 및 커패시터와 같은 소자들을 리페어 하는 복수개의 퓨즈(미도시)들을 포함한다.
제3 절연막 패턴(230)은 제1 웨이퍼 레벨 패키지(100)의 제2 절연막 패턴(150) 상에 배치된다. 제3 절연막 패턴(230)은 칩 영역(CR)에 배치된 제2 반도체 칩(220) 뿐만 아니라 칩 영역(CR)의 주변에 형성된 주변 영역(PR)을 덮는다. 따라서, 제3 절연막 패턴(230)은 제2 반도체 칩(220)의 상면과 제2 반도체 칩(220)의 측면을 함께 덮는다.
한편, 제3 절연막 패턴(230)은 반도체 칩 몸체(222)의 상면에 형성된 제2 본딩 패드(224)를 노출하는 개구 및 제1 웨이퍼 레벨 패키지(100)의 주변 영역(PR)에 배치된 제1 재배선 패턴(140)의 일부를 노출하는 관통공을 갖는다. 본 실시예에서, 제3 절연막 패턴(230)은 유기막일 수 있다.
제2 재배선 패턴(240)은 제3 절연막 패턴(230) 상에 배치된다. 제2 재배선 패턴(240)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 등을 들 수 있다.
제2 재배선 패턴(240)은, 평면상에서 보았을 때, 라인 형상을 갖는다. 라인 형상을 갖는 제2 재배선 패턴(240)의 일측 단부는 제3 절연막 패턴(230)의 개구에 의하여 노출된 제2 본딩 패드(224)와 전기적으로 연결되고, 제2 재배선 패턴(240)의 타측 단부는 제3 절연막 패턴(230)을 따라 칩 영역(CR)을 통과하여 제3 절연막 패턴(230)의 주변 영역(PR)까지 연장된다.
연결 패턴(246)의 일측 단부는 제2 재배선 패턴(240)에 전기적으로 연결되고, 연결 패턴(246)의 일측 단부와 대향하는 타측 단부는 제3 절연막 패턴(230)에 형성된 상기 관통공을 통해 제1 웨이퍼 레벨 패키지(100)의 제2 절연막 패턴(150)에 형성된 상기 개구에 의하여 노출된 제1 재배선 패턴(140)과 전기적으로 연결된다.
연결 패턴(246)의 상기 타측 단부는 제1 웨이퍼 레벨 패키지(100)의 제1 재배선 패턴(140)과 전기적으로 연결되기 위해 제3 절연막 패턴(230)으로부터 소정 높이로 돌출된다.
제2 재배선 패턴(240) 및 제3 절연막 패턴(230)의 사이에는 금속 씨드 패턴(242)가 배치될 수 있다. 금속 씨드 패턴(242)은 도금에 의하여 제2 재배선 패턴(240)을 형성할 때 필요로 한다. 금속 씨드 패턴(242)으로 사용될 수 있는 물질의 예로서는 티타늄, 니켈 및 바나듐 등을 들 수 있다.
제4 절연막 패턴(250)은 제3 절연막 패턴(230) 상에 배치되며, 제3 절연막 패턴(250)은 칩 영역(CR)에 배치된 제2 재배선 패턴(240)의 일부를 노출하는 개구를 갖는다.
본 실시예에서, 제4 절연막 패턴(250)에 의하여 노출된 제2 재배선 패턴(240)에는, 예를 들어, 솔더볼(260)이 어탯치 될 수 있다.
도 7에 도시된 실시예에서는, 예를 들어, 제1 웨이퍼 레벨 패키지(100) 및 제2 웨이퍼 레벨 패키지(200)를 이용하여 적층 웨이퍼 레벨 패키지(300)를 구현하는 것이 도시 및 설명되고 있다.
이와 다르게, 제2 재배선 패턴(140)을 덮는 제4 절연막 패턴(250)에 연결 패턴(246)과 대응하는 부분을 노출하는 개구를 도 5에 도시된 바와 같이 형성하여 적어도 3 개의 웨이퍼 레벨 패키지들이 적층 된 적층 웨이퍼 레벨 패키지를 구현할 수 있다.
한편, 적어도 3 개의 웨이퍼 레벨 패키지들이 적층 된 적층 웨이퍼 레벨 패키지를 구현하기 위해서는 서로 다른 구조를 갖는 3 개의 종류의 웨이퍼 레벨 패키지들이 요구된다. 이와 다르게, 제2 재배선 패턴(140)을 덮는 제4 절연막 패턴(250)의 칩 영역(CR)을 노출하는 제1 개구 및 제4 절연막 패턴(250)의 주변 영역(PR)의 연결 패턴과 대응하는 부분을 노출하는 제2 개구를 도 6에 도시된 바와 같이 웨이퍼 레벨 패키지에 형성함으로써 오직 2 개의 종류의 웨이퍼 레벨 패키지로 적어도 3 개의 웨이퍼 레벨 패키지들이 적층 된 적층 웨이퍼 레벨 패키지를 구현할 수 있다.
한편, 본 실시예에서는, 예를 들어, 동일한 사이즈를 갖는 웨이퍼 레벨 패키 지들로 적층 웨이퍼 레벨 패키지를 구현하는 것이 기재되어 있지만, 이와 다르게, 서로 다른 사이즈를 갖는 웨이퍼 레벨 패키지들을 이용하여 적층 웨이퍼 레벨 패키지를 구현하여도 무방하다.
도 8 내지 도 16들은 본 발명의 일실시예에 의한 적층 웨이퍼 레벨 패키지의 제조 방법을 도시한 단면도이다.
본 발명의 일실시예에 의한 적층 웨이퍼 레벨 패키지의 제조 방법은, 예를 들어, 2 개의 웨이퍼 레벨 패키지를 적층하는 것이 도시 및 설명된다.
도 8을 참조하면, 웨이퍼(미도시) 상에 반도체 칩(미도시)들이 제조된 후, 반도체 칩들 중 양품 반도체 칩들이 다이 소팅 공정을 통해 선별된다.
선별된 양품 반도체 칩들은 베어 웨이퍼인 베이스 기판(110)에 매트릭스 형태로 어탯치 된다. 이하, 베이스 기판(110)에 어탯치 된 양품 반도체 칩들을 제1 반도체 칩(120)으로 정의하기로 한다. 또한, 베이스 기판(110)들 중 제1 반도체 칩(120)이 어탯치 되는 부분을 도 9에 도시된 바와 같이 칩 영역(CR)으로 정의하기로 하며, 칩 영역(CR)의 주변을 주변 영역(PR)으로 정의하기로 한다.
제1 반도체 칩(120)에는, 예를 들어, 데이터 저장부 및 데이터 처리부를 갖는 반도체 칩 몸체(122), 데이터 저장부 및 데이터 처리부와 전기적으로 연결된 제1 본딩 패드(124) 및 상기 반도체 칩 몸체(122)를 덮고 제1 본딩 패드(124)를 노출하는 보호막 패턴(126)들이 형성된다. 이에 더하여, 반도체 칩 몸체(122)에는 퓨즈 박스(128)가 형성될 수 있다.
도 10을 참조하면, 제1 반도체 칩(120)이 베이스 기판(110) 상에 어탯치 된 후, 베이스 기판(110) 상에는 제1 절연막 패턴(130)이 형성된다.
제1 절연막 패턴(130)을 형성하기 위해서, 베이스 기판(110) 상에는 제1 절연막(미도시)이 형성되고, 이로 인해 제1 반도체 칩(120)은 제1 절연막에 의하여 덮인다. 제1 절연막은, 예를 들어, 유기물 및 감광 물질을 포함하며, 스핀 코팅 공정 등에 의하여 형성될 수 있다.
제1 절연막이 형성된 후, 제1 절연막 패턴은 사진 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝 되어 베이스 기판(110) 상에는 칩 영역(CR) 및 주변 영역(PR)을 덮고 제1 본딩 패드(124)를 노출하는 개구(130a)를 갖는 제1 절연막 패턴(130)이 형성된다.
제1 절연막 패턴(130)이 형성된 후, 제1 절연막 패턴(130) 상에는 금속 씨드층(미도시)이 형성된다. 금속 씨드층으로 사용될 수 있는 물질의 예로서는 티타늄, 니켈, 바나듐 및 금속 합금 등을 들 수 있다. 금속 씨드층은 화학 기상 증착(CVD) 공정 및 스퍼터링 공정과 같은 물리적 기상 증착(PVD) 공정에 의하여 형성된다.
금속 씨드층이 형성된 후, 금속 씨드층 상에는 포토레지스트 필름이 형성된다. 포토레지스트 필름은 포토 공정에 의하여 패터닝 되어 금속 씨드층 상에는 포토레지스트 패턴이 형성된다. 포토레지스트 패턴은 금속 씨드층 중 후술 될 제1 재배선 패턴이 형성될 부분을 노출하는 개구를 갖는다.
포토레지스트 패턴을 도금 방지층으로 이용하여 노출된 금속 씨드층 상에는 제1 재배선 패턴(140)이 도금 방법에 의하여 형성된다. 제1 재배선 패턴(140)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 및 금속 합금 등 을 들 수 있다.
제1 재배선 패턴(140)이 형성된 후, 포토레지스트 패턴은 애싱 공정 및/또는 스트립 공정에 의하여 금속 씨드층으로부터 제거된다. 이어서, 금속 씨드층은 제1 재배선 패턴(140)을 식각 마스크로 이용하여 패터닝 되어 제1 재배선 패턴(140) 및 제1 절연막 패턴(130) 사이에는 금속 씨드 패턴(142)이 형성된다.
비록 본 실시예에서, 제1 재배선 패턴(140)은 도금 방법에 의하여 형성되지만, 이와 다르게 제1 재배선 패턴(140)은 금속막 증착 공정, 포토레지스트 패턴 형성 공정 및 금속막 패터닝 공정을 포함하는 포토리소그라피 공정에 의하여 형성될 수 있다.
도 12를 참조하면, 제1 재배선 패턴(140)이 형성된 후, 제1 재배선 패턴(140) 상에는 제2 절연막 패턴(150)이 형성된다.
제2 절연막 패턴(150)을 형성하기 위해서, 제1 절연막 패턴(130) 상에는 칩 영역(CR) 및 주변 영역(PR)을 덮는 제2 절연막(미도시)이 형성된다. 제2 절연막은, 예를 들어, 유기물 및 감광물질을 포함할 수 있다. 제2 절연막은 스핀 코팅 공정 등에 의하여 형성될 수 있다.
제2 절연막은 상기 포토 공정에 의하여 패터닝 되어 주변 영역(PR)에 배치된 제1 재배선 패턴(140)의 일부를 노출하는 개구(152)를 갖는 제2 절연막 패턴(150)이 형성되어 제1 웨이퍼 레벨 패키지(100)가 제조된다.
도 13을 참조하면, 제2 절연막 패턴(150) 상에는 양품 제2 반도체 칩(220)이 배치된다. 제2 반도체 칩(220)은 칩 영역(CR) 상에 배치된다. 제2 반도체 칩(220) 에는, 예를 들어, 데이터 저장부 및 데이터 처리부를 갖는 반도체 칩 몸체(222), 데이터 저장부 및 데이터 처리부와 전기적으로 연결된 제2 본딩 패드(224) 및 반도체 칩 몸체(222)를 덮고 제2 본딩 패드(224)를 노출하는 보호막 패턴(226)들이 형성된다. 이에 더하여, 반도체 칩 몸체(222)에는 퓨즈 박스(228)가 형성될 수 있다.
도 14를 참조하면, 제2 반도체 칩(220)이 칩 영역(CR) 상에 배치된 후, 칩 영역(CR) 및 주변 영역(PR)을 덮는 제3 절연막 패턴(230)이 형성된다.
제3 절연막 패턴(230)을 형성하기 위해서, 제1 웨이퍼 레벨 패키지(100)의 제2 절연막 패턴(150)의 칩 영역(CR) 및 주변 영역(PR) 상에는 제3 절연막(미도시)이 형성된다. 제3 절연막은 유기물 및 감광 물질을 포함하며, 제3 절연막은 스핀 코팅 공정 등에 의하여 형성된다.
제3 절연막은 상기 포토 공정에 의하여 패터닝 되어 제1 웨이퍼 레벨 패키지(100)의 제2 절연막 패턴(150) 상에는 제3 절연막 패턴(230)이 형성된다. 제3 절연막 패턴(230)은 제2 반도체 칩(220)의 본딩 패드를 노출하는 개구(230a) 및 도 12에 도시된 제1 웨이퍼 레벨 패키지(100)의 제2 절연막 패턴(150)에 형성된 개구(152)를 노출하는 개구(230b)를 갖는다.
도 15를 참조하면, 제3 절연막 패턴(230)이 형성된 후, 제3 절연막 패턴(230) 상에는 금속 씨드층(미도시)이 형성된다. 금속 씨드층은 제3 절연막 패턴(230)의 개구(230a, 230b)에 의하여 형성된 제3 절연막 패턴(230)의 내측면에도 형성된다. 금속 씨드층으로 사용될 수 있는 물질의 예로서는 티타늄, 니켈 및 바나듐 등을 들 수 있다. 금속 씨드층은 화학 기상 증착(CVD) 공정 및 스퍼터링 공정과 같은 물리적 기상 증착(PVD) 공정에 의하여 형성된다.
금속 씨드층이 형성된 후, 금속 씨드층 상에는 포토레지스트 필름이 형성된다. 포토레지스트 필름은 포토 공정에 의하여 패터닝 되어 금속 씨드층 상에는 포토레지스트 패턴이 형성된다. 포토레지스트 패턴은 금속 씨드층 중 후술 될 제2 재배선 패턴이 형성될 부분을 노출하는 개구를 갖는다.
포토레지스트 패턴을 도금 방지층으로 이용하여 노출된 금속 씨드층 상에는 제2 재배선 패턴(240)이 도금 방법에 의하여 형성된다. 제2 재배선 패턴(240)은 제3 절연막 패턴(230) 상에 라인 형상으로 배치되며, 제2 재배선 패턴(240)의 일측 단부는 제2 본딩 패드(224)와 전기적으로 연결되고 제2 재배선 패턴(240)의 타측 단부는 칩 영역(CR)으로부터 주변 영역(PR)으로 연장된다. 제2 재배선 패턴(240)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 및 금속 합금 등을 들 수 있다.
제2 재배선 패턴(140)이 형성되는 도중 제3 절연막 패턴(230)에 의하여 형성된 개구(230b)의 내부에서는 제1 웨이퍼 레벨 패키지(100)의 제1 재배선 패턴(140)과 전기적으로 연결된 연결 패턴(246)이 형성된다.
제2 재배선 패턴(240) 및 연결 패턴(246)이 형성된 후, 포토레지스트 패턴은 애싱 공정 및/또는 스트립 공정에 의하여 금속 씨드층으로부터 제거된다. 이어서, 금속 씨드층은 제2 재배선 패턴(240)을 식각 마스크로 이용하여 패터닝 되어 제2 재배선 패턴(240) 및 제3 절연막 패턴(230) 사이에는 금속 씨드 패턴(242)이 형성된다.
비록 본 실시예에서, 제2 재배선 패턴(240)은 도금 방법에 의하여 형성되지만, 이와 다르게 제2 재배선 패턴(240)은 금속막 증착 공정, 포토레지스트 패턴 형성 공정 및 금속막 패터닝 공정을 포함하는 포토리소그라피 공정에 의하여 형성될 수 있다.
도 15를 다시 참조하면, 제2 재배선 패턴(240)이 형성된 후, 제2 재배선 패턴(240) 상에는 제3 절연막 패턴(230)의 칩 영역(CR) 및 주변 영역(PR)을 덮는 제4 절연막(미도시)이 형성된다. 제4 절연막은 감광물질 및 유기물을 포함한다.
제4 절연막은 상기 포토 공정을 이용하여 패터닝 되어 제3 절연막 패턴(230) 상에는 개구를 갖는 제4 절연막 패턴(250)이 형성되어 제2 웨이퍼 레벨 패키지(200)가 제조된다.
제2 웨이퍼 레벨 패키지(200)의 제4 절연막 패턴(250)은 칩 영역(CR)에 형성된 제2 재배선 배선(240)을 노출하는 개구(252)를 포함할 수 있다. 제4 절연막 패턴(250)에 칩 영역(CR)을 노출하는 개구(252)가 형성될 경우, 본 실시예에 의한 적층 웨이퍼 레벨 패키지는 2 개의 웨이퍼 레벨 패키지가 적층 된다.
반면, 제4 절연막 패턴(250)이 도 5에 도시된 바와 같이 주변 영역(PR)에 형성된 제2 재배선 패턴(240)의 일부를 노출하는 개구(254)를 가질 경우, 본 실시예에 의한 제2 웨이퍼 레벨 패키지(200)를 적어도 2 개 이상 적층하여 3 개 이상의 웨이퍼 레벨 패키지들로 이루어진 적층 반도체 패키지를 제조할 수 있다.
한편, 도 6에 도시된 바와 같이 제2 웨이퍼 레벨 패키지(200)의 제4 절연막 패턴(250)에 칩 영역(CR)의 제2 재배선 패턴(240)의 일부를 노출하는 제1 개 구(256) 및 제4 절연막 패턴(250)의 주변 영역(PR)의 제2 재배선 패턴(240)의 일부를 노출하는 제2 개구(257)를 형성하여 3 개 이상의 웨이퍼 레벨 패키지들로 이루어진 적층 반도체 패키지를 제조할 수 있다.
도 16을 참조하면, 제4 절연막 패턴(250)의 칩 영역(CR)에 형성된 개구(252)에는 솔더볼(260)이 어탯치 되어 적층 웨이퍼 레벨 패키지(300)가 제조된다.
이상에서 상세하게 설명한 바에 의하면 웨이퍼 레벨 패키지의 구조를 개선하여 적어도 2 개의 웨이퍼 레벨 패키지를 적층 하여 데이터 저장 용량 및 데이터 처리 속도를 향상시킬 수 있는 적층 웨이퍼 레벨 패키지를 제조할 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 3은 본 발명의 다른 실시예에 의한 반도체 패키지의 평면도이다.
도 4는 도 3의 II-II' 선을 따라 절단한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 7은 본 발명의 일실시예에 의한 적층 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 8 내지 도 16들은 본 발명의 일실시예에 의한 적층 웨이퍼 레벨 패키지의 제조 방법을 도시한 단면도이다.

Claims (20)

  1. 삭제
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  10. 삭제
  11. 삭제
  12. 삭제
  13. 칩 영역 및 상기 칩 영역의 주변에 배치된 주변 영역을 갖는 베이스 기판;
    상기 칩 영역에 배치되며, 제1 본딩 패드를 갖는 제1 반도체 칩;
    상기 칩 영역 및 주변 영역에 배치되어, 상기 제1 반도체 칩의 상면 및 상기 상면과 연결된 측면을 덮고 상기 제1 본딩 패드를 노출하는 제1 절연막 패턴;
    상기 각 제1 본딩 패드로부터 상기 주변 영역까지 연장된 제1 재배선 패턴;
    상기 제1 재배선 패턴 상에 배치되며, 상기 주변 영역에 배치된 상기 각 제1 재배선 패턴의 일부를 개구하는 제2 절연막 패턴;
    상기 제2 절연막 패턴의 상기 칩 영역에 배치되며, 제2 본딩 패드를 갖는 제2 반도체 칩;
    상기 칩 및 주변 영역들을 덮고, 상기 제2 본딩 패드를 노출 및 상기 주변 영역에 배치된 상기 제1 재배선 패턴의 일부를 노출하는 관통공을 갖는 제3 절연막 패턴;
    상기 제2 본딩 패드와 연결되며, 상기 관통공을 관통 및 상기 제1 재배선 패턴과 전기적으로 연결되기 위해 상기 제3 절연막으로부터 돌출된 연결 패턴과 일체로 형성된 제2 재배선 패턴; 및
    상기 제2 재배선 패턴을 덮고 상기 제2 재배선 패턴의 일부를 노출하는 개구를 포함하는 제4 절연막 패턴을 포함하며,
    상기 제4 절연막 패턴의 상기 개구는 상기 반도체 칩의 상기 주변 영역에 배치된 상기 연결 패턴과 대응하는 부분을 노출하는 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  14. 제13항에 있어서,
    상기 베이스 기판은 더미 웨이퍼인 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  15. 제13항에 있어서,
    상기 제4 절연막 패턴의 상기 개구는 상기 제2 재배선 패턴의 일부를 노출하는 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  16. 제15항에 있어서,
    상기 개구에는 솔더볼이 배치되는 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  17. 삭제
  18. 제13항에 있어서,
    상기 제4 절연막 패턴의 상기 개구는 상기 칩 영역에 대응하는 상기 제2 재배선 패턴의 일부를 노출하는 제1 개구 및 상기 주변 영역에 배치된 상기 제2 재배선 패턴의 일부를 노출하는 제2 개구를 포함하는 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  19. 제13항에 있어서,
    상기 제1 및 상기 제2 반도체 칩은 서로 다른 사이즈를 갖는 것을 특징으로 하는 적층 웨이퍼 레벨 패키지.
  20. 칩 영역 및 상기 칩 영역 주변에 배치된 주변 영역을 갖는 베이스 기판의 상기 칩 영역에 제1 본딩 패드를 갖는 제1 반도체 칩을 배치하는 단계;
    상기 칩 영역 및 상기 주변 영역을 덮어, 상기 제1 반도체 칩의 상면 및 상기 상면과 연결된 측면을 덮고 상기 제1 본딩 패드를 노출하는 제1 절연막 패턴을 형성하는 단계;
    상기 각 제1 본딩 패드로부터 상기 주변 영역까지 연장된 제1 재배선 패턴을 형성하는 단계;
    상기 주변 영역에 배치된 상기 각 제1 재배선 패턴의 일부를 개구하는 제2 절연막 패턴을 상기 제1 절연막 상에 형성하는 단계;
    상기 칩 영역에 제2 본딩 패드를 갖는 제2 반도체 칩을 상기 제2 절연막 패턴 상에 형성하는 단계;
    상기 칩 및 주변 영역들을 덮고, 상기 제2 본딩 패드를 노출 및 상기 주변 영역에 배치된 상기 제1 재배선 패턴의 일부를 노출하는 관통공을 갖는 제3 절연막 패턴을 상기 제2 절연막 패턴 상에 형성하는 단계;
    상기 제2 본딩 패드와 연결되며, 상기 관통공을 관통 및 상기 제1 재배선 패턴과 전기적으로 연결되기 위해 상기 제3 절연막으로부터 돌출된 연결 패턴과 일체로 형성된 제2 재배선 패턴을 상기 제3 절연막 패턴 상에 형성하는 단계;
    상기 제2 재배선 패턴을 덮고 상기 제2 재배선 패턴의 일부를 노출하는 개구를 포함하는 제4 절연막 패턴을 상기 제3 절연막 패턴 상에 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
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