JP2012256951A - 半導体パッケージ、これを有する積層ウエハーレベルパッケージおよび積層ウエハーレベルパッケージの製造方法 - Google Patents

半導体パッケージ、これを有する積層ウエハーレベルパッケージおよび積層ウエハーレベルパッケージの製造方法 Download PDF

Info

Publication number
JP2012256951A
JP2012256951A JP2012219387A JP2012219387A JP2012256951A JP 2012256951 A JP2012256951 A JP 2012256951A JP 2012219387 A JP2012219387 A JP 2012219387A JP 2012219387 A JP2012219387 A JP 2012219387A JP 2012256951 A JP2012256951 A JP 2012256951A
Authority
JP
Japan
Prior art keywords
pattern
insulating film
film pattern
semiconductor chip
wafer level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012219387A
Other languages
English (en)
Inventor
Min Suk Suh
▲敏▼ 碩 徐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of JP2012256951A publication Critical patent/JP2012256951A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01059—Praseodymium [Pr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】複数個のウエハーレベルパッケージを積層して、データ保存容量およびデータ処理速度を向上させる製造方法を提供する。
【解決手段】ボンディングパッド２２４を有する半導体チップ２２０と、半導体チップ２２０の外郭を覆って、ボンディングパッド２２４を露出する第１絶縁膜パターン２３０と、第１絶縁膜パターン２３０上に配置され、各ボンディングパッドから半導体チップ２２０の外部まで延び、半導体チップ２２０の外部から第１絶縁膜パターン２３０を貫く連結パターン２４６を有する再配線パターン２４０と、第１絶縁膜パターン２３０上に配置され、再配線パターン２４０の一部を露出する開口を有する第２絶縁膜パターン２５０とを含む。
【選択図】図４

Description

本発明は、半導体パッケージ、これを有する積層ウエハーレベルパッケージおよび積層ウエハーレベルパッケージの製造方法に関するものである。
最近、膨大なデータを保存および短時間に貯蔵されたデータを処理できる半導体チップおよび半導体チップを有する半導体パッケージが開発されている。
半導体パッケージはトランジスター、抵抗、キャパシタなどのような素子をウエハー上に集積して、半導体チップを形成する半導体チップ製造工程、および半導体チップをウエハーから個別化して、外部回路基板などと電気的に接続し、および脆弱な半導体チップを、外部から印加された衝撃および、または振動から保護するためにパッケージングするパッケージ工程によって、製造される。
最近、パッケージ工程の技術開発によって、半導体チップのサイズの１００％乃至１０５％に過ぎないウエハーレベルパッケージおよび複数個の半導体チップまたは複数個の半導体パッケージを積層した積層型半導体パッケージが開発されている。
ウエハーレベルパッケージは、より小さい体積および重量を有するだけではなく高速にデータを処理できる長所を有する。
一般に、ウエハーレベルパッケージは半導体チップのボンディングパッドと連結する再配線パターンを有して、再配線パターンの一部を露出する開口を有する絶縁膜を含む。絶縁膜の開口を通して、露出された再配線パターンにはソルダボールなどがアタッチされる。
最近、ウエハーレベルパッケージのデータ保存容量およびデータ処理速度を向上させるためにウエハーレベルパッケージを複数個積層した“積層型ウエハーレベルパッケージ”を実現するための研究が進められているが、ウエハーレベルパッケージの一側面に再配線パターンおよび再配線パターンにアタッチされたソルダボールによって、複数個のウエハーレベルパッケージを積層する不可能な問題点を有する。
本発明の目的は、複数個のウエハーレベルパッケージを積層して、データ保存容量およびデータ処理速度を向上させるのに適した半導体パッケージを提供することである。
本発明の他の目的は、前記半導体パッケージを有する積層ウエハーレベルパッケージを提供することである。
さらにまた、本発明の他の目的は、前記積層ウエハーレベルパッケージの製造方法を提供することである。
参考例の半導体パッケージは、チップ領域および前記チップ領域の周辺に配置された周辺領域を有するベース基板と、前記チップ領域上に配置され、ボンディングパッドを有する半導体チップと、前記チップ領域および前記周辺領域を覆って、前記ボンディングパッドを露出する第１絶縁膜パターンと、前記第１絶縁膜パターン上に配置され、前記各ボンディングパッドから前記周辺領域まで延びる再配線パターンと、前記第１絶縁膜パターン上に配置され、前記周辺領域に配置された前記各再配線パターンの一部を開口する第２絶縁膜パターンとを含む。
参考例の半導体パッケージの前記再配線パターンはメッキ層である。
参考例の半導体パッケージは前記第１絶縁膜パターンと前記再配線パターンとの間に介された金属シードパターンを含む。
参考例の半導体パッケージの前記ベース基板はダミーウエハーである。
本発明による半導体パッケージは、ボンディングパッドを有する半導体チップと、前記半導体チップの外郭を覆って、前記ボンディングパッドを露出する第１絶縁膜パターンと、前記第１絶縁膜パターン上に配置され、前記各ボンディングパッドから前記半導体チップの外部まで延び、前記半導体チップの外部から前記第１絶縁膜パターンを貫く連結パターンを有する再配線パターンと、前記第１絶縁膜パターン上に配置され、前記再配線パターンの一部を露出する開口を有する第２絶縁膜パターンとを含む。
半導体パッケージの前記再配線パターンおよび前記連結パターンは一体に形成される。半導体パッケージの前記再配線パターンおよび前記連結パターンはメッキ層である。
半導体パッケージの前記再配線パターンと連結された前記連結パターンは前記第１絶縁膜パターンから突出する。
半導体パッケージの前記第２絶縁膜パターンの前記開口は前記半導体チップと向き合う前記第２絶縁膜パターンに形成される。
半導体パッケージの前記開口によって、露出した前記再配線パターン上にはソルダボールが配置される。
半導体パッケージの前記第２絶縁膜パターンの前記開口は前記連結パターンと対応する前記第２絶縁膜パターンに形成される。
半導体パッケージの前記第２絶縁膜パターンの前記開口は前記連結パターンと対応する前記第２絶縁膜パターンに形成された第１開口および前記半導体チップと向き合う前記第２絶縁膜パターンに形成された第２開口を含む。
参考例の積層ウエハーレベルパッケージは、チップ領域および前記チップ領域の周辺に配置された周辺領域を有するベース基板と、前記チップ領域に配置され、第１ボンディングパッドを有する第１半導体チップと、前記チップ領域および周辺領域を覆って、前記第１ボンディングパッドを露出する第１絶縁膜パターンと、前記各第１ボンディングパッドから前記周辺領域まで延びる第１再配線パターンと、前記第１再配線パターン上に配置され、前記周辺領域に配置された前記各第１再配線パターンの一部を開口する第２絶縁膜パターンと、前記第２絶縁膜パターンの前記チップ領域に配置され、第２ボンディングを有する第２半導体チップと、前記チップおよび周辺領域を覆って、前記第２ボンディングパッドを露出および前記周辺領域に配置された前記第１再配線パターンの一部を露出する貫通孔を有する第３絶縁膜パターンと、前記第２ボンディングパッドと連結され、前記貫通孔を通して、前記第１再配線パターンと電気的に連結する連結パターンを含む第２再配線パターンと、前記第２再配線パターンを覆って前記第２再配線パターンの一部を露出する開口を含む第４絶縁膜パターンとを含む。
参考例の前記ベース基板はダミーウエハーである。
参考例の前記第４絶縁膜パターンの前記開口は前記第２再配線パターンの一部を露出して、前記開口にはソルダボールが配置される。
参考例の前記第４絶縁膜パターンの前記開口は前記周辺領域に配置された前記連結パターンと対応する部分を露出する。
参考例の前記第４絶縁膜パターンの前記開口は前記第２再配線パターンの一部を露出する第１開口および前記周辺領域に配置された前記第２再配線パターンの一部を露出する第２開口を含む。
参考例の前記第１および前記第２半導体チップは互いに異なるサイズを有する。
参考例の積層ウエハーレベルパッケージの製造方法は、チップ領域および前記チップ領域周辺に配置された周辺領域を有するベース基板の前記チップ領域に第１ボンディングパッドを有する第１半導体チップを配置する段階と、前記チップ領域および前記周辺領域を覆って、前記第１ボンディングパッドを露出する第１絶縁膜パターンを形成する段階と、前記各第１ボンディングパッドから前記周辺領域まで延びる第１再配線パターンを形成する段階と、前記周辺領域に配置された前記各第１再配線パターンの一部を開口する第２絶縁膜パターンを前記第１絶縁膜上に形成する段階、前記チップ領域に第２ボンディングパッドを有する第２半導体チップを前記第２絶縁膜パターン上に形成する段階と、前記チップおよび周辺領域を覆って、前記第２ボンディングパッドを露出および前記周辺領域に配置された前記第１再配線パターンの一部を露出する貫通孔を有する第３絶縁膜パターンを前記第２絶縁膜パターン上に形成する段階と、前記第２ボンディングパッドと連結され、前記貫通孔を通して、前記第１再配線パターンと電気的に連結する連結パターンを有する第２再配線パターンを前記第３絶縁膜パターン上に形成する段階と、前記第２再配線パターンを覆って前記第２再配線パターンの一部を露出する開口を含む第４絶縁膜パターンを前記第３絶縁膜パターン上に形成する段階とを含む。
本発明によれば、ウエハーレベルパッケージの構造を改善して、少なくとも２個のウエハーレベルパッケージを積層して、データ保存容量およびデータ処理速度を向上させることができる積層ウエハーレベルパッケージを製造することができる。
本発明の参考例とする一実施形態による半導体パッケージを示した平面図である。 図１のＩ−Ｉ’線に沿って切断した断面図である。 本発明の一実施形態による半導体パッケージの平面図である。 図３のＩＩ−ＩＩ’線に沿って切断した断面図である。 本発明の他の実施形態による半導体パッケージを示した断面図である。 本発明の他の実施形態による半導体パッケージを示した断面図である。 本発明の参考例とする一実施形態による積層ウエハーレベルパッケージを示した断面図である。 本発明の参考例とする一実施形態による積層ウエハーレベルパッケージの製造方法を示した断面図である。 本発明の参考例とする一実施形態による積層ウエハーレベルパッケージの製造方法を示した断面図である。 本発明の参考例とする一実施形態による積層ウエハーレベルパッケージの製造方法を示した断面図である。 本発明の参考例とする一実施形態による積層ウエハーレベルパッケージの製造方法を示した断面図である。 本発明の参考例とする一実施形態による積層ウエハーレベルパッケージの製造方法を示した断面図である。 本発明の参考例とする一実施形態による積層ウエハーレベルパッケージの製造方法を示した断面図である。 本発明の参考例とする一実施形態による積層ウエハーレベルパッケージの製造方法を示した断面図である。 本発明の参考例とする一実施形態による積層ウエハーレベルパッケージの製造方法を示した断面図である。 本発明の参考例とする一実施形態による積層ウエハーレベルパッケージの製造方法を示した断面図である。
図１は本発明の参考例とする一実施形態による半導体パッケージを示した平面図である。図２は図１のＩ−Ｉ’線に沿って切断した断面図である。
図１および図２に示された半導体パッケージ１００はウエハーレベルパッケージとして“積層型ウエハーレベルパッケージ”を実現することに適した構造を有する。
図１および図２を参照すれば、半導体パッケージ１００はベース基板１１０、半導体チップ１２０、第１絶縁膜パターン１３０、再配線パターン１４０および第２絶縁膜パターン１５０を含む。
ベース基板１１０は、例えば、ベアウエハー（ｂａｒｅ ｗａｆｅｒ）でありうる。これと異なって、ベース基板１１０は合成樹脂基板または印刷回路基板などを含む。
ベース基板１１０は、例えば、直六面体形状を有する。直六面体形状を有するベース基板１１０はチップ領域（ｃｈｉｐ ｒｅｇｉｏｎ、ＣＲ）および周辺領域（ｐｅｒｉｐｈｅｒａｌ ｒｅｇｉｏｎ、ＰＲ）を含む。
チップ領域（ＣＲ）はベース基板１１０の中央に形成され、周辺領域（ＰＲ）はチップ領域（ＣＲ）の周辺に形成される。
半導体チップ１２０はベース基板１１０のチップ領域（ＣＲ）上に配置される。半導体チップ１２０は半導体チップ本体１２２、データ貯蔵部（図示せず）、データ処理部（図示せず）、ボンディングパッド１２４および保護膜パターン１２６を含む。これに加えて、半導体チップ１２０はヒューズボックス１２８を含む。
半導体チップ本体１２２は、例えば、直六面体形状を有して、半導体チップ本体１２２にはデータ貯蔵部、データ処理部、ボンディングパッド１２４および保護膜パターン１２６が配置される。
データ貯蔵部はデータを貯蔵する役割を果たして、データ処理部はデータを演算する役割を果たす。
ボンディングパッド１２４は半導体チップ本体１２２の上面上に配置され、データ貯蔵部およびデータ処理部と電気的に連結される。ボンディングパッド１２４は、例えば、半導体チップ本体１２２の上面中央に配置される。
保護膜パターン１２６は半導体チップ本体１２２の上面上に配置され、保護膜パターン１２６はボンディングパッド１２４を露出する開口を有する。保護膜パターン１２６は酸化物または窒化物を含む。
ヒューズボックス１２８はデータ貯蔵部でデータを貯蔵するトランジスターおよびキャパシタのような素子をリペアする複数個のヒューズ（図示せず）を含む。
第１絶縁膜パターン１３０はチップ領域（ＣＲ）だけではなく周辺領域（ＰＲ）も覆い、第１絶縁膜パターン１３０は半導体チップ本体１２２の上面に形成されたボンディングパッド１２４を露出する開口を有する。本実施形態で、第１絶縁膜パターン１３０は有機膜であってもよい。
再配線パターン１４０は第１絶縁膜パターン１３０上に配置される。再配線パターン１４０で用いることができる物質の例は銅、アルミニウム、アルミニウム合金などが挙げられる。
再配線パターン１４０は、平面上で見た時、ライン形状を有する。ライン形状を有する再配線パターン１４０の一側端部は第１絶縁膜パターン１３０によって、露出したボンディングパッド１２４と電気的に連結され、再配線パターン１４０の他側端部は第１絶縁膜パターン１３０に沿ってチップ領域（ＣＲ）を通過して、周辺領域（ＰＲ）まで延びる。
再配線パターン１４０と第１絶縁膜パターン１３０との間には金属シードパターン１４２が配置される。金属シードパターン１４２はメッキによって、再配線パターン１４０を形成する時に必要とする。金属シードパターン１４２で用いることができる物質の例はチタニウム、ニッケルおよびバナジウムなどが挙げられる。
第２絶縁膜パターン１５０は第１絶縁膜パターン１３０上に配置され、第２絶縁膜パターン１５０は周辺領域（ＰＲ）に配置された再配線パターン１４０の一部を露出する開口１５２を有する。
以上で詳細に説明したところによれば、本実施形態による半導体パッケージ１００は、半導体チップ１２０が配置されたチップ領域（ＣＲ）からチップ領域（ＣＲ）の周辺に配置された周辺領域（ＰＲ）まで延びる再配線パターン１４０の、前記周辺領域（ＰＲ）に配置された部分を選択的に露出させて、積層型ウエハーレベルパッケージを実現することに適した構造を有する。
図３は本発明の一実施形態による半導体パッケージの平面図である。図４は図３のＩＩ−ＩＩ’線に沿って切断した断面図である。
図３および図４に示された半導体パッケージ２００はウエハーレベルパッケージとして“積層型ウエハーレベルパッケージ”を実現することに適した構造を有する。
図３および図４を参照すれば、半導体パッケージ２００は半導体チップ２２０、第１絶縁膜パターン２３０、再配線パターン２４０、連結パターン２４６および第２絶縁膜パターン２５０を含む。
半導体チップ２２０はチップ領域（ＣＲ）上に配置される。半導体チップ２２０は半導体チップ本体２２２、データ貯蔵部（図示せず）、データ処理部（図示せず）、ボンディングパッド２２４および保護膜パターン２２６を含む。これに加えて、半導体チップ２２０はヒューズボックス２２８を含む。
半導体チップ本体２２２は、例えば、直六面体形状を有して、半導体チップ本体２２２にはデータ貯蔵部、データ処理部、ボンディングパッド２２４および保護膜パターン２２６が配置される。
データ貯蔵部はデータを貯蔵する役割を果たして、データ処理部はデータを演算する役割を果たす。
ボンディングパッド２２４は半導体チップ本体２２２の上面上に配置され、データ貯蔵部およびデータ処理部と電気的に連結される。ボンディングパッド２２４は、例えば、半導体チップ本体２２２の上面中央に配置される。
保護膜パターン２２６は半導体チップ本体２２２の上面上に配置され、保護膜パターン２２６はボンディングパッド２２４を露出する開口を有する。保護膜パターン２２６は酸化物または窒化物を含む。
ヒューズボックス２２８はデータ貯蔵部でデータを貯蔵するトランジスターおよびキャパシタのような素子をリペアする複数個のヒューズ（図示せず）を含む。
第１絶縁膜パターン２３０はチップ領域（ＣＲ）に配置された半導体チップ２２０だけではなくチップ領域（ＣＲ）の周辺に形成された周辺領域（ＰＲ）を覆う。したがって、第１絶縁膜パターン２３０は半導体チップ２２０の上面と半導体チップ２２０の側面を共に覆う。
一方、第１絶縁膜パターン２３０は半導体チップ本体２２２の上面に形成されたボンディングパッド２２４を露出する開口を有する。本実施形態で、第１絶縁膜パターン２３０は有機膜であってもよい。
再配線パターン２４０は第１絶縁膜パターン２３０上に配置される。再配線パターン２４０で用いることができる物質の例は銅、アルミニウム、アルミニウム合金などが挙げられる。
再配線パターン２４０は、平面上で見た時、ライン形状を有する。ライン形状を有する再配線パターン２４０の一側端部は第１絶縁膜パターン２３０の開口によって、露出したボンディングパッド２２４と電気的に連結され、再配線パターン２４０の他側端部は第１絶縁膜パターン２３０に沿ってチップ領域（ＣＲ）を通過して、第１絶縁膜パターン２３０の周辺領域（ＰＲ）まで延びる。
連結パターン２４６は再配線パターン２４０に電気的に連結される。例えば、連結パターン２４６は再配線パターン２４０と一体に形成される。連結パターン２４６は、第１絶縁膜パターン２３０の周辺領域（ＰＲ）に配置された再配線パターン２４０の部分に配置され、連結パターン２４６は第１絶縁膜パターン２３０の上面および下面を貫いて、形成される。
一方、再配線パターン２４０と電気的に連結された連結パターン２４６の一側端部と対向する他側端部は、例えば、第１絶縁膜パターン２３０の下面から所定の高さまで突出する。
再配線パターン２４０と第１絶縁膜パターン２３０との間には金属シードパターン２４２が配置される。金属シードパターン２４２はメッキによって、再配線パターン２４０を形成する時に必要とする。金属シードパターン２４２で用いることができる物質の例はチタニウム、ニッケルおよびバナジウムなどが挙げられる。
第２絶縁膜パターン２５０は第１絶縁膜パターン２３０上に配置され、第２絶縁膜パターン２５０はチップ領域（ＣＲ）に配置された再配線パターン２４０の一部を露出する開口２５２を有する。
本実施形態で、第２絶縁膜パターン２５０によって、露出した再配線パターン２４０には、例えば、ソルダボール２６０がアタッチされてもよい。
以上で詳細に説明したところによれば、本実施形態による半導体パッケージ２００は半導体チップ２２０が配置されたチップ領域（ＣＲ）からチップ領域（ＣＲ）の周辺に配置された周辺領域（ＰＲ）まで延びる再配線パターン２４０の、前記周辺領域（ＰＲ）に配置された部分に電気的に連結された連結パターンを配置して、積層型ウエハーレベルパッケージを実現することに適した構造を有する。
図５は本発明の他の実施形態による半導体パッケージを示した断面図である。図５に示された半導体パッケージは第２絶縁膜パターンを除けば、先に図３および図４を参照して説明した半導体パッケージと実質的に同一である。したがって、同一な部分に対する重複した説明は省略し、同一な部分については同一な名称および同一な参照符号を付与することにする。
図５を参照すれば、半導体パッケージ２００は半導体チップ２２０、第１絶縁膜パターン２３０、再配線パターン２４０、連結パターン２４６および第２絶縁膜パターン２５０を含む。
再配線パターン２４０を覆う第２絶縁膜パターン２５０は連結パターン２４６と対応する再配線パターン２４０を選択的に露出する開口２５４を有する。
以上で詳細に説明したところによれば、本実施形態による半導体パッケージ２００は連結パターン２４６を露出する開口２５４を利用して、少なくとも３個の半導体パッケージを積層して、積層型ウエハーレベルパッケージを実現することに適した構造を有する。
図６は本発明の他の実施形態による半導体パッケージを示した断面図である。図５に示された半導体パッケージは第２絶縁膜パターンを除けば、先に図３および図４を参照して説明した半導体パッケージと実質的に同一である。したがって、同一な部分に対する重複した説明は省略し、同一な部分については同一な名称および同一な参照符号を付与することにする。
図６を参照すれば、半導体パッケージ２００は半導体チップ２２０、第１絶縁膜パターン２３０、再配線パターン２４０、連結パターン２４６および第２絶縁膜パターン２５０を含む。
再配線パターン２４０を覆う第２絶縁膜パターン２５０は第１開口２５６および第２開口２５７を含む。
第１開口２５６はチップ領域（ＣＲ）に配置された再配線パターン２４０の一部を露出し、第２開口２５７は連結パターン２４６と対応する再配線パターン２４０を選択的に露出する。
以上で詳細に説明したところによれば、本実施形態による半導体パッケージ２００はチップ領域（ＣＲ）の再配線パターン２４０を露出する第１開口２５６および周辺領域（ＰＲ）の連結パターン２４６を露出する第２開口２５７を利用して、少なくとも３個の半導体パッケージを積層して、積層型ウエハーレベルパッケージを実現することに適した構造を有する。
図７は本発明の参考例とする一実施形態による積層ウエハーレベルパッケージを示した断面図である。
図７を参照すれば、積層ウエハーレベルパッケージ３００は、ベース基板１１０、第１ウエハーレベルパッケージ１００および第２ウエハーレベルパッケージ２００を含む。第２ウエハーレベルパッケージ２００は第１ウエハーレベルパッケージ１００上に配置され、第１および第２ウエハーレベルパッケージ１００、２００は相互電気的に接続される。
ベース基板１１０は第１ウエハーレベルパッケージ１００および第２ウエハーレベルパッケージ２００を支持する。
ベース基板１１０は、例えば、ベアウエハー（ｂａｒｅ ｗａｆｅｒ）でありうる。これと異なって、ベース基板１１０は合成樹脂基板または印刷回路基板などを含む。
ベース基板１１０は、例えば、直六面体形状を有する。直六面体形状を有するベース基板１１０はチップ領域（ｃｈｉｐ ｒｅｇｉｏｎ、ＣＲ）および周辺領域（ｐｅｒｉｐｈｅｒａｌ ｒｅｇｉｏｎ、ＰＲ）を含む。
チップ領域（ＣＲ）は後述される第１ウエハーレベルパッケージ１００の平面形状と実質的に同一な形状および面積を有する。チップ領域（ＣＲ）は、例えば、ベース基板１１０の中央に形成される。一方、周辺領域（ＰＲ）はチップ領域（ＣＲ）の周辺に形成される。
第１ウエハーレベルパッケージ１００は第１半導体チップ１２０、第１絶縁膜パターン１３０、第１再配線パターン１４０および第２絶縁膜パターン１５０を含む。
第１半導体チップ１２０はベース基板１１０のチップ領域（ＣＲ）上に配置される。第１半導体チップ１２０は半導体チップ本体１２２、データ貯蔵部（図示せず）、データ処理部（図示せず）、第１ボンディングパッド１２４および保護膜パターン１２６を含む。これに加えて、第１半導体チップ１２０はヒューズボックス１２８を含む。
半導体チップ本体１２２は、例えば、直六面体形状を有して、半導体チップ本体１２２にはデータ貯蔵部、データ処理部、第１ボンディングパッド１２４および保護膜パターン１２６が配置される。
データ貯蔵部はデータを貯蔵する役割を果たして、データ処理部はデータを演算する役割を果たす。
第１ボンディングパッド１２４は半導体チップ本体１２２の上面上に配置され、データ貯蔵部およびデータ処理部と電気的に連結される。第１ボンディングパッド１２４は、例えば、半導体チップ本体１２２の上面中央に配置される。
保護膜パターン１２６は半導体チップ本体１２２の上面上に配置され、保護膜パターン１２６は第１ボンディングパッド１２４を露出する開口を有する。保護膜パターン１２６は酸化物または窒化物を含む。
ヒューズボックス１２８はデータ貯蔵部でデータを貯蔵するトランジスターおよびキャパシタのような素子をリペアする複数個のヒューズ（図示せず）を含む。
第１絶縁膜パターン１３０はチップ領域（ＣＲ）だけではなく周辺領域（ＰＲ）も覆い、第１絶縁膜パターン１３０は半導体チップ本体１２２の上面に形成された第１ボンディングパッド１２４を露出する開口を有する。本実施形態で、第１絶縁膜パターン１３０は有機膜であってもよい。
第１再配線パターン１４０は第１絶縁膜パターン１３０上に配置される。第１再配線パターン１４０で用いることができる物質の例は銅、アルミニウム、アルミニウム合金などが挙げられる。
第１再配線パターン１４０は、平面上で見た時、ライン形状を有する。ライン形状を有する第１再配線パターン１４０の一側端部は第１絶縁膜パターン１３０によって、露出した第１ボンディングパッド１２４と電気的に連結され、第１再配線パターン１４０の他側端部は第１絶縁膜パターン１３０に沿ってチップ領域（ＣＲ）を通過して、周辺領域（ＰＲ）まで延びる。
第１再配線パターン１４０と第１絶縁膜パターン１３０との間には金属シードパターン１４２が配置される。金属シードパターン１４２はメッキによって、第１再配線パターン１４０を形成する時に必要とする。金属シードパターン１４２で用いることができる物質の例はチタニウム、ニッケルおよびバナジウムなどが挙げられる。
第２絶縁膜パターン１５０は第１絶縁膜パターン１３０上に配置され、第２絶縁膜パターン１５０は周辺領域（ＰＲ）に配置された第１再配線パターン１４０の一部を露出する開口を有する。
図７を再び参照すれば、第２ウエハーレベルパッケージ２００は第２半導体チップ２２０、第３絶縁膜パターン２３０、第２再配線パターン２４０、連結パターン２４６および第４絶縁膜パターン２５０を含む。
第２半導体チップ２２０は第１ウエハーレベルパッケージ１００の第２絶縁膜パターン１５０上に配置され、第２半導体チップ２２０はチップ領域（ＣＲ）上に配置される。
第２半導体チップ２２０は半導体チップ本体２２２、データ貯蔵部（図示せず）、データ処理部（図示せず）、第２ボンディングパッド２２４および保護膜パターン２２６を含む。これに加えて、第２半導体チップ２２０はヒューズボックス２２８を含む。
半導体チップ本体２２２は、例えば、直六面体形状を有して、半導体チップ本体２２２にはデータ貯蔵部、データ処理部、第２ボンディングパッド２２４および保護膜パターン２２６が配置される。
データ貯蔵部はデータを貯蔵する役割を果たして、データ処理部はデータを演算する役割を果たす。
第２ボンディングパッド２２４は半導体チップ本体２２２の上面上に配置され、データ貯蔵部およびデータ処理部と電気的に連結される。第２ボンディングパッド２２４は、例えば、半導体チップ本体２２２の上面中央に配置される。
保護膜パターン２２６は半導体チップ本体２２２の上面上に配置され、保護膜パターン２２６は第２ボンディングパッド２２４を露出する開口を有する。保護膜パターン２２６は酸化物または窒化物を含む。
ヒューズボックス２２８はデータ貯蔵部でデータを貯蔵するトランジスターおよびキャパシタのような素子をリペアする複数個のヒューズ（図示せず）を含む。
第３絶縁膜パターン２３０は第１ウエハーレベルパッケージ１００の第２絶縁膜パターン１５０上に配置される。第３絶縁膜パターン２３０はチップ領域（ＣＲ）に配置された第２半導体チップ２２０だけではなくチップ領域（ＣＲ）の周辺に形成された周辺領域（ＰＲ）を覆う。したがって、第３絶縁膜パターン２３０は第２半導体チップ２２０の上面と第２半導体チップ２２０の側面を共に覆う。
一方、第３絶縁膜パターン２３０は半導体チップ本体２２２の上面に形成された第２ボンディングパッド２２４を露出する開口および第１ウエハーレベルパッケージ１００の周辺領域（ＰＲ）に配置された第１再配線パターン１４０の一部を露出する貫通孔を有する。本実施形態で、第３絶縁膜パターン２３０は有機膜であってもよい。
第２再配線パターン２４０は第３絶縁膜パターン２３０上に配置される。第２再配線パターン２４０で用いることができる物質の例は銅、アルミニウム、アルミニウム合金などが挙げられる。
第２再配線パターン２４０は、平面上で見た時、ライン形状を有する。ライン形状を有する第２再配線パターン２４０の一側端部は第３絶縁膜パターン２３０の開口によって、露出した第２ボンディングパッド２２４と電気的に連結され、第２再配線パターン２４０の他側端部は第３絶縁膜パターン２３０に沿ってチップ領域（ＣＲ）を通過して、第３絶縁膜パターン２３０の周辺領域（ＰＲ）まで延びる。
連結パターン２４６の一側端部は第２再配線パターン２４０に電気的に連結され、連結パターン２４６の一側端部と対向する他側端部は第３絶縁膜パターン２３０に形成された前記貫通孔を通して、第１ウエハーレベルパッケージ１００の第２絶縁膜パターン１５０に形成された前記開口によって、露出した第１再配線パターン１４０と電気的に連結される。
連結パターン２４６の前記他側端部は第１ウエハーレベルパッケージ１００の第１再配線パターン１４０と電気的に連結するために第３絶縁膜パターン２３０から所定の高さまで突出する。
第２再配線パターン２４０と第３絶縁膜パターン２３０との間には金属シードパターン２４２が配置される。金属シードパターン２４２はメッキによって、第２再配線パターン２４０を形成する時に必要とする。金属シードパターン２４２で用いることができる物質の例はチタニウム、ニッケルおよびバナジウムなどが挙げられる。
第４絶縁膜パターン２５０は第３絶縁膜パターン２３０上に配置され、第３絶縁膜パターン２５０はチップ領域（ＣＲ）に配置された第２再配線パターン２４０の一部を露出する開口を有する。
本実施形態で、第４絶縁膜パターン２５０によって、露出した第２再配線パターン２４０には、例えば、ソルダボール２６０がアタッチされてもよい。
図７に示された実施形態では、例えば、第１ウエハーレベルパッケージ１００および第２ウエハーレベルパッケージ２００を利用して、積層ウエハーレベルパッケージ３００を実現することが図示および説明されている。
これと異なって、第２再配線パターン１４０を覆う第４絶縁膜パターン２５０に連結パターン２４６と対応する部分を露出する開口を図５に示されているように形成して、少なくとも３個のウエハーレベルパッケージが積層された積層ウエハーレベルパッケージを実現することができる。
一方、少なくとも３個のウエハーレベルパッケージが積層された積層ウエハーレベルパッケージを現現するためには互いに異なる構造を有する３個の種類のウエハーレベルパッケージが要求される。これと異なって、第２再配線パターン１４０を覆う第４絶縁膜パターン２５０のチップ領域（ＣＲ）を露出する第１開口および第４絶縁膜パターン２５０の周辺領域（ＰＲ）の連結パターンと対応する部分を露出する第２開口を図６に示されているようにウエハーレベルパッケージに形成することによって、ただ２個の種類のウエハーレベルパッケージに少なくとも３個のウエハーレベルパッケージが積層された積層ウエハーレベルパッケージを実現することができる。
一方、本実施形態では、例えば、同一なサイズを有するウエハーレベルパッケージで積層ウエハーレベルパッケージを実現することが記載されているが、これと異なって、互いに異なるサイズを有するウエハーレベルパッケージを利用して、積層ウエハーレベルパッケージを実現しても問題ない。
図８〜図１６は本発明の一実施形態による積層ウエハーレベルパッケージの製造方法を示した断面図である。
本発明の参考例とする一実施形態による積層ウエハーレベルパッケージの製造方法は、例えば、２個のウエハーレベルパッケージを積層することが図示および説明される。
図８を参照すれば、ウエハー（図示せず）上に半導体チップ（図示せず）が製造された後、製造された半導体チップのうちの良品半導体チップがダイソーティング工程を通して、選別される。
選別された良品半導体チップはベアウエハーであるベース基板１１０にマトリックス形態にアタッチされる。以下、ベース基板１１０にアタッチされた良品半導体チップを第１半導体チップ１２０と定義することにする。また、第１半導体チップ１２０がアタッチされるベース基板１１０の部分を図９に示されているようにチップ領域（ＣＲ）と定義することにし、チップ領域（ＣＲ）の周辺を周辺領域（ＰＲ）と定義することにする。
第１半導体チップ１２０には、例えば、データ貯蔵部およびデータ処理部を有する半導体チップ本体１２２、データ貯蔵部およびデータ処理部と電気的に連結された第１ボンディングパッド１２４および前記半導体チップ本体１２２を覆って第１ボンディングパッド１２４を露出する保護膜パターン１２６が形成される。これに加えて、半導体チップ本体１２２にはヒューズボックス１２８が形成されてもよい。
図１０を参照すれば、第１半導体チップ１２０がベース基板１１０上にアタッチされた後、ベース基板１１０には第１絶縁膜パターン１３０が形成される。
第１絶縁膜パターン１３０を形成するために、ベース基板１１０上には第１絶縁膜（図示せず）が形成され、これによって第１半導体チップ１２０は第１絶縁膜によって覆われる。第１絶縁膜は、例えば、有機物および感光物質を含み、スピンコーティング工程などによって、形成されてもよい。
第１絶縁膜が形成された後、第１絶縁膜はフォト工程および現象工程を含むフォト工程によってパターニングされて、ベース基板１１０上にはチップ領域（ＣＲ）および周辺領域（ＰＲ）を覆って第１ボンディングパッド１２４を露出する開口１３０ａを有する第１絶縁膜パターン１３０が形成される。
第１絶縁膜パターン１３０が形成された後、第１絶縁膜パターン１３０上には金属シード層（図示せず）が形成される。金属シード層で用いることができる物質の例はチタニウム、ニッケル、バナジウムおよび金属合金などが挙げられる。金属シード層は化学気相蒸着（ＣＶＤ）工程およびスパッタリング工程のような物理的気相蒸着（ＰＶＤ）工程によって、形成される。
金属シード層が形成された後、金属シード層上にはフォトレジストフィルムが形成される。フォトレジストフィルムはフォト工程によってパターニングされて、金属シード層上にはフォトレジストパターンが形成される。フォトレジストパターンは後述される第１再配線パターンが形成される金属シード層の部分を露出する開口を有する。
フォトレジストパターンをメッキ防止層で利用して、露出された金属シード層上には第１再配線パターン１４０がメッキ方法によって、形成される。第１再配線パターン１４０で用いることができる物質の例は銅、アルミニウム、アルミニウム合金および金属合金などが挙げられる。
第１再配線パターン１４０が形成された後、フォトレジストパターンはアッシング工程および／またはストリップ工程によって、金属シード層から除去される。次に、金属シード層は第１再配線パターン１４０をエッチングマスクに利用してパターニングされて、第１再配線パターン１４０と第１絶縁膜パターン１３０との間には金属シードパターン１４２が形成される。
本実施形態では、第１再配線パターン１４０はメッキ方法によって形成されるが、これと異なって第１再配線パターン１４０は金属膜蒸着工程、フォトレジストパターン形成工程および金属膜パターニング工程を含むフォトリソグラフィ工程によって、形成されてもよい。
図１２を参照すれば、第１再配線パターン１４０が形成された後、第１再配線パターン１４０上には第２絶縁膜パターン１５０が形成される。
第２絶縁膜パターン１５０を形成するために、第１絶縁膜パターン１３０上にはチップ領域（ＣＲ）および周辺領域（ＰＲ）を覆う第２絶縁膜（図示せず）が形成される。第２絶縁膜は、例えば、有機物および感光物質を含む。第２絶縁膜はスピンコーティング工程などによって、形成されてもよい。
第２絶縁膜は前記フォト工程によってパターニングされて、周辺領域（ＰＲ）に配置された第１再配線パターン１４０の一部を露出する開口１５２を有する第２絶縁膜パターン１５０が形成される。こうして、第１ウエハーレベルパッケージ１００が製造される。
図１３を参照すれば、第２絶縁膜パターン１５０上には良品第２半導体チップ２２０が配置される。第２半導体チップ２２０はチップ領域（ＣＲ）上に配置される。第２半導体チップ２２０には、例えば、データ貯蔵部およびデータ処理部を有する半導体チップ本体２２２、データ貯蔵部およびデータ処理部と電気的に連結された第２ボンディングパッド２２４および半導体チップ本体２２２を覆って第２ボンディングパッド２２４を露出する保護膜パターン２２６が形成される。これに加えて、半導体チップ本体２２２にはヒューズボックス２２８が形成されてもよい。
図１４を参照すれば、第２半導体チップ２２０がチップ領域（ＣＲ）上に配置された後、チップ領域（ＣＲ）および周辺領域（ＰＲ）を覆う第３絶縁膜パターン２３０が形成される。
第３絶縁膜パターン２３０を形成するために、第１ウエハーレベルパッケージ１００の第２絶縁膜パターン１５０のチップ領域（ＣＲ）および周辺領域（ＰＲ）上には第３絶縁膜（図示せず）が形成される。第３絶縁膜は有機物および感光物質を含み、第３絶縁膜はスピンコーティング工程などによって、形成される。
第３絶縁膜は前記フォト工程によってパターニングされて、第１ウエハーレベルパッケージ１００の第２絶縁膜パターン１５０上には第３絶縁膜パターン２３０が形成される。第３絶縁膜パターン２３０は第２半導体チップ２２０のボンディングパッドを露出する開口２３０ａおよび図１２に示された第１ウエハーレベルパッケージ１００の第２絶縁膜パターン１５０に形成された開口１５２を露出する開口２３０ｂを有する。
図１５を参照すれば、第３絶縁膜パターン２３０が形成された後、第３絶縁膜パターン２３０上には金属シード層（図示せず）が形成される。金属シード層は第３絶縁膜パターン２３０の開口２３０ａ，２３０ｂによって、形成された第３絶縁膜パターン２３０の内
側面にも形成される。金属シード層で用いることができる物質の例はチタニウム、ニッケルおよびバナジウムなどが挙げられる。金属シード層は化学気相蒸着（ＣＶＤ）工程およびスパッタリング工程のような物理的気相蒸着（ＰＶＤ）工程によって、形成される。
金属シード層が形成された後、金属シード層上にはフォトレジストフィルムが形成される。フォトレジストフィルムはフォト工程によってパターニングされて、金属シード層上にはフォトレジストパターンが形成される。フォトレジストパターンは金属シード層のうちに後述される第２再配線パターンが形成される部分を露出する開口を有する。
フォトレジストパターンをメッキ防止層で利用して、露出された金属シード層上には第２再配線パターン２４０がメッキ方法によって、形成される。第２再配線パターン２４０は第３絶縁膜パターン２３０上にライン形状に配置され、第２再配線パターン２４０の一側端部は第２ボンディングパッド２２４と電気的に連結され、第２再配線パターン２４０の他側端部はチップ領域（ＣＲ）から周辺領域（ＰＲ）まで延びる。第２再配線パターン２４０で用いることができる物質の例は銅、アルミニウム、アルミニウム合金および金属合金などが挙げられる。
第２再配線パターン２４０の形成中、第３絶縁膜パターン２３０によって形成された開口２３０ｂの内部に、第１ウエハーレベルパッケージ１００の第１再配線パターン１４０と電気的に連結された連結パターン２４６が形成される。
第２再配線パターン２４０および連結パターン２４６が形成された後、フォトレジストパターンはアッシング工程および／またはストリップ工程によって、金属シード層から除去される。次に、金属シード層は第２再配線パターン２４０をエッチングマスクに利用してパターニングされて、第２再配線パターン２４０と第３絶縁膜パターン２３０との間には金属シードパターン２４２が形成される。
本実施形態では、第２再配線パターン２４０はメッキ方法によって形成されるが、これと異なって第２再配線パターン２４０は金属膜蒸着工程、フォトレジストパターン形成工程および金属膜パターニング工程を含むフォトリソグラフィ工程によって、形成されてもよい。
図１５を再び参照すれば、第２再配線パターン２４０が形成された後、第２再配線パターン２４０上には第３絶縁膜パターン２３０のチップ領域（ＣＲ）および周辺領域（ＰＲ）を覆う第４絶縁膜（図示せず）が形成される。第４絶縁膜は感光物質および有機物を含む。
第４絶縁膜は前記フォト工程を利用してパターニングされて、第３絶縁膜パターン２３０上には開口を有する第４絶縁膜パターン２５０が形成され、これによって、第２ウエハーレベルパッケージ２００が製造される。
第２ウエハーレベルパッケージ２００の第４絶縁膜パターン２５０はチップ領域（ＣＲ）に形成された第２再配線パターン２４０を露出する開口２５２を含む。第４絶縁膜パターン２５０にチップ領域（ＣＲ）を露出する開口２５２が形成される場合、本実施形態による積層ウエハーレベルパッケージは２個のウエハーレベルパッケージが積層される。
反対に、第４絶縁膜パターン２５０が図５に示されているように周辺領域（ＰＲ）に形成された第２再配線パターン２４０の一部を露出する開口２５４を有する場合、本実施形態による第２ウエハーレベルパッケージ２００を少なくとも２個以上積層して、３個以上のウエハーレベルパッケージからなる積層半導体パッケージを製造することができる。
一方、図６に示されているように第２ウエハーレベルパッケージ２００の第４絶縁膜パターン２５０にチップ領域（ＣＲ）の第２再配線パターン２４０の一部を露出する第１開口２５６および第４絶縁膜パターン２５０の周辺領域（ＰＲ）の第２再配線パターン２４０の一部を露出する第２開口２５７を形成して、３個以上のウエハーレベルパッケージからなる積層半導体パッケージを製造することができる。
図１６を参照すれば、第４絶縁膜パターン２５０のチップ領域（ＣＲ）に形成された開口２５２にはソルダボール２６０がアタッチされて積層ウエハーレベルパッケージ３００が製造される。
以上、ここでは本発明を特定実施形態に関連して示して説明したが、本発明がそれに限定されるのではなくて、特許請求の範囲は本発明の精神と分野を離脱しない限度で本発明が多様に改造および変更できるということは当技術分野における通常の知識を有する人は容易に知ることが出来る。
１００，２００ 半導体パッケージ
１１０ ベース基板
１２０，２２０ 半導体チップ
１２２，２２２ 半導体チップ本体
１２４，２２４ ボンディングパッド
１２６，２２６ 保護膜パターン
１２８，２２８ ヒューズボックス
１３０，１５０，２３０，２５０ 絶縁膜パターン
１３０ａ，１５２，２３０ａ，２３０ｂ，２５２，２５４ 開口
１４０，２４０ 再配線パターン
１４２，２４２ 金属シードパターン
２４６ 連結パターン
２５６ 第１開口
２５７ 第２開口
２６０ ソルダボール
３００ 積層ウエハーレベルパッケージ

Claims (8)

  1. ボンディングパッドを有する半導体チップと、
    前記半導体チップの外郭を覆って、前記ボンディングパッドを露出する第１絶縁膜パターンと、
    前記第１絶縁膜パターン上に配置され、前記各ボンディングパッドから前記半導体チップの外部まで延び、前記半導体チップの外部から前記第１絶縁膜パターンを貫く連結パターンを有する再配線パターンと、
    前記第１絶縁膜パターン上に配置され、前記再配線パターンの一部を露出する開口を有する第２絶縁膜パターンとを含むことを特徴とする半導体パッケージ。
  2. 前記再配線パターンおよび前記連結パターンは一体に形成されたことを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記再配線パターンおよび前記連結パターンはメッキ層であることを特徴とする請求項１に記載の半導体パッケージ。
  4. 前記再配線パターンと連結された前記連結パターンは前記第１絶縁膜パターンから突出することを特徴とする請求項１に記載の半導体パッケージ。
  5. 前記第２絶縁膜パターンの前記開口は前記半導体チップと向き合う前記第２絶縁膜パターンに形成されることを特徴とする請求項１に記載の半導体パッケージ。
  6. 前記開口によって、露出した前記再配線パターン上にはソルダボールが配置されることを特徴とする請求項５に記載の半導体パッケージ。
  7. 前記第２絶縁膜パターンの前記開口は前記連結パターンと対応する前記第２絶縁膜パターンに形成されることを特徴とする請求項１に記載の半導体パッケージ。
  8. 前記第２絶縁膜パターンの前記開口は前記連結パターンと対応する前記第２絶縁膜パターンに形成された第１開口および前記半導体チップと向き合う前記第２絶縁膜パターンに形成された第２開口を含むことを特徴とする請求項１に記載の半導体パッケージ。


JP2012219387A 2007-07-27 2012-10-01 半導体パッケージ、これを有する積層ウエハーレベルパッケージおよび積層ウエハーレベルパッケージの製造方法 Pending JP2012256951A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020070076016A KR100905785B1 (ko) 2007-07-27 2007-07-27 반도체 패키지, 이를 갖는 적층 웨이퍼 레벨 패키지 및적층 웨이퍼 레벨 패키지의 제조 방법
KR10-2007-0076016 2007-07-27

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2008113178A Division JP2009033108A (ja) 2007-07-27 2008-04-23 半導体パッケージ、これを有する積層ウエハーレベルパッケージおよび積層ウエハーレベルパッケージの製造方法

Publications (1)

Publication Number Publication Date
JP2012256951A true JP2012256951A (ja) 2012-12-27

Family

ID=40294552

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2008113178A Pending JP2009033108A (ja) 2007-07-27 2008-04-23 半導体パッケージ、これを有する積層ウエハーレベルパッケージおよび積層ウエハーレベルパッケージの製造方法
JP2012219387A Pending JP2012256951A (ja) 2007-07-27 2012-10-01 半導体パッケージ、これを有する積層ウエハーレベルパッケージおよび積層ウエハーレベルパッケージの製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2008113178A Pending JP2009033108A (ja) 2007-07-27 2008-04-23 半導体パッケージ、これを有する積層ウエハーレベルパッケージおよび積層ウエハーレベルパッケージの製造方法

Country Status (4)

Country Link
US (2) US7911065B2 (ja)
JP (2) JP2009033108A (ja)
KR (1) KR100905785B1 (ja)
TW (1) TWI383480B (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9735136B2 (en) * 2009-03-09 2017-08-15 Micron Technology, Inc. Method for embedding silicon die into a stacked package
JP5188426B2 (ja) * 2009-03-13 2013-04-24 新光電気工業株式会社 半導体装置及びその製造方法、電子装置
JP5355504B2 (ja) * 2009-07-30 2013-11-27 株式会社東芝 半導体装置の製造方法および半導体装置
US8039304B2 (en) 2009-08-12 2011-10-18 Stats Chippac, Ltd. Semiconductor device and method of dual-molding die formed on opposite sides of build-up interconnect structures
TWI528514B (zh) * 2009-08-20 2016-04-01 精材科技股份有限公司 晶片封裝體及其製造方法
KR101123805B1 (ko) 2010-07-26 2012-03-12 주식회사 하이닉스반도체 스택 패키지 및 그 제조방법
JP5671606B2 (ja) * 2011-03-09 2015-02-18 国立大学法人 東京大学 半導体装置の製造方法
WO2012120659A1 (ja) 2011-03-09 2012-09-13 国立大学法人東京大学 半導体装置の製造方法
US20140252632A1 (en) * 2013-03-06 2014-09-11 Hans-Joachim Barth Semiconductor devices
US11450606B2 (en) 2018-09-14 2022-09-20 Mediatek Inc. Chip scale package structure and method of forming the same
US20200312732A1 (en) 2018-09-14 2020-10-01 Mediatek Inc. Chip scale package structure and method of forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005209689A (ja) * 2004-01-20 2005-08-04 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006148161A (ja) * 2006-02-15 2006-06-08 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2007059493A (ja) * 2005-08-23 2007-03-08 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10011005B4 (de) * 1999-07-01 2004-03-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Multi-Chip-Modul und Verfahren zum Herstellen eines Multi-Chip-Moduls
JP2001320015A (ja) * 2000-05-12 2001-11-16 Sony Corp 半導体装置およびその製造方法
JP2004140037A (ja) * 2002-10-15 2004-05-13 Oki Electric Ind Co Ltd 半導体装置、及びその製造方法
US7514767B2 (en) * 2003-12-03 2009-04-07 Advanced Chip Engineering Technology Inc. Fan out type wafer level package structure and method of the same
JP2005353837A (ja) * 2004-06-10 2005-12-22 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006173232A (ja) * 2004-12-14 2006-06-29 Casio Comput Co Ltd 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005209689A (ja) * 2004-01-20 2005-08-04 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007059493A (ja) * 2005-08-23 2007-03-08 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2006148161A (ja) * 2006-02-15 2006-06-08 Casio Comput Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
TWI383480B (zh) 2013-01-21
TW200905828A (en) 2009-02-01
US7911065B2 (en) 2011-03-22
US20110127672A1 (en) 2011-06-02
US20090026629A1 (en) 2009-01-29
KR20090011949A (ko) 2009-02-02
US8203217B2 (en) 2012-06-19
KR100905785B1 (ko) 2009-07-02
JP2009033108A (ja) 2009-02-12

Similar Documents

Publication Publication Date Title
JP2012256951A (ja) 半導体パッケージ、これを有する積層ウエハーレベルパッケージおよび積層ウエハーレベルパッケージの製造方法
US7939947B2 (en) Semiconductor package structure
US7416918B2 (en) Direct build-up layer on an encapsulated die package having a moisture barrier structure
JP4098578B2 (ja) ウェーハレベル積層チップパッケージ及びその製造方法
US7825504B2 (en) Semiconductor package and multi-chip semiconductor package using the same
US11404346B2 (en) Semiconductor package
US8222083B2 (en) Semiconductor package adapted for high-speed data processing and damage prevention of chips packaged therein and method for fabricating the same
JP5086115B2 (ja) ウエハーレベル半導体パッケージおよびその製造方法
US7196000B2 (en) Method for manufacturing a wafer level chip scale package
US20120299199A1 (en) Stacked wafer level package having a reduced size
US20230146085A1 (en) Semiconductor package and method of manufacturing the same
US8847377B2 (en) Stacked wafer level package having a reduced size
CN111710672A (zh) 一种半导体封装件及其制备方法
US7923294B2 (en) Semiconductor package and method for manufacturing the same for decreasing number of processes
US10950535B2 (en) Package structure and method of manufacturing the same
KR20180071476A (ko) 팬-아웃 웨이퍼 레벨 반도체 패키지의 제조방법
KR20090077202A (ko) 웨이퍼 레벨 반도체 패키지
KR100876885B1 (ko) 반도체 패키지 및 이의 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121009

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131210

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140507