KR101046383B1 - 반도체 패키지 - Google Patents

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KR101046383B1
KR101046383B1 KR1020090017989A KR20090017989A KR101046383B1 KR 101046383 B1 KR101046383 B1 KR 101046383B1 KR 1020090017989 A KR1020090017989 A KR 1020090017989A KR 20090017989 A KR20090017989 A KR 20090017989A KR 101046383 B1 KR101046383 B1 KR 101046383B1
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Abstract

반도체 패키지가 개시되어 있다. 반도체 패키지는 제1 면 및 상기 제1 면과 대향 하는 제2 면을 갖는 반도체 칩 및 상기 제1 및 제2 면들을 관통하며 상기 제2 면으로부터 돌출된 제1 단부를 갖는 관통 전극부 및 상기 제1 단부와 대향 하는 제2 단부에 일체로 형성되며 결합홈이 형성된 결합 전극부를 갖는 관통 전극 및 상기 결합 전극부의 내측면에 배치되며 중공을 갖는 접속층을 포함한다.

Description

반도체 패키지{semiconductor package}
본 발명은 반도체 패키지에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및/또는 방대한 데이터를 단 시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
최근에는 데이터 저장 용량을 증가 또는 데이터 처리 속도를 보다 향상시키기 위해서 적어도 2 개의 반도체 칩들을 적층한 적층 반도체 패키지가 개발되고 있다.
적층 반도체 패키지를 제조하기 위해서는 적층된 각 반도체 칩들을 전기적으로 연결하기 위한 도전성 와이어 또는 각 반도체 칩들은 관통하는 관통 전극들을 필요로 한다.
최근 관통 전극이 형성된 각 반도체 칩들의 사이즈가 감소되고 있고, 이로 인해 관통 전극의 사이즈 역시 크게 감소되고 있다. 관통 전극의 사이즈가 감소될 경우 적층된 각 반도체 칩들에 형성된 관통 전극들의 접촉 면적 및 접속 면적이 크게 감소되어 인접한 관통 전극들 사이의 접속 불량이 발생되는 문제점이 있다.
본 발명의 하나의 목적은 인접한 관통 전극들의 접속 불량을 방지하기에 적합한 구조를 갖는 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는 제1 면 및 상기 제1 면과 대향 하는 제2 면을 갖는 반도체 칩 및 상기 제1 및 제2 면들을 관통하며 상기 제2 면으로부터 돌출된 제1 단부를 갖는 관통 전극부 및 상기 제1 단부와 대향 하는 제2 단부에 일체로 형성되며 결합홈이 형성된 결합 전극부를 갖는 관통 전극을 포함한다.
반도체 패키지는 상기 결합 전극부의 내측면에 배치되며 중공을 갖는 접속층을 더 포함한다.
반도체 패키지의 상기 접속층은 솔더를 포함한다.
반도체 패키지의 상기 관통 전극부의 상기 제1 단부의 사이즈는 상기 중공에 끼워지는 사이즈를 갖는다.
반도체 패키지의 상기 제1 단부는 상기 중공의 깊이와 동일한 높이로 돌출된다.
반도체 패키지의 상기 관통 전극부는 상기 반도체 칩의 본딩 패드를 관통한다.
본 발명에 따른 반도체 패키지는 제1 면 및 상기 제1 면과 대향 하는 제2 면, 상기 제1 및 제2 면들을 관통하며 제1 사이즈를 갖는 관통홀 및 상기 제2 면으 로부터 상기 제1 면을 향하는 방향으로 형성되고 상기 관통홀과 연결되며 상기 제1 사이즈보다 큰 제2 사이즈를 갖는 리세스부가 상기 제1 면을 향하는 방향으로 형성된 반도체 칩 및 상기 관통홀에 배치되며 상기 제1 면으로부터 돌출된 제1 단부 갖는 관통 전극부 및 상기 리세스부 내에 배치되고 상기 제1 단부와 대향 하는 제2 단부에 일체로 형성되며 상기 제1 면을 향하는 방향으로 형성된 결합홈이 형성된 결합 전극부를 갖는 관통 전극을 포함한다.
반도체 패키지는 상기 결합 전극부의 내측면에 배치되며 중공을 갖는 접속층을 더 포함한다.
반도체 패키지의 상기 접속층은 솔더를 포함한다.
반도체 패키지의 상기 관통 전극부의 상기 제1 단부의 사이즈는 상기 중공에 끼워지는 사이즈를 갖는다.
반도체 패키지의 상기 제1 단부의 돌출 길이는 상기 중공의 깊이와 동일하다.
반도체 패키지의 상기 관통 전극부는 상기 반도체 칩의 본딩 패드를 관통한다.
본 발명에 따르면, 관통 전극의 일측 단부는 기둥 형상으로 형성하고, 관통 전극의 상기 일측 단부와 대향하는 타측 단부에는 상기 일측 단부가 끼워지는 홈을 형성하여 관통 전극들이 상호 요철 결합되도록 하여 관통 전극들 사이의 물리적 결합력을 보다 향상시킬 수 있는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 반도체 패키지(300)는 반도체 칩(100) 및 관통 전극(200)을 포함한다. 본 실시예에서, 반도체 패키지(300)의 반도체 칩(100)은 도 1에 도시된 바와 같이 적어도 2 개가 적층될 수 있다.
반도체 칩(100)은 제1 면(101) 및 제1 면(101)과 대향 하는 제2 면(102)을 갖는 플레이트 형상을 갖는다. 반도체 칩(100)은, 예를 들어, 직육면체 형상을 가질 수 있다.
반도체 칩(100)은 데이터를 저장하는 데이터 저장부(미도시) 및/또는 데이터를 처리하는 데이터 처리부(미도시)를 포함하는 회로부(미도시)를 포함한다. 이에 더하여, 반도체 칩(100)은 회로부와 전기적으로 연결된 본딩 패드(110)를 포함한다.
관통 전극(200)은 관통 전극부(210) 및 결합 전극부(220)를 포함한다.
관통 전극부(210)는 반도체 칩(100)의 제1 면(101) 및 제2 면(102)을 관통하고, 관통 전극부(210)의 제1 단부는 제2 면(102)으로부터 소정 길이로 돌출된다. 본 실시예에서, 관통 전극부(210)는 구리를 포함할 수 있다.
본 실시예에서, 관통 전극부(210)는, 예를 들어, 반도체 칩(100)의 본딩 패드(110)를 관통할 수 있다.
결합 전극부(220)는 반도체 칩(100)의 제1 면(101) 상에 배치되며, 결합 전극부(220)는 관통 전극부(210)의 상기 제1 단부와 대향 하는 제2 단부와 일체로 형성된다.
결합 전극부(220)는, 예를 들어, 실린더 형상을 갖고, 결합 전극부(220)는 결합 전극부(220)의 단부로부터 오목하게 형성된 결합홈(222)을 갖는다. 즉, 결합 전극부(220)는 중공을 갖는 실린더 형상을 갖는다.
결합 전극부(220)의 결합홈(222) 내에는 접속층(224)이 형성된다. 접속층(224)은 결합홈(222)에 의하여 형성된 결합 전극부(220)의 내측면을 따라 형성된다. 본 실시예에서, 접속층(224)에 의하여 형성된 중공의 사이즈는 상기 관통 전극부(210)의 제1 단부가 끼워지기에 적합한 사이즈를 갖는다. 본 실시예에서, 접속층(224)으로 사용될 수 있는 물질의 예로서는 솔더와 같은 저융점 금속을 들 수 있다. 결합 전극부(220)는 반도체 칩(100)의 본딩 패드(110)와 전기적으로 접속된다.
본 실시예에서, 결합 전극부(220)의 깊이는 반도체 칩(100)의 제2 면(102)으로부터 돌출된 관통 전극부(210)의 돌출 길이와 실질적으로 동일한 것이 바람직하다.
한편, 관통 전극부(210) 및 결합 전극부(220)를 포함하는 관통 전극(200)의 표면에는 씨드 금속막(230)이 형성된다. 씨드 금속막(230)으로 사용될 수 있는 금속의 예로서는 티타늄, 니켈, 바나듐, 구리 등을 들 수 있다.
도 1을 다시 참조하면, 반도체 칩(100) 및 관통 전극(200)을 갖는 반도체 패키지(300)는 적어도 2 개가 적층되고, 하부에 배치된 하부 반도체 패키지의 결합 전극부(220)에는 상부에 배치된 상부 반도체 패키지의 반도체 칩(100)의 제2 면(102)으로부터 돌출된 관통 전극부(210)의 제1 단부가 전기적으로 접속되어 관통 전극(200)들의 결합력을 보다 향상시킬 수 있다.
도 2 내지 도 7들은 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 2를 참조하면, 실리콘 웨이퍼에 반도체 소자 제조 공정을 통해 복수개의 반도체 칩(100)들을 형성한다. 각 반도체 칩(100)들은 제1 면(101) 및 제1 면(101)과 대향 하는 제2 면(102)을 갖는 직육면체 형상을 갖고, 각 반도체 칩(100)들은 본딩 패드(110)들을 포함한다.
도 3을 참조하면, 각 반도체 칩(100)에는 블라인드 비아(115)들이 형성된다. 각 블라인드 비아(115)들은 본딩 패드(110)들을 관통하며, 각 블라인드 비아(115)들은 반도체 칩(100)의 제1 면(101)으로부터 제2 면(102)을 향하는 방향으로 형성된다. 블라인드 비아(115)는 반도체 칩(100)의 두께 이하의 깊이를 갖는다.
블라인드 비아(115)가 형성된 후, 블라인드 비아(115)에 의하여 형성된 각 반도체 칩(100)의 내측면을 따라 중공을 갖는 절연막(116)이 형성된다. 절연막(116)은 무기 산화막 또는 유기막을 포함할 수 있다.
도 4를 참조하면, 블라인드 비아(115) 및 절연막(116)이 형성된 후, 반도체 칩(100)의 제1 면(101) 상에는 희생막이 도포되고, 희생막은 패터닝되어 반도체 칩(100)의 제1 면(101) 상에는 희생 패턴(117)이 형성된다. 희생 패턴(117)은 블라인드 비아(115)를 노출하는 개구(117a)를 포함한다.
도 5를 참조하면, 희생 패턴(117)이 반도체 칩(100)의 제1 면(101) 상에 형성된 후, 희생 패턴(117) 및 노출된 반도체 칩(100)에는 금속 씨드막(120)이 형성된다. 금속 씨드막(120)은 매우 얇은 두께를 갖고, 금속 씨드막(120)은 물리적 기상 증착(PVD) 공정 또는 화학 기상 증착(CVD) 공정에 의하여 형성된다. 금속 씨드막(120)으로서 사용될 수 있는 금속의 예로서는 티타늄, 니켈, 바나듐 및 구리 등을 들 수 있다.
금속 씨드막(120)이 희생 패턴(117) 및 노출된 반도체 칩(100)에 형성된 후, 희생 패턴(117)의 상면에 대응하는 금속 씨드막(120) 상에는 도금 마스크로서 역할하는 포토레지스트 패턴(125)이 형성될 수 있다.
도 6을 참조하면, 포토레지스트 패턴(125)이 금속 씨드막(120) 상에 형성된 후, 노출된 금속 씨드막(120)을 이용하여 도금 공정이 수행되어, 블라인드 비아(115)의 내부에는 관통 전극부(210)가 형성되고, 희생 패턴(117)의 측면에 형성된 금속 씨드막(120)에는 결합 전극부(220)가 형성되어 관통 전극(200)이 형성된다. 본 실시예에서, 관통 전극(200)은 구리를 포함할 수 있다. 관통 전극부(210) 및 결합 전극부(220)는 일체로 형성되며, 결합 전극부(220)에는 리세스 형상의 결합홈(222)이 형성된다.
관통 전극(200)이 형성된 후, 포토레지스트 패턴(125)으로부터 노출된 관통 전극(200)을 이용하여 도금 공정을 수행하여 결합홈(222)을 덮는 예비 접속 층(224a)을 형성한다.
이어서, 포토레지스트 패턴(125)은 씨드 금속막(120)으로부터 제거되고, 씨드 금속막(120)은 희생 패턴(117)이 노출될 때까지, 예를 들어, 연마된다.
도 7을 참조하면, 희생 패턴(117) 상에 배치된 씨드 금속막(120)이 희생 패턴(117)으로부터 제거된 후, 희생 패턴(117)은 반도체 칩(110)으로부터 제거된다. 또한, 반도체 칩(100)의 제2 면(102)은 관통 전극부(210)의 단부가 소정 길이로 돌출될 때까지 에치백 공정에 의하여 식각되어 반도체 패키지(300)가 제조된다.
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 8을 참조하면, 반도체 패키지(600)는 반도체 칩(400) 및 관통 전극(500)을 포함한다. 본 실시예에서, 반도체 패키지(600)의 반도체 칩(400)은 도 8에 도시된 바와 같이 적어도 2 개가 적층될 수 있다.
반도체 칩(400)은 제1 면(401) 및 제1 면(401)과 대향 하는 제2 면(402)을 갖는 플레이트 형상을 갖는다. 반도체 칩(400)은, 예를 들어, 직육면체 형상을 가질 수 있다.
반도체 칩(400)은 데이터를 저장하는 데이터 저장부(미도시) 및/또는 데이터를 처리하는 데이터 처리부(미도시)를 포함하는 회로부(미도시)를 포함한다. 이에 더하여, 반도체 칩(400)은 회로부와 전기적으로 연결된 본딩 패드(410)를 포함한다.
관통 전극(500)은 관통 전극부(510) 및 결합 전극부(520)를 포함한다.
관통 전극부(510)의 제1 단부는 반도체 칩(400)의 제1 면(401)으로부터 소정 깊이로 형성되고, 관통 전극부(510)의 제1 단부와 대향하는 제2 단부는 제1 면(401)으로부터 소정 길이로 돌출된다. 본 실시예에서, 관통 전극부(510)는 구리를 포함할 수 있다. 본 실시예에서, 관통 전극부(510)는, 예를 들어, 반도체 칩(400)의 본딩 패드(410)를 관통할 수 있다.
결합 전극부(520)는 반도체 칩(400)의 제2 면(402)으로부터 소정 깊이로 형성된 리세스부(521) 상에 배치되며, 결합 전극부(520)는 관통 전극부(510)의 상기 제1 단부와 일체로 형성된다.
결합 전극부(520)는, 예를 들어, 실린더 형상을 갖고, 결합 전극부(520)는 결합 전극부(520)의 단부로부터 오목하게 형성된 결합홈(522)을 갖는다. 즉, 결합 전극부(520)는 중공을 갖는 실린더 형상을 갖는다.
결합 전극부(520)의 결합홈(522) 내에는 접속층(524)이 형성된다. 접속층(524)은 결합홈(522)에 의하여 형성된 결합 전극부(520)의 내측면을 따라 형성된다. 본 실시예에서, 접속층(524)에 의하여 형성된 중공의 사이즈는 상기 관통 전극부(510)의 제2 단부가 끼워지기에 적합한 사이즈를 갖는다. 본 실시예에서, 접속층(524)으로 사용될 수 있는 물질의 예로서는 솔더와 같은 저융점 금속을 들 수 있다.
본 실시예에서, 결합 전극부(520)의 깊이는 반도체 칩(400)의 제1 면(101)으로부터 돌출된 관통 전극부(510)의 돌출 길이와 실질적으로 동일한 것이 바람직하다.
한편, 관통 전극부(510) 및 결합 전극부(520)를 포함하는 관통 전극(500)의 표면에는 씨드 금속막(530)이 형성된다. 씨드 금속막(530)으로 사용될 수 있는 금속의 예로서는 티타늄, 니켈, 바나듐, 구리 등을 들 수 있다.
도 8을 다시 참조하면, 반도체 칩(400) 및 관통 전극(500)을 갖는 반도체 패키지(600)는 적어도 2 개가 적층되고, 하부에 배치된 하부 반도체 패키지의 관통 전극부(510)에는 상부에 배치된 상부 반도체 패키지의 반도체 칩(400)의 제2 면(102)에 형성된 결합 전극부(520)의 접속층(524)이 전기적으로 접속되어 관통 전극(500)들 사이의 결합력을 보다 향상시킬 수 있다.
이상에서 상세하게 설명한 바에 의하면, 관통 전극의 일측 단부는 기둥 형상으로 형성하고, 관통 전극의 상기 일측 단부와 대향하는 타측 단부에는 상기 일측 단부가 끼워지는 홈을 형성하여 관통 전극들이 상호 요철 결합되도록 하여 관통 전극들 사이의 물리적 결합력을 보다 향상시킬 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2 내지 도 7들은 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.

Claims (12)

  1. 제1 면 및 상기 제1 면과 대향 하는 제2 면을 갖는 반도체 칩;
    상기 제1 및 제2 면들을 관통하며 상기 제2 면으로부터 돌출된 제1 단부를 갖는 관통 전극부 및 상기 제1 단부와 대향 하는 제2 단부에 일체로 형성되며 결합홈이 형성된 결합 전극부를 갖는 관통 전극;및
    상기 결합 전극부의 내측면에 배치되며 중공을 갖는 접속층을 포함하는 반도체 패키지.
  2. 삭제
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 접속층은 솔더를 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 관통 전극부의 상기 제1 단부의 사이즈는 상기 중공에 끼워지는 사이즈를 갖는 것을 특징으로 하는 반도체 패키지.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1 단부의 돌출 길이는 상기 중공의 깊이와 동일한 것을 특징으로 하는 반도체 패키지.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 관통 전극부는 상기 반도체 칩의 본딩 패드를 관통하는 것을 특징으로 하는 반도체 패키지.
  7. 제1 면 및 상기 제1 면과 대향 하는 제2 면, 상기 제1 및 제2 면들을 관통하며 제1 사이즈를 갖는 관통홀 및 상기 제2 면으로부터 상기 제1 면을 향하는 방향으로 형성되고 상기 관통홀과 연결되며 상기 제1 사이즈보다 큰 제2 사이즈를 갖는 리세스부가 상기 제1 면을 향하는 방향으로 형성된 반도체 칩;
    상기 관통홀에 배치되며 상기 제1 면으로부터 돌출된 제1 단부 갖는 관통 전극부 및 상기 리세스부 내에 배치되고 상기 제1 단부와 대향 하는 제2 단부에 일체로 형성되며 상기 제1 면을 향하는 방향으로 형성된 결합홈이 형성된 결합 전극부를 갖는 관통 전극;및
    상기 결합 전극부의 내측면에 배치되며 중공을 갖는 접속층을 포함하는 반도체 패키지.
  8. 삭제
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 접속층은 솔더를 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 관통 전극부의 상기 제1 단부의 사이즈는 상기 중공에 끼워지는 사이즈를 갖는 것을 특징으로 하는 반도체 패키지.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제1 단부의 돌출 길이는 상기 중공의 깊이와 동일한 것을 특징으로 하는 반도체 패키지.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 관통 전극부는 상기 반도체 칩의 본딩 패드를 관통하는 것을 특징으로 하는 반도체 패키지.
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KR20010062734A (ko) * 1999-12-27 2001-07-07 마츠시타 덴끼 산교 가부시키가이샤 반도체 장치 및 그 제조 방법
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