KR100419465B1 - 반도체장치 및 그 제조방법, 회로기판 및 전자기기 - Google Patents

반도체장치 및 그 제조방법, 회로기판 및 전자기기 Download PDF

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세이코 엡슨 가부시키가이샤
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Abstract

본 발명의 반도체장치의 제조방법은, 반도체 칩의 제1 면측에 범프를 돌출시켜 형성하는 공정과, 제1 면과는 반대의 제2 면측에, 도전층을 제2 면으로부터 오목한 위치에 노출시켜 형성하는 공정을 포함하며, 도전층의 구멍으로부터 노출부와 범프가 전기적인 접속부로 이루어진다.

Description

반도체장치 및 그 제조방법, 회로기판 및 전자기기{Semiconductor device and method of manufacturing the same, Circuit board, and Electronic instrument}
본 발명은 반도체장치 및 그 제조방법과 회로기판 및 전자기기에 관한 것이다.
(종래기술)
근년, 복수의 반도체 칩을 적층한 반도체장치가 개발되어 있다. 도 17은 그 일예로서, 일본 특개평 11-135714호 공보에 게재된 도면이다. 그 대부분은, 반도체 칩의 전극에 와이어 또는 리드를 본딩하여 전기적인 접속을 도모한 것이었지만, 와이어 등을 마련하였기 때문에 소형화에 한계가 있었다.
또한, 반도체 칩에 관통구멍을 형성하고, 관통구멍에 납을 충전함과 함께 범프를 형성하며, 상하의 반도체 칩 사이의 전기적인 접속을 도모하는 것도 개발되어 있다. 이것에 의하면, 적층된 반도체 칩 사이에 범프의 높이에 상당하는 틈이 형성되기 때문에 박형화에 한계가 있었다.
본 발명은, 이러한 문제점을 해결하는 것이며, 그 목적은 소형화 및 박형화가 가능한 반도체장치 및 그 제조방법과 회로기판 및 전자기기를 제공하는 데 있다.
(1) 본 발명에 관한 반도체장치의 제조방법은, 반도체 소자의 전극이 형성된 면에, 상기 전극과 전기적으로 접속되어 이루어지는 도전층을 형성하는 공정과,
상기 전극 위를 피하고, 상기 도전층 위에 제1 전기적 접속부를 형성하는 공정과,
상기 도전층의 반도체 소자측 면의 일부가, 제2 전기적 접속부로서 노출하도록, 상기 반도체 소자에 구멍을 형성하는 공정을 포함한다.
본 발명에 의하면, 제2 전기적 접속부를 반도체 소자의 구멍 내부에 형성한다. 따라서, 다른 부품의 전기적 접속부를 반도체 소자에 넣어 전기적 접속을 도모할 수 있기 때문에, 반도체 소자와 다른 부품과의 간격을 좁힐 수 있어서 소형화 및 박형화 할 수 있다.
(2) 본 반도체장치의 제조방법에 있어서,
상기 제2 전기적 접속부가 차지하는 영역과, 상기 제1 전기적 접속부가 차지하는 영역중, 적어도 일부들이 평면적으로 중첩되도록, 상기 구멍을 형성하여도 좋다.
(3) 본 반도체장치의 제조방법에 있어서,
상기 전극을 링형상으로 형성하고, 상기 전극의 중앙 개구부를 덮어 상기 도전층을 형성하고, 상기 중앙 개구부에 대응하는 영역 내에 상기 구멍을 형성하여도 좋다.
(4) 본 발명에 관한 반도체장치의 제조방법은, 반도체 소자의 전극이 형성된 면에, 상기 전극과 전기적으로 접속되어 이루어지는 제1 도전층을 형성하는 공정과,
상기 제1 도전층에 제1 전기적 접속부를 형성하는 공정과,
상기 전극의 반도체 소자측 면의 일부가 노출되도록, 상기 반도체 소자에 구멍을 형성하는 공정과,
상기 전극과 전기적으로 접속되어, 제2 전기적 접속부가 이루어지는 제2 도전층을 상기 구멍의 내부에 형성하는 공정을 포함한다.
본 발명에 의하면, 제2 전기적 접속부를 반도체 소자의 구멍 내부에 형성한다. 따라서, 다른 부품의 전기적 접속부를 반도체 소자에 넣어 전기적 접속을 도모할 수 있기 때문에, 반도체 소자와 다른 부품과의 간격을 좁힐 수 있어서, 소형화 및 박형화 할 수 있다.
(5) 본 반도체장치의 제조방법에 있어서,
상기 제2 전기적 접속부가 차지하는 영역이, 상기 제1 전기적 접속부가 차지하는 영역을 평면적으로 포함하도록 상기 구멍을 형성한다.
(6) 본 반도체장치의 제조방법에 있어서,
상기 제1 및 제2 전기적 접속부를 형성한 후에, 상기 반도체 소자를 상기 전극이 형성된 면과는 반대측 면으로부터 연삭하여 얇게 하여도 좋다.
(7) 본 반도체장치의 제조방법에 있어서,
상기 제1 전기적 접속부로서 범프를 형성하여도 좋다.
(8) 본 반도체장치의 제조방법에 있어서,
상기 구멍보다도 직경이 작은 소구멍을 미리 형성하고, 상기 소구멍을 확대시켜 상기 구멍을 형성하여도 좋다.
이에 의하면, 구멍을 형성하는것 보다도 작은 에너지로 소구멍을 형성할 수 있으며, 소구멍을 형성해 둠으로써 구멍을 형성하는 에너지가 작아도 된다.
(9) 본 반도체장치의 제조방법에 있어서,
상기 소구멍을 레이저 빔으로 형성하고, 웨트(wet) 에칭에 의해 상기 소구멍을 확대시켜도 좋다.
이에 의하면, 용이하게 구멍을 형성할 수 있다. 또한, 레이저 빔으로 형성된 소구멍의 내벽면이 거칠어도, 웨트 에칭에 의해 이를 확대시키기 때문에, 매끄러운 내벽면의 구멍을 형성할 수 있다.
(10) 본 반도체장치의 제조방법에 있어서,
상기 반도체 소자는 반도체 칩이라도 좋다.
(11) 본 반도체장치의 제조방법에 있어서,
상기 반도체 소자는, 반도체 웨이퍼의 일부로서, 상기 반도체 웨이퍼에 대하여 상기 공정을 행하여도 좋다.
(12) 본 발명에 관한 스택형 반도체장치의 제조방법은, 상기 방법에 의해 제조된 반도체장치를 복수 적층하는 스택형 반도체장치의 제조방법으로서,
복수의 상기 반도체장치중, 제1 반도체장치의 상기 제1 전기적 접속부와, 상기 제1 반도체장치에 적층하는 제2 반도체장치의 상기 제2 전기적 접속부를 전기적으로 접속하는 공정을 포함한다.
본 반도체장치의 제조방법에는 3차원 실장이 적용된다.
(13) 본 반도체장치의 제조방법에 있어서,
상기 제1 반도체장치의 상기 제1 전기적 접속부보다도, 상기 제2 반도체장치의 상기 구멍이 크게 형성되어도 좋다.
이에 의하면, 제1 반도체장치의 제1 전기적 접속부와, 제2 반도체 소자의 내부회로와의 단락을 피할 수 있다.
(14) 본 발명에 관한 반도체장치는 반도체 소자와,
상기 반도체 소자의 전극이 형성된 면에 형성되어, 상기 전극과 전기적으로 접속되어 이루어지는 도전층과,
상기 전극 위를 피하여, 상기 도전층 위에 형성된 제1 전기적 접속부를 포함하고,
상기 반도체 소자는, 상기 도전층의 상기 반도체 소자측 면의 일부가, 제2 전기적 접속부로서 노출되도록 구멍이 형성되어 이루어진다.
본 발명에 의하면, 제2 전기적 접속부가 반도체 소자의 구멍의 내부에 형성되어 있다. 따라서, 다른 부품의 전기적 접속부를, 제2 면으로부터 오목한 위치까지 넣어 전기적 접속을 도모할 수 있기 때문에, 반도체 소자와 다른 부품과의 간격을 좁힐 수 있으므로 소형화 및 박형화 할 수 있다.
(15) 본 반도체장치에 있어서,
상기 제1 전기적 접속부가 차지하는 영역과, 상기 제2 전기적 접속부가 차지하는 영역의 적어도 일부들이 평면적으로 중첩되도록, 상기 구멍이 형성되어도 좋다.
(16) 본 반도체장치에 있어서,
상기 전극은 링형상으로 형성되며, 상기 전극의 중앙 개구부를 덮어 상기 도전층이 형성되고, 상기 중앙 개구부에 대응하는 영역 내에 상기 구멍이 형성되어도좋다.
(17) 본 발명에 관한 반도체장치는, 전극이 형성되고, 상기 전극의 일부가 노출되도록 구멍이 형성되어 이루어지는 반도체 소자와,
상기 반도체 소자의 전극이 형성된 면에 형성되어, 상기 전극과 전기적으로 접속되어 이루어지는 제1 도전층과,
상기 제1 도전층에 형성된 제1 전기적 접속부와,
상기 구멍의 내부에 형성된 제2 전기적 접속부로 이루어지는 제2 도전층을 포함한다.
본 발명에 의하면, 제2 전기적 접속부가 반도체 소자의 구멍의 내부에 형성되어 있다. 따라서, 다른 부품의 전기적 접속부를, 제2 면에서 오목한 위치까지 넣어 전기적 접속을 도모할 수 있기 때문에, 반도체 소자와 다른 부품과의 간격을 좁힐 수 있어서 소형화 및 박형화 할 수 있다.
(18) 본 반도체장치에 있어서,
상기 제2 전기적 접속부가 차지하는 영역이, 상기 제1 전기적 접속부가 차지하는 영역을 평면적으로 포함하도록, 상기 구멍이 형성되어도 좋다.
(19) 본 발명에 관한 반도체장치는 상기 방법에 의해 제조된 것이다.
(20) 본 반도체장치에 있어서,
상기 반도체 소자는 반도체 칩이라도 좋다.
(21) 본 반도체장치에 있어서,
반도체 웨이퍼를 포함하며, 상기 반도체 소자는 상기 반도체 웨이퍼의 일부라도 좋다.
(22) 본 발명에 관한 스택형 반도체장치는, 상기 반도체장치가 복수 적층되어 형성되어 이루어지는 스택형 반도체장치로서,
복수의 상기 반도체장치중, 제1 반도체장치의 상기 제1 전기적 접속부와, 상기 제1 반도체장치에 인접하는 제2 반도체장치의 상기 제2 전기적 접속부가 전기적으로 접속되어 이루어진다.
(23) 본 반도체장치에 있어서,
상기 제1 반도체장치의 상기 제1 전기적 접속부보다도, 상기 제2 반도체장치의 상기 구멍이 크게 형성되어도 좋다.
이에 의하면, 제1 반도체장치의 제1 전기적 접속부와, 제2 반도체 소자의 내부회로와의 단락을 피할 수 있다.
(24) 본 반도체장치에 있어서,
상기 제1 전기적 접속부가 범프라도 좋다.
(25) 본 발명에 관한 회로기판은 상기 반도체장치가 실장된 것이다.
(26) 본 발명에 관한 전자기기는 상기 반도체장치를 갖는다.
도 1a 및 도 1b는 본 발명을 적용한 제1 실시 형태에 관한 반도체장치의 제조방법을 도시한 도면.
도 2a 내지 도 2c는 본 발명을 적용한 제1 실시 형태에 관한 반도체장치의 제조방법을 도시한 도면.
도 3a 내지 도 3c는 본 발명을 적용한 제1 실시 형태에 관한 반도체장치의 제조방법을 도시한 도면.
도 4a 내지 도 4c는 본 발명을 적용한 제1 실시 형태에 관한 반도체장치의 제조방법을 도시한 도면.
도 5는 본 발명을 적용한 제1 실시 형태에 관한 반도체장치를 도시한 도면.
도 6a 내지 도 6c는 본 발명을 적용한 제2 실시 형태에 관한 반도체장치의 제조방법을 도시한 도면.
도 7a 내지 도 7c는 본 발명을 적용한 제2 실시 형태에 관한 반도체장치의 제조방법을 도시한 도면.
도 8a 내지 도 8c는 본 발명을 적용한 제2 실시 형태에 관한 반도체장치의 제조방법을 도시한 도면.
도 9a 내지 도 9c는 본 발명을 적용한 제3 실시 형태에 관한 반도체장치의 제조방법을 도시한 도면.
도 10a 및 도 10b는 본 발명을 적용한 제3 실시 형태에 관한 반도체장치의 제조방법을 도시한 도면.
도 11a 내지 도 11c는 본 발명을 적용한 제3 실시 형태에 관한 반도체장치의 제조방법을 도시한 도면.
도 12a 및 도 12b는 본 발명을 적용한 제3 실시 형태에 관한 반도체장치의 제조방법을 도시한 도면.
도 13은 본 발명을 적용한 다른 실시 형태에 관한 반도체장치의 제조방법을 도시한 도면.
도 14는 본 실시 형태에 관한 반도체장치가 실장된 회로기판을 도시한 도면.
도 15는 본 실시 형태에 관한 반도체장치를 갖는 전자기기를 도시한 도면.
도 16은 본 실시 형태에 관한 반도체장치를 갖는 전자기기를 도시한 도면.도 17은 종래기술을 설명하는 도면.
(도면의 주요부분에 대한 부호의 설명)
10 : 반도체 칩 12 : 절연막
14 : 전극(패드) 16 : 패시베이션 막
18 : 도전층 20 : 레지스트
이하, 본 발명의 적합한 실시 형태에 관해서 도면을 참조하여 설명한다.
(제1 실시 형태)
도 1a 및 도 1b는, 본 실시 형태에서 사용되는 반도체 칩(10)의 일부를 도시한 도면이다. 또한, 도 1a는, 반도체 칩(10)의 단면도이며, 도 1b는, 도 1a의 IB-IB선 단면도이다. 반도체 칩(10)은 일반적으로는 직방체(입방체를 포함한다)이지만, 그 형상은 한정되지 않으며, 구형상(球狀)이라도 좋다.
반도체 칩(10)은, 도시하지 않은 트랜지스터나 메모리 소자 등으로 이루어지는 집적회로가 형성된 표면에 절연막(층간막)(12)을 갖는다. 절연막(12)은, 반도체 칩(10)의 기본적인 재료인 실리콘 산화막(SiO2)이나 질화막(SiN)인 것이 많다.
절연막(12)상에는 전극(패드)(14)이 형성되며, 전극(14)은 도시생략된 부분에서 집적회로와 전기적으로 접속되어 있다. 전극(14)은, 알루미늄으로 형성되는 것이 많다. 전극(14)은, 반도체 칩(10) 면의 적어도 1변(많은 경우, 2변 또는 4변)을 따라 나열되어 있다. 또한, 전극(14)은, 반도체 칩(10) 면의 단부에 나열되어 있는 경우와, 중앙부에 나열되어 있는 경우 등이 있다. 전극(14)은, 집적회로의 제조공정에 따라서 구성되므로 복수층으로 형성하여도 좋다.
전극(14)의 평면 형상은, 도 1a에 파선으로 도시한 바와 같이, 링형상으로 되어 있다. 상세하게는, 전극(14)은, 예를 들면 직사각형을 이루는 형상의 중앙부에 개구부(예를 들면, 원형)가 형성되어 이루어진다,
절연막(12)상에는 패시베이션막(16)이 형성되어 있다. 패시베이션막(16)은, 전극(14)의 외형 단부를 덮고, 전극(14)의 개구부의 단부도 덮는다. 또한, 개구부 내에도 패시베이션막(16)이 형성되어 있다. 그 결과, 전극(14)은 도 1a에서 해칭된 부분에서 노출된다. 또한, 패시베이션막(16)은, 예를 들면, SiO2, SiN, 폴리이미드수지 등으로 형성할 수 있다.
(반도체장치의 제조방법)
본 실시 형태에서는, 상기 반도체 칩(10)을 사용하여, 이하의 방법으로 반도체장치를 제조한다.
도 2a에 도시한 바와 같이, 전극(14)을 덮는 도전층(18)을 형성한다. 도전층(18)은, 후술하듯이, 구멍(26)(도 4b 참조)의 안쪽에 걸칠 수 있는 강도를 갖도록(예를 들면 약 1㎛ 이상의 두께로) 형성하는 것이 바람직하다. 도전층(18)은, 전극(14)의 외형 단부로부터 초과하여 형성하는 것이 바람직하다. 도전층(18)은, 링형상 전극(14)(도 1a 참조)의 개구부도 덮혀서 형성된다. 도전층(18)은 무전해 도금에 의해 형성될 수 있다.
예를 들면, 도전층(18)을 니켈로 형성하는 방법으로서, 전극(14)상에 징케이트처리를 실시하여 알루미늄의 표면을 아연으로 치환하고, 그 후에 무전해 니켈도금액 중에 전극(14)을 침지하여, 아연과 니켈의 치환반응을 거쳐 니켈을 전극(14)상에 퇴적하여도 좋다. 니켈은, 링형상 전극(14)의 개구부 위에도 성장한다.
또한, 전극(14)을 알루미늄 위에만 선택적으로 흡착하는 팔라듐용액에 침지하고, 그 후 무전해 니켈도금액 안에 침지하여, 팔라듐을 핵으로서 니켈을 석출시켜도 좋다.
니켈층에 다시 금(Au)층을 형성하기 위해서는, 또한 무전해 금 도금액 안에 침지하고, 니켈층의 표면에 또한 금층을 형성한다. 금층을 형성함으로써, 그 위에 형성하는 범프와의 전기적 접속을 더욱 확실하게 할 수 있다. 일반적으로,전극(14) 위에는, 니켈은 금보다도 단시간에 석출시키기 쉽기 때문에, 도전층(18)의 전부를 금으로 형성하는것 보다도, 제1층(아랫 층)을 니켈로 형성하고, 제2층(윗층 또는 표면 층)을 금으로 형성하는 것이 바람직하다.
무전해 도금액 중에 반도체 칩(10)을 침지하는 경우에는, 반도체 칩(10)의 이면이나 측면을 미리 보호막(예를 들면, 레지스트 등)으로 덮어도 좋다. 또한, 무전해 도금액 중에 반도체 칩(10)을 침지하는 동안은 빛을 차단하는 것이 바람직하다. 이로 인하여 용액에 반도체 칩(10)을 침지함으로써 일어나는 용액 중에서의 전극 사이의 전위 변화에 수반되는 도금 두께의 변동을 방지할 수 있다. 이것은, 이하의 어떠한 무전해 도금에도 적합하다.
도 2b에 도시한 바와 같이, 반도체 칩(10)의 전극(14)이 형성된 면에 레지스트(20)를 형성하고 이것을 패터닝한다.
레지스트(20)를 형성하는 방법으로서는, 스핀코트법, 디핑법, 스프레이코트법 등을 이용하는 것이 가능하다. 레지스트(20)는 전극(14)도 덮어 형성한다. 레지스트(20)는, 후술하는 에칭공정에서 에칭하지 않은 부분을 덮는 것이다. 레지스트(20)는 포토 레지스트, 전자선 레지스트, X선 레지스트중 어느 것이라도 좋으며, 포지티브형 또는 네거티브형 중 어느 것이라도 좋다. 본 실시 형태에서 사용되는 레지스트(20)는 포지티브형의 포토레지스트이다. 레지스트(20)는, 코팅 후에, 다른 부재에 부착되지 않도록 하기 때문에, 프리베이크 하여 용제를 증발시킨다.
레지스트(20)를 패터닝하는 방법으로서, 레지스트(20) 위에 마스크(도시생략)를 배치하고, 에너지를 조사한다. 에너지는, 레지스트(20)의 성질에 따라 다르며 빛, 전자선, X선중 어느 하나이다. 마스크의 형상은, 패터닝 형상에 의해 결정되며, 레지스트(20)가 포지티브형인지 네거티브형인지에 따라서 반전형상으로 된다. 그 후, 레지스트(20)를 현상하고 포스트베이크 한다.
패터닝된 레지스트(20)에는, 범프(22)를 형성하는 영역에, 개구부가 형성되어 있다. 범프(22)는, 전극(14) 외형의 안쪽에 형성된다. 본 실시 형태에서는, 범프(22)를 전극(14) 중앙 개구부의 안쪽에 형성한다. 또한, 범프(22)는 중앙 개구부의 단부로부터 간격을 둔 위치에 형성한다.
도 2c에 도시한 바와 같이, 레지스트(20)의 개구부에, 무전해 도금에 의해 금속층을 형성함으로써 범프(22)가 형성된다. 그리고, 도 3a에 도시한 바와 같이, 레지스트(20)를 제거한다. 범프(22)는, 반도체 칩(10)의 제1 면(예를 들면, 전극(14)이 형성된 면)으로부터 돌출하여 형성된 제1 전기적 접속부이다.
니켈로 범프(22)를 형성할 때는, 무전해 니켈도금액을 사용한다. 무전해 도금에서는 금속이 등방 성장하지만, 레지스트(20)의 개구부 내에서 금속을 성장시키기 때문에, 횡(폭)방향으로 확대를 억제하고 높이방향으로 금속층을 형성할 수 있다. 따라서, 직경이 작은 범프(22)를 형성할 수 있다.
또한, 범프(22)는 니켈, 금, 니켈 및 금의 혼합물중 어느 하나에 의해 형성되어도 좋고, 단일층이라도 복수층으로 이루어지는 것이라도 좋다. 예를 들면, 니켈로 이루어지는 제1층의 위에, 금으로 이루어진 제 2층을 마련하여도 좋다. 니켈층에 또한 금층을 형성하기 위해서는, 니켈층을 무전해 금도금액에 침지하여, 니켈층의 표면에 또한 금층을 형성한다. 금층을 형성함으로써 다른 부품과의 전기적 접속을 더욱 확실하게 할 수 있다. 일반적으로, 니켈은 금보다도 단시간에 석출시킬 수 있으므로, 범프(22) 모두를 금으로 형성하는것 보다도, 제1층(하층)을 니켈로 형성하고, 제2층(상층 또는 표면층)을 금으로 형성하는 것이 바람직하다.
도 3b에 도시한 바와 같이, 반도체 칩(10)에 소구멍(24)(예를 들면, 직경 약 20㎛)을 형성한다. 소구멍(24)은, 반도체 칩(10)의 제2 면(예를 들면, 전극(14)이 형성된 제1 면과는 반대의 면)으로부터 형성된다. 소구멍(24)은, 적어도 절연막(12)에 이르는 깊이로 형성하는 것이 바람직하고, 절연막(12)을 관통하여도 좋으며, 또한 패시베이션막(16)을 관통하여도 좋다. 이 경우는, 소구멍(24)을 반도체 칩(10)의 제1 면으로부터 형성하여도 좋다. 소구멍(24)은, 관통구멍으로 되지 않는 것이 바람직하지만, 관통구멍으로 되어도 본원 발명의 적용이 방해가 되는 것은 아니다. 소구멍(24)의 형성에는, 레이저(예를 들면, YAG레이저나 CO2레이저)를 사용할 수 있다. 소구멍(24)은, 후술하는 구멍보다도 작은 직경으로 형성된다. 소구멍(24)은, 범프(22)의 영역 내에 형성하는 것이 바람직하다. 그렇게 하면, 소구멍(24)의 깊이의 제어가 어려워도, 범프(22)의 내부에서 소구멍(24)의 형성을 고정시킬 수 있으며, 소구멍(24)이 관통구멍으로 되는 것을 피할 수 있다.
다음에, 도 3c에 도시한 바와 같이, 반도체 칩(10)에 구멍(26)을 형성한다. 구멍(26)은, 상술한 소구멍(24)을 확대시켜 형성한다. 예를 들면, 웨트 에칭을 적용하여, 소구멍(24)의 내벽면을 에칭하여도 좋다. 에칭액으로서, 예를 들면, 수산화칼륨(KOH)이나, 플루오르화수소산과 플오르화암모늄을 혼합한 수용액(버퍼드 플로오르화수소산)을 사용하여도 좋다. 알루미늄으로 형성된 전극(14)은, 에칭액으로 부식되지만 전극(14)은, 절연막(12) 및 패시베이션막(16)과 도전층(18)으로 덮여 있다. 또한, 도전층(18)은, 에칭액으로 부식되기 어려운 재료(예를 들면, 니켈이나 금)로 형성되는 것이 바람직하다.
또한, 구멍(26)의 개구부의 확대를 고정시키기 위해 에칭되지 않은 막(28)을 형성해 둔다. 막(28)은, 산화막(실리콘산화막 등)이라도 좋고, CVD에 의해 형성될 수 있다. 또한, 막(28)은, 소구멍(24)을 형성하기 전에 형성하여 두어도 좋다.
구멍(26)은 개구 단부와, 개구 단부보다도 직경이 큰 중간부(예를 들면, 약 40 내지 50㎛의 직경)를 갖는 형상으로 형성하여도 좋다. 예를 들면, 도 3c에 도시한 바와 같이, 반도체 칩(10)의 표리면의 각각으로부터 두께 방향의 중앙을 향하여 직경이 커지도록 구멍(26)을 형성하여도 좋다. 상세하게는, 구멍(26)은, 반도체 칩(10)의 제2 면(개구 단부가 형성된 면)으로부터 두께 방향의 중앙까지 반대 테이퍼가 부가되는 경사된 면과, 반도체 칩(10)의 제1 면(전극(14)이 형성된 면)으로부터 두께 방향의 중앙까지 역 테이퍼가 부가되는 경사된 면으로 형성되어 있다. 웨트 에칭을 적용한 경우에는, 구멍(26)은 이러한 형상이 된다.
또한, 상술한 예에서는, 웨트 에칭을 적용하였지만 드라이 에칭을 적용하여도 좋고, 양자를 조합시켜도 좋다. 드라이 에칭은, 반응성 이온 에칭(RIE)이라도 좋다. 또한, 상술한 예에서는, 소구멍(24)을 형성하고 이것을 확대하여 구멍(26)을 형성하였지만, 소구멍(24)을 형성하지 않고 구멍(26)을 직접 형성하여도 좋다. 그경우에는, 이방성 에칭을 적용하는 것이 바람직하다.
도 4a에 도시한 바와 같이, 반도체 칩(10)을 연삭한다. 상세하게는, 반도체 칩(10)의 제2 면(전극(14)과는 반대측 면)을 연삭하여, 그 두께를 얇게 한다(백 랩). 구멍(26)이 상술한 형상인 경우에는, 구멍(26)의 가장 직경이 큰 위치까지 반도체 칩(10)을 연삭하는 것으로, 도 4a에 도시한 바와 같이, 연삭 후의 구멍(26)의 개구를 크게 할 수 있다.
구멍(26)은, 도전층(18)의 범프(22)가 마련되는 부분의 적어도 일부의 이면을 노출시킨다. 구멍(26)은, 범프(22)보다도 크게 형성하는 것이 바람직하다. 또한, 구멍(26)은, 범프(22)의 전체를 둘러싸고 형성한다. 도 4a에 도시한 구멍(26)은, 테이퍼가 부가된 구멍이지만, 이 형상은 본 발명에 필수가 아니고, 깊이방향으로 수직인 벽면으로 구멍(26)이 형성되어도 좋다.
도 4b에 도시한 바와 같이, 구멍(26)의 안쪽에서 도전층(18)을 노출시킨다. 예를 들면, 절연막(12) 및 패시베이션막(16)을 구멍(26)의 안쪽에서 제거한다. 그 제거에는 드라이 에칭을 적용할 수 있다. 이렇게 해서, 구멍(26)을 통해 도전층(18)이 노출된 부분은 제2 전기적 접속부가 된다. 제2 전기적 접속부는, 제2 면(전극(14)과는 반대측 면)으로부터 오목한 위치에 형성된다.
또한, 범프(22)상에 후공정에서 적층되는 반도체 칩의 전극이 큰 경우, 그 구멍도 크게 할 수 있음으로, 범프(22)는 더욱 크게 하여도 된다. 도 2b에서 도시한 레지스트를 사용한 포토리소그래피 공정을 정지하고, 마스크 레지스트로 범프(22)를 형성하여도 좋다.
(반도체장치)
도 4b는, 상술한 공정을 거쳐 제조된 반도체장치를 도시한 도면이다. 본 반도체장치는, 복수의 전극(14)을 갖는 반도체 칩(10)과, 반도체 칩(10)의 제1 면(예를 들면, 전극(14)이 형성된 면)으로부터 돌출되는 범프(22)(제1 전기적 접속부)를 포함한다. 제1 면에는 도전층(18)이 형성되어 있으며, 범프(22)는 도전층(18)을 통하여 각 전극(14)에 전기적으로 접속되어 있다. 도전층(18)은, 반도체 칩(10)의 제2 면(제1 면과는 반대의 면)에 형성된 구멍(26)을 통해 일부가 노출되어 있다. 도전층(18)의 노출부가 제2 전기적 접속부로 된다. 제2 전기적 접속부(도전층(18)의 노출부)는, 제2 면으로부터 오목한 위치에 형성되어 있다.
또한, 구멍(26) 또는 제2 전기적 접속부(도전층(18)의 노출부)는, 도전층(18)의 범프(22)가 마련되는 부분보다도 크게 형성되어 있다. 구멍(26)의 안쪽에서, 도전층(18)이 들뜬 상태로 되어, 범프(22)가 도전층(18)(만)에서 지지되어 있다. 따라서, 범프(22)에 가해지는 응력이 도전층(18)에 의해 완화된다.
그 밖의 구성은, 상술한 제조방법에서 설명한 바와 같다. 본 실시 형태에 의하면, 오목한 위치에 제2 전기적 접속부(도전층(18)의 노출부)가 형성되어 있다. 따라서, 도 4c에 도시한 바와 같이, 복수의 반도체장치가 중첩되었을 때(스택 되었을 때)에, 범프(22)(제1 전기적 접속부) 등의 단자가, 반도체 칩(10)의 표면(제2 면)으로부터 들어간 상태가 된다. 이렇게 해서, 3차원으로 실장된 반도체장치(스택형 반도체장치)의 소형화 및 박형화가 가능하게 된다.
또한, 범프(22)(제1 전기적 접속부)와, 도전층(18)의 노출부(제2 전기적 접속부)와의 접합에는, Ni-Ni, Au-Au, Au-Sn, 납 등에 의한 금속 접합을 적용하여도 좋고, 열, 초음파 진동만을, 또는 초음파진동 및 열 등을 가하여 양자를 접합한다. 접합되면, 양자의 재료가 확산되어 금속접합이 형성된다.
구멍(26)은 반도체 칩(10)으로 형성되어 있기 때문에, 구멍(26)의 내면과 범프(22)와의 전기적인 절연을 도모하는 것이 바람직하다. 그러기 위해서는, 구멍(26)의 내면에 절연막을 형성하여도 좋지만, 도전부(18)의 노출부에 접속된 범프(22)보다도 구멍(26)을 크게 형성하여도 좋다. 이렇게 하면, 범프(22)가 구멍(26)으로부터 떨어져 배치된다. 구멍(26)과 범프(22)가 떨어져 있으므로 구멍(26)의 내면에 신뢰성이 높은(두꺼운) 절연막을 형성하지 않아도 된다. 단지, 적극적으로 절연막을 형성하지 않아도, 구멍(26)의 내면에는 산화막 등으로 절연막이 형성되는 경우가 많다.
상하의 반도체 칩(10)은, 접착제 등으로 접착하여도 좋다. 접착제로서, 이방성 도전 접착제(ACA), 예를 들면, 이방성 도전막(ACF)이나 이방성 도전 페이스트(ACP)를 사용하여도 좋다. 이방성 도전 접착제는, 바인더에 도전 입자(필러)가 분산된 것으로 분산제가 첨가되는 경우도 있다. 도전 입자에 의해서, 범프(22)(제1 전기적 접속부)와, 도전층(18)의 노출부(제2 전기적 접속부)와의 전기적 접속을 도모하여도 좋다. 이방성 도전 접착제의 바인더로서, 열경화성의 접착제가 사용되는 경우가 많다.
도 4c에는, 본 발명을 적용한 복수의 반도체장치가 적층된 스택형 반도체장치가 도시되어 있다. 이 스택형 반도체장치는, 복수의 반도체장치가 적층되었을때(스택되었을 때)에, 범프(22)(제1 전기적 접속부) 등의 단자가, 반도체 칩(10)의 표면(제2 면)으로부터 들어간 상태로 되어 있다. 따라서, 이 스택형 반도체장치는, 소형화 및 박형화된 것이다.
도 5에는, 또한, 반도체 칩(30)이 적층된 반도체장치가 도시되어 있다. 상세하게는, 적층된 복수의 반도체 칩(10)중, 구멍(26)이 형성된 측의 가장 외측에 위치하는 반도체 칩(10)에 반도체 칩(30)이 접합되어 있다. 반도체 칩(30)은, 본 발명을 적용한 것에 한정되지 않고, 페어칩(플립칩)이라도 좋으며, 어떠한 패키지로 실시된 것이라도 좋다. 반도체 칩(30)은, 복수의 범프(32)를 가지며, 각 범프(32)가 반도체 칩(10)의 구멍(26)을 통하여 도전층(18)에 접합되어 있다.
(제2 실시 형태)
도 6a 내지 도 8c는, 본 발명을 적용한 제2 실시 형태에 관한 반도체장치를 설명하는 도면이다.
본 실시 형태에서 사용되는 반도체 칩(110)은, 복수의 전극(114)을 갖는다. 제1 실시 형태에서 설명한 링형상의 전극(14)과 다르고, 각 전극(114)은, 중앙에 구멍이 형성되어 있을 필요는 없으며, 평면 형상이 직사각형이라도 원형이라도, 그 밖의 형상이라도 좋다. 복수의 전극(114)은, 반도체 칩(110)의 한쪽의 면에 있어서, 중앙부에 형성되어도 좋으며, 단부에 형성되어도 좋다. 반도체 칩(110)이 직사각형을 이루는 경우는, 전극(114)은 4변 또는 평행한 2변을 따라 형성하여도 좋다. 반도체 칩(110)에는, 절연막(112) 및 패시베이션막(116)이 형성되어 있으며, 상세하게는 제1 실시 형태에서 설명한 바와 같다.
(반도체장치의 제조방법)
본 실시 형태에서는, 상기 반도체 칩(110)을 사용하고, 이하의 방법으로 반도체장치를 제조한다. 이하의 방법은 제1 및 제2 실시 형태에도 적용 가능하다.
도 6a에 도시한 바와 같이, 전극(114)상으로부터 그 인접하는 영역(도 6a에 도시한 예에서는 패시베이션막(116)상)에 도전층(118)을 형성한다. 도전층(118)은, 전극(114)상에 있어서는 전극(114)과의 전기적인 접속이 양호하게 도모될 정도의 크기를 가지며, 전극(114)의 인접하는 영역에 있어서는, 범프(122)가 형성될 수 있는 동시에 구멍(126)(도 7c 참조)보다도 크게 형성되어 이루어진다. 도전층(118)의 그 밖의 구성 및 형성방법에는, 제1 실시 형태의 도전층(18)의 내용을 적용할 수 있다.
도 6b에 도시한 바와 같이, 반도체 칩(110)의 전극(114)이 형성된 면에 레지스트(120)를 형성하고 이것을 패터닝한다. 그 상세에 관해서도, 제1 실시 형태의 레지스트(20)에 관한 내용을 적용할 수 있다. 또한, 레지스트(120)에는 도전층(118)상으로서, 전극(114) 위를 피한 위치에 개구부를 형성한다.
도 6c에 도시한 바와 같이, 레지스트(120)의 개구부에, 무전해 도금에 의해 금속층을 형성하는 것으로, 범프(122)(제1 전기적 접속부)를 형성한다. 그리고, 도 7a에 도시한 바와 같이 레지스트(120)를 제거한다. 범프(122)의 구성 및 그 형성방법에 관해서도, 제1 실시 형태의 범프(22)에 관해서 설명한 내용을 적용할 수 있다. 또한, 범프(122)는 도전층(118) 위로서, 전극(114) 위를 피한 위치에 형성된다.
도 7b에 도시한 바와 같이, 반도체 칩(110)에 소구멍(124)을 형성한다. 소구멍(124)에 관해서도, 제1 실시 형태의 소구멍(24)의 내용을 적용할 수 있다. 또한, 소구멍(24)은 범프(122)의 아래쪽에 형성된다.
다음에, 도 7c에 도시한 바와 같이, 반도체 칩(110)에 구멍(126)을 형성한다. 구멍(126)은, 상술한 소구멍(124)을 확대시켜 형성한다. 구멍(126)의 형상 및 그 형성방법에 관해서는, 제1 실시 형태에서 설명한 구멍(26)의 형상 및 그 형성방법을 적용할 수 있다. 구멍(126)의 개구부의 확대를 고정시키기 위해, 에칭되지 않는 막(128)을 형성해 둔다.
도 8a에 도시한 바와 같이, 반도체 칩(110)을 연삭하고, 도 8b에 도시한 바와 같이, 구멍(126)의 안쪽에서 도전층(118)을 노출시킨다. 이들의 방법에 관해서도, 제1 실시 형태에서 설명한 내용을 적용할 수 있다. 이렇게 해서, 구멍(126)을 통하여 도전층(118)의 노출된 부분은, 제2 전기적 접속부가 된다. 제2 전기적 접속부는, 제2 면(전극(114)과는 반대측 면)으로부터 오목한 위치에 형성된다. 본 실시 형태에서는, 전극(114)의 형상이 한정되지 않기 때문에, 일반적으로 사용되고 있는 반도체 칩을 사용할 수 있다. 그 밖의 효과에 관해서는 제1 실시 형태와 같다.
(반도체장치)
도 8b는, 본 발명을 적용한 반도체장치를 도시한 도면이다. 본 실시 형태에 관한 반도체장치는, 전극(114)의 인접, 즉 전극(114) 위를 피한 위치에 범프(122)가 형성되어 있다. 본 실시 형태에 의하면, 오목한 위치에 제2 전기적 접속부(도전층(118)의 노출부)가 형성되어 있다. 따라서, 도 8c에 도시한 바와 같이, 복수의 반도체 칩(110)이 적층되었을 때(스택되었을 때), 범프(122)(제1 전기적 접속부) 등의 단자가, 반도체 칩(110)의 표면으로부터 들어간 상태가 된다. 이렇게 해서, 3차원 실장된 반도체장치(스택형 반도체장치)의 소형화 및 박형화가 가능하게 된다. 또한, 전기적인 제조 구조나 반도체 칩의 접착 수단에 관해서는, 제1 실시 형태에서 설명한 바와 같다.
(제3 실시 형태)
도 9a 내지 도 12b는, 본 발명을 적용한 제3 실시 형태에 관한 반도체장치를 설명하는 도면이다. 본 실시 형태에서는, 제2 실시 형태에서 설명한 반도체 칩(110)을 사용한다.
(반도체장치의 제조방법)
도 9a에 도시한 바와 같이, 전극(114)상에 도전층(218)을 형성한다. 도전층(218)은, 전극(114)의 표면을 모두 덮고 있는 것이 바람직하다. 예를 들면, 전극(114)의 단부 패시베이션막(116)으로 덮여 있으면, 적어도, 패시베이션막(116)으로부터 노출한 부분상에 도전층(218)을 형성한다. 또한, 전극(114)으로부터 초과하여 도전층(218)을 형성하여도 좋다. 도전층(218)의 그 밖의 구성 및 형성방법에는, 제1 실시 형태의 도전층(18)의 내용을 적용할 수 있다.
도 9b에 도시한 바와 같이, 반도체 칩(110)의 전극(114)이 형성된 면에 레지스트(220)를 형성하고, 이것을 패터닝한다. 그 상세에 관해서도, 제1 실시 형태의 레지스트(20)의 내용을 적용할 수 있다. 레지스트(220)에는 도전층(218) 위로서,전극(114) 위에 개구부를 형성한다. 또한, 반도체 칩(110)의 전극(114)이 형성된 면과는 반대측 면에도, 레지스트(221)를 형성하여도 좋다. 이 것은, 제1 및 제2 실시 형태에도 적용할 수 있다.
그리고, 도 9b에 도시한 바와 같이, 레지스트(220)와 도전층(218)과의 위에, 촉매(210)를 마련한다. 본 실시 형태에서는 촉매(210)는 팔라듐이다. 촉매(210)의 형성방법으로서, 예를 들면 반도체 칩(110)을 팔라듐과 주석을 포함하는 혼합용액에 침지하고, 그 후, 염산 등의 산으로 처리함으로써 팔라듐 만을 레지스트(220)와 도전층(218) 위에 마련하여도 좋다.
계속해서, 레지스트(220)를 박리함으로써, 범프(222)(도 9c 참조)를 형성하고 싶은 영역에만 촉매(210)를 마련할 수 있다. 레지스트(220)를 박리할 때, 자외선을 조사하여도 좋고, 약알칼리성의 용액에 침지하여 레지스트(220)를 박리하여도 좋다. 이로써 용이하고도 확실하게 레지스트(220)를 박리할 수 있다. 또한, 레지스트(220)의 박리와 동시에, 그 반대측에 형성된 레지스트(221)도 박리된다.
그리고, 무전해 도금을 행하여, 도 9c에 도시한 바와 같이 범프(222)를 형성한다. 범프(222)를 니켈로 형성하는 경우에, 반도체 칩(110)을 니켈 도금액에 침지함으로써, 촉매(210)인 팔라듐을 핵으로서 용액 중의 니켈 이온을 환원하고, 니켈을 석출한다. 또한, 구리나 금으로 범프(222)를 형성하여도 좋다. 또한, 범프(222)를 형성하기 위한 도전 재료로서, 복수의 다른 종류의 금속(예를 들면, Ni+Cu, Ni+Au+Cu)을 사용하여도 좋고, 이로써 복수층에서 범프(222)를 형성하여도 좋다.
상술한 예에서는, 레지스트(220)를 패턴화한 후에 촉매(210)를 마련하고, 그후에 레지스트(220)를 박리함으로써, 촉매(210)를 범프(222)의 형성영역에 노출시킨다. 이 예와는 달리, 반도체 칩(110)상에 촉매(210)를 전면에 마련한 후에, 레지스트(220)를 범프(222)의 형성영역을 제외하고 패턴화하여 마련함으로써, 결과적으로 범프(222)의 형성영역에 촉매(210)를 노출시켜도 좋다. 이 경우에는, 범프(222)의 형성을 종료시킨 후에 레지스트(50)를 박리한다.
다음에, 범프(222)를 마스크로서, 또는 필요하다면 범프(222)상에 도시하지 않은 보호막을 마련하고, 도 10a에 도시한 바와 같이 도전층(218)을 에칭한다. 이렇게 해서 얻어진 도전층(218)은, 범프(222)로부터 초과하지 않은 형상, 즉, 범프(222) 아래에만 형성된 형상으로 이루어진다. 또한, 도 10a에 도시한 바와 같이, 반도체 칩(110)의 전극(114)과는 반대측의 면에는, 후술하는 웨트 에칭되지 않은 막(228)을 형성해 둔다. 이 막(228)은, 실리콘산화막 등이며, CVD에 의해 형성할 수 있다.
도 10b에 도시한 바와 같이, 레이저 등으로 소구멍(224)을 형성하고, 그 후, 제1 실시 형태에서 설명한 바와 같이, 웨트 에칭을 행하고, 반도체 칩(110)의 이면(전극(114)과는 반대측 면)의 연삭을 행한다. 이렇게 해서, 도 11a에 도시한 바와 같이, 반도체 칩(110)에 구멍(226)을 형성한다. 구멍(226)의 형상에 관해서는, 제1 실시 형태에서 설명한 구멍(26)의 내용을 적용하여도 좋다.
도 11b에 도시한 바와 같이, 적어도 구멍(226)의 내면에 절연막(230)을 형성한다. 그리고, 도 11c에 도시한 바와 같이, 전극(114) 아래에 형성되어 있는 절연막(112)을 구멍(226)을 통해서 에칭하고, 전극(114)을 구멍(226)을 통해서 노출시킨다.
도 12a에 도시한 바와 같이, 적어도 구멍(226)의 안쪽으로서 전극(114)의 노출면을 포함하는 영역에 촉매(240)를 마련한다. 촉매(240)의 내용 및 이것을 마련하는 방법에는, 도 9b에 도시한 촉매(210)의 내용 및 이것을 마련하는 방법을 적용하여도 좋다. 또한, 구멍(226)이 형성되어 있으며, 단차가 큰 경우에는 액상의 레지스트 대신에 드라이 필름으로 하여도 좋다.
그리고, 도 12b에 도시한 바와 같이, 구멍(226)을 통해서, 전극(114)의 이면(노출면)에 도전층(242)을 형성한다. 도전층(242)은, 도 12b에 도시한 바와 같이, 반도체 칩(110)의 범프(222)가 형성된 면과는 반대측의 면(절연막(230)의 표면이라도 좋다)보다도, 오목한 위치에 형성한다. 도전층(242)은, 금속 도전 페이스트, 솔더 등의 납재 등으로 형성되며, 도금, 인쇄, 디스펜서 등의 방법으로 형성되는 경우가 많다. 이 도전층(242)을 전기적, 기계적인 접합부재로서 범프(22)와 접합할 수도 있다.
본 실시 형태에 의하면, 오목한 위치에 제2 전기적 접속부(도전층(242))가 형성되어 있다. 따라서, 복수의 반도체장치가 적층되었을 때(스택되었을 때), 범프(222)(제1 전기적 접속부) 등의 단자가 반도체 칩(110)의 표면으로부터 들어간 상태가 된다. 이렇게 해서, 3차원으로 실장된 반도체장치(스택형 반도체장치)의 소형화 및 박형화가 가능하게 된다. 또한, 전기적인 제조 구조나 반도체 칩의 접착수단에 관해서는, 제1 실시 형태에서 설명한 바와 같다.
(그 밖의 실시 형태)
상술한 공정은, 반도체 칩(10)에 대하여 행하였지만, 이것을 반도체 웨이퍼에 대하여 행하여도 좋다. 예를 들면, 도 13에 도시한 바와 같이, 반도체 웨이퍼(300)에 대하여 상기 공정을 행하고, 제1 전기적 접속부(범프(22)) 및 제2 전기적 접속부(도전층(18)의 노출부)를 형성하여도 좋다. 이 반도체 웨이퍼(300)를 다이싱하여 반도체장치를 얻을 수 있다.
도 14에는, 본 실시 형태에 관한 반도체장치(1)를 실장한 회로기판(1000)이 도시되어 있다. 회로기판(1000)에는 예를 들면, 유리엑폭시기판 등의 유기계 기판을 사용하는 것이 일반적이다. 회로기판(1000)에는 예를 들면, 구리 등으로 이루어지는 배선 패턴이 소망의 회로가 되도록 형성되어 있으며, 그들의 배선 패턴과 반도체장치(1)의 접속부(예를 들면, 제1 전기적 접속부가 되는 범프(22))를 기계적으로 접속함으로써 그들의 전기적 도통을 도모한다.
그리고, 본 발명을 적용한 반도체장치(1)를 갖는 전자기기로서, 도 15에는 노트형 퍼스널컴퓨터(2000), 도 16에는 휴대전화(3000)가 도시되어 있다.
또한, 상술한 실시 형태의 「반도체 칩」을 「전자소자」로 치환하여, 전자 부품을 제조할 수도 있다. 이러한 전자 소자를 사용하여 제조되는 전자 부품으로서 예를 들면, 광소자, 저항기, 콘덴서, 코일, 발진기, 필터, 온도센서, 서미스터, 배리스터, 볼륨 또는 퓨즈 등이 있다.
다른 부품의 전기적 접속부를 반도체 소자에 넣어 전기적 접속을 도모할 수 있기 때문에, 반도체 소자와 다른 부품과의 간격을 좁힐 수 있어서 소형화 및 박형화 할 수 있다.

Claims (50)

  1. 반도체 소자의 전극이 형성된 면에, 상기 전극과 전기적으로 접속되어 이루어지는 도전층을 형성하는 공정과,
    상기 도전층 위에 제1 전기적 접속부를 형성하는 공정과,
    상기 도전층의 상기 반도체 소자측의 면의 일부가, 제2 전기적 접속부로서 노출되도록, 상기 반도체 소자에 구멍을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1항에 있어서,
    상기 제2 전기적 접속부가 차지하는 영역과, 상기 제1 전기적 접속부가 차지하는 영역의 적어도 일부끼리가 평면적으로 중첩되도록, 상기 구멍을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 1항에 있어서,
    상기 전극을 링형상으로 형성하고, 상기 전극 및 상기 전극의 내측 개구부를 덮어 상기 도전층을 형성하며, 상기 개구부에 대응하는 영역 내에 상기 구멍을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 1항에 있어서,
    상기 제2 전기적 접속부가 차지하는 영역이, 상기 제1 전기적 접속부가 차지하는 영역을 평면적으로 포함하도록 상기 구멍을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 1항에 있어서,
    상기 제1 및 제2 전기적 접속부를 형성한 후, 상기 반도체 소자를 상기 전극이 형성된 면과는 반대측의 면으로부터 연삭하여 얇게 하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 1항에 있어서,
    상기 제1 전기적 접속부로서, 범프를 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 1항에 있어서,
    상기 구멍보다도 직경이 작은 소구멍을 미리 형성하고, 상기 소구멍을 확대시켜 상기 구멍을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 7항에 있어서,
    상기 소구멍을 레이저 빔으로 형성하고, 웨트 에칭에 의해 상기 소구멍을 확대시키는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 1항에 있어서,
    상기 반도체 소자는, 반도체 칩인 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 1항에 있어서,
    상기 반도체소자는, 반도체 웨이퍼의 일부이며, 상기 반도체 웨이퍼에 대하여 상기 공정을 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 1항 내지 제 10항 중 어느 한 항에 기재된 방법에 의해 제조된 반도체장치를 복수 적층하는 스택형 반도체장치의 제조방법에 있어서,
    복수의 상기 반도체장치 중, 제1 반도체장치의 상기 제1 전기적 접속부와, 상기 제1 반도체장치에 적층하는 제2 반도체장치의 상기 제2 전기적 접속부를 전기적으로 접속하는 공정을 포함하는 것을 특징으로 하는 스택형 반도체장치의 제조방법.
  12. 제 11항에 있어서,
    상기 제1 반도체장치의 상기 제1 전기적 접속부보다도, 상기 제2 반도체장치의 상기 구멍이 크게 형성되어 이루어지는 것을 특징으로 하는 스택형 반도체장치의 제조방법.
  13. 반도체 소자의 전극이 형성된 면에, 상기 전극과 전기적으로 접속되어 이루어지는 제1 도전층을 형성하는 공정과,
    상기 제1 도전층에 제1 전기적 접속부를 형성하는 공정과,
    상기 전극의 상기 반도체 소자측의 면의 일부가 노출되도록, 상기 반도체 소자에 구멍을 형성하는 공정과,
    상기 전극과 전기적으로 접속되어, 제2 전기적 접속부가 이루어지는 제2 도전층을, 상기 구멍의 내부에 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제 13항에 있어서,
    상기 제2 전기적 접속부가 차지하는 영역이, 상기 제1 전기적 접속부가 차지하는 영역을 평면적으로 포함하도록 상기 구멍을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제 13항에 있어서,
    상기 제1 및 제2의 전기적 접속부를 형성한 후, 상기 반도체 소자를 상기 전극이 형성된 면과는 반대측의 면부터 연삭하여 얇게 하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제 13항에 있어서,
    상기 제1 전기적 접속부로서, 범프를 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제 13항에 있어서,
    상기 구멍보다도 직경이 작은 소구멍을 미리 형성하고, 상기 소구멍을 확대시켜 상기 구멍을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제 17항에 있어서,
    상기 소구멍을 레이저 빔으로 형성하고, 웨트 에칭에 의해 상기 소구멍을 확대시키는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제 13항에 있어서,
    상기 반도체 소자는, 반도체 칩인 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제 13항에 있어서,
    상기 반도체 소자는, 반도체 웨이퍼의 일부이고, 상기 반도체 웨이퍼에 대하여 상기 공정을 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제 13항 내지 제 20항 중 어느 한 항에 기재된 방법에 의해 제조된 반도체장치를 복수 적층하는 스택형 반도체장치의 제조방법에 있어서,
    복수의 상기 반도체장치 중, 제1 반도체장치의 상기 제1 전기적 접속부와, 상기 제1 반도체장치에 적층하는 제2 반도체장치의 상기 제2 전기적 접속부를 전기적으로 접속하는 공정을 포함하는 것을 특징으로 하는 스택형 반도체장치의 제조방법.
  22. 제 21항에 있어서,
    상기 제1 반도체장치의 상기 제1 전기적 접속부보다도, 상기 제2 반도체장치의 상기 구멍이 크게 형성되어 이루어지는 것을 특징으로 하는 스택형 반도체장치의 제조방법.
  23. 제 1항 내지 제 10항 중 어느 한 항에 기재된 방법에 의해 제조된 것을 특징으로 하는 반도체장치.
  24. 제 11항에 기재된 방법에 의해 제조된 것을 특징으로 하는 반도체장치.
  25. 제 13항 내지 제 20항 중 어느 한 항에 기재된 방법에 의해 제조된 것을 특징으로 하는 반도체장치.
  26. 제 21항에 기재된 방법에 의해 제조된 것을 특징으로 하는 반도체장치.
  27. 반도체 소자와,
    상기 반도체 소자의 전극이 형성된 면에 형성되고, 상기 전극과 전기적으로 접속되어 이루어지는 도전층과, 상기 전극 위를 피해 상기 도전층 위에 형성된 제1 전기적 접속부를 포함하고,
    상기 반도체 소자는, 상기 도전층의 상기 반도체 소자측의 면의 일부가, 제2 전기적 접속부로서 노출되도록 구멍이 형성되어 이루어지는 것을 특징으로 하는 반도체장치.
  28. 제 27항에 있어서,
    상기 제1 전기적 접속부가 차지하는 영역과, 상기 제2 전기적 접속부가 차지하는 영역의, 적어도 일부끼리가 평면적으로 중첩되도록 상기 구멍이 형성되어 이루어지는 것을 특징으로 하는 반도체장치.
  29. 제 28항에 있어서,
    상기 전극은 링형상으로 형성되고, 상기 전극 및 상기 전극의 내측 개구부를 덮어 상기 도전층이 형성되며, 상기 개구부에 대응하는 영역 내에 상기 구멍이 형성되어 이루어지는 것을 특징으로 하는 반도체장치.
  30. 제 27항에 있어서,
    상기 제2 전기적 접속부가 차지하는 영역이, 상기 제1 전기적 접속부가 차지하는 영역을 평면적으로 포함하도록, 상기 구멍이 형성되어 이루어지는 것을 특징으로 하는 반도체장치.
  31. 제 27항에 있어서,
    상기 반도체 소자는, 반도체 칩인 것을 특징으로 하는 반도체장치.
  32. 제 27항에 있어서,
    반도체 웨이퍼를 포함하고, 상기 반도체 소자는 상기 반도체 웨이퍼의 일부인 것을 특징으로 하는 반도체장치.
  33. 제 27항 내지 제 32항 중 어느 한 항에 기재된 반도체장치가 복수 적층되어 형성되어 이루어지는 스택형 반도체장치에 있어서,
    복수의 상기 반도체장치 중, 제1 반도체장치의 상기 제1 전기적 접속부와, 상기 제1 반도체장치에 인접하는 제2 반도체장치의 상기 제2 전기적 접속부가 전기적으로 접속되어 이루어지는 것을 특징으로 하는 스택형 반도체장치.
  34. 제 33항에 있어서,
    상기 제1 반도체장치의 상기 제1 전기적 접속부보다도, 상기 제2 반도체장치의 상기 구멍이 크게 형성되어 이루어지는 것을 특징으로 하는 스택형 반도체장치.
  35. 제 27항에 있어서,
    상기 제1 전기적 접속부가 범프인 것을 특징으로 하는 반도체장치.
  36. 전극이 형성되고, 상기 전극의 일부가 노출되도록 구멍이 형성되어 이루어지는 반도체 소자와,
    상기 반도체 소자의 상기 전극이 형성된 면에 형성되고, 상기 전극과 전기적으로 접속되어 이루어지는 제1 도전층과,
    상기 제1 도전층에 형성된 제1 전기적 접속부와,
    상기 구멍의 내부에 형성된 제2 전기적 접속부로 이루어지는 제2 도전층을 포함하는 반도체장치.
  37. 제 36항에 있어서,
    상기 제2 전기적 접속부가 차지하는 영역이, 상기 제1 전기적 접속부가 차지하는 영역을 평면적으로 포함하도록, 상기 구멍이 형성되어 이루어지는 것을 특징으로 하는 반도체장치.
  38. 제 36항에 있어서,
    상기 반도체 소자는, 반도체 칩인 것을 특징으로 하는 반도체장치.
  39. 제 36항에 있어서,
    반도체 웨이퍼를 포함하고, 상기 반도체 소자는, 상기 반도체 웨이퍼의 일부인 것을 특징으로 하는 반도체장치.
  40. 제 36항 내지 제 39항 중 어느 한 항에 기재된 반도체장치가 복수 적층되어 형성되어 이루어지는 스택형 반도체장치에 있어서,
    복수의 상기 반도체장치 중, 제1 반도체장치의 상기 제1 전기적 접속부와, 상기 제1 반도체장치에 인접하는 제2 반도체장치의 상기 제2 전기적 접속부가 전기적으로 접속되어 이루어지는 것을 특징으로 하는 스택형 반도체장치.
  41. 제 40항에 있어서,
    상기 제1 반도체장치의 상기 제1 전기적 접속부보다도, 상기 제2 반도체장치의 상기 구멍이 크게 형성되어 이루어지는 것을 특징으로 하는 스택형 반도체장치.
  42. 제 36항에 있어서,
    상기 제1 전기적 접속부가 범프인 것을 특징으로 하는 반도체장치.
  43. 제 27항 내지 제 32항 중 어느 한 항에 기재된 반도체장치가 실장된 것을 특징으로 하는 회로기판.
  44. 제 33항에 기재된 반도체장치가 실장된 것을 특징으로 하는 회로기판.
  45. 제 36항 내지 제 39항 중 어느 한 항에 기재된 반도체장치가 실장된 것을 특징으로 하는 회로기판.
  46. 제 40항에 기재된 반도체장치가 실장된 것을 특징으로 하는 회로기판.
  47. 제 27항 내지 제 32항 중 어느 한 항에 기재된 반도체장치를 갖는 것을 특징으로 하는 전자기기.
  48. 제 33항에 기재된 반도체장치를 갖는 것을 특징으로 하는 전자기기.
  49. 제 36항 내지 제 39항 중 어느 한 항에 기재된 반도체장치를 갖는 것을 특징으로 하는 전자기기.
  50. 제 40항에 기재된 반도체장치를 갖는 것을 특징으로 하는 전자기기.
KR10-2001-0009753A 2000-02-28 2001-02-26 반도체장치 및 그 제조방법, 회로기판 및 전자기기 KR100419465B1 (ko)

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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6507115B2 (en) * 2000-12-14 2003-01-14 International Business Machines Corporation Multi-chip integrated circuit module
NL1017388C2 (nl) * 2001-02-16 2002-08-19 Marc Van Oldenborgh Organisch datanetwerk met een dynamische topologie.
US6649507B1 (en) * 2001-06-18 2003-11-18 Taiwan Semiconductor Manufacturing Company Dual layer photoresist method for fabricating a mushroom bumping plating structure
US20030006494A1 (en) * 2001-07-03 2003-01-09 Lee Sang Ho Thin profile stackable semiconductor package and method for manufacturing
US6800800B1 (en) * 2001-08-15 2004-10-05 Renato Giordano Electric guitar pickguard assembly
US20030038353A1 (en) * 2001-08-23 2003-02-27 Derderian James M. Assemblies including stacked semiconductor devices separated by discrete conductive elements therebetween, packages including the assemblies, and methods
JP4110390B2 (ja) * 2002-03-19 2008-07-02 セイコーエプソン株式会社 半導体装置の製造方法
JP4129643B2 (ja) * 2002-03-19 2008-08-06 セイコーエプソン株式会社 半導体装置の製造方法
JP4110391B2 (ja) * 2003-01-16 2008-07-02 セイコーエプソン株式会社 配線基板及びその製造方法、半導体装置及び電子モジュール並びに電子機器
JP4850392B2 (ja) * 2004-02-17 2012-01-11 三洋電機株式会社 半導体装置の製造方法
JP4443379B2 (ja) * 2004-10-26 2010-03-31 三洋電機株式会社 半導体装置の製造方法
TWI303864B (en) * 2004-10-26 2008-12-01 Sanyo Electric Co Semiconductor device and method for making the same
JP4873517B2 (ja) * 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
JP4016984B2 (ja) * 2004-12-21 2007-12-05 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、回路基板、及び電子機器
US7485967B2 (en) * 2005-03-10 2009-02-03 Sanyo Electric Co., Ltd. Semiconductor device with via hole for electric connection
US8067267B2 (en) * 2005-12-23 2011-11-29 Tessera, Inc. Microelectronic assemblies having very fine pitch stacking
JP5141076B2 (ja) * 2006-06-05 2013-02-13 株式会社デンソー 半導体装置
JP5143382B2 (ja) * 2006-07-27 2013-02-13 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
DE102006036100B3 (de) * 2006-08-02 2008-01-24 Zitzmann, Heinrich, Dr. Verfahren zur Herstellung eines Temperaturmessfühlers
JP4305674B2 (ja) 2007-01-19 2009-07-29 セイコーエプソン株式会社 半導体装置
JP5032187B2 (ja) * 2007-04-17 2012-09-26 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
US7910473B2 (en) * 2008-12-31 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via with air gap
US8399354B2 (en) 2009-01-13 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via with low-K dielectric liner
JP5870493B2 (ja) 2011-02-24 2016-03-01 セイコーエプソン株式会社 半導体装置、センサーおよび電子デバイス
CN109729639B (zh) * 2018-12-24 2020-11-20 奥特斯科技(重庆)有限公司 在无芯基板上包括柱体的部件承载件
KR20200118266A (ko) * 2019-04-03 2020-10-15 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN110729086B (zh) * 2019-08-26 2021-10-08 武汉船用机械有限责任公司 可调阻值的水电阻

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5843554A (ja) 1981-09-08 1983-03-14 Mitsubishi Electric Corp 半導体装置
JPS5843354A (ja) 1981-09-09 1983-03-14 Shujun Shiina 換水機構付き太陽熱温水装置
JP2918637B2 (ja) * 1990-06-27 1999-07-12 三菱電機株式会社 微小真空管及びその製造方法
JPH0476946A (ja) 1990-07-19 1992-03-11 Fujitsu Ltd ウエーハ集積回路装置
JPH0563137A (ja) 1991-08-30 1993-03-12 Fujitsu Ltd 半導体装置
JP3036233B2 (ja) * 1992-06-22 2000-04-24 松下電器産業株式会社 半導体装置およびその製造方法
JPH08107120A (ja) * 1994-10-06 1996-04-23 Mitsubishi Electric Corp 高周波半導体集積回路装置，及びその製造方法
US5945741A (en) * 1995-11-21 1999-08-31 Sony Corporation Semiconductor chip housing having a reinforcing plate
JPH08264712A (ja) 1995-03-27 1996-10-11 Matsushita Electron Corp 半導体装置
US5891799A (en) 1997-08-18 1999-04-06 Industrial Technology Research Institute Method for making stacked and borderless via structures for multilevel metal interconnections on semiconductor substrates

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