KR20080067511A - 반도체 소자 적층 패키지 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 패키지를 제공한다. 이 패키지는 본딩 패드들이 배치된 상부면, 상부면에 대향하는 하부면 및 본딩 패드들에 대응되게 연결되면서 하부면으로 돌출된 부위를 갖는 관통 전극들을 포함하되, 관통 전극들에 의해 서로 전기적으로 연결되는 적층된 반도체 소자들, 적층된 반도체 소자들 사이에 제공되되, 관통 전극들이 노출되게 동일한 높이를 갖는 형성된 제 1 접착 물질막들, 및 적층된 반도체 소자들 사이에 제공되되, 관통 전극들 및 제 1 접착 물질막을 덮는 제 2 접착 물질막들, 및 적층된 반도체 소자들이 실장되고 본딩 전극들을 갖는 상부면 및 상부면에 대향하는 하부면을 갖는 인쇄 회로 기판, 및 적층된 반도체 소자들과 인쇄 회로 기판의 상부면 사이에 제공된 실장용 접착 물질막을 포함한다. 제 1 접착 물질막은 패터닝 가능한 물질을 포함하고, 제 2 접착 물질막은 천공이 가능한 물질을 포함하는 것을 특징으로 한다.
Figure P1020070004898
패키지, 적층, 관통 전극

Description

반도체 소자 적층 패키지 및 그 형성 방법{Stacked Semiconductor Device Package and Method of Fabricating the Same}
도 1a 내지 도 2b는 종래기술에 따른 반도체 소자의 적층 방법들을 설명하기 위한 단면도들;
도 3은 본 발명의 실시예에 따른 반도체 칩들이 형성된 반도체 기판을 설명하기 위한 평면도;
도 4a 내지 도 4i는 본 발명의 실시예에 따른 반도체 소자의 적층 방법을 설명하기 위한 단면도들;
도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 소자 패키지의 형성 방법을 설명하기 위한 단면도들.
*도면의 주요 부분에 대한 부호의 설명*
110 : 반도체 웨이퍼
20a, 20b, 120, 120a, 120b, 120c : 반도체 칩
22a, 22b, 122, 122a, 122b, 122c : 관통 전극
125 : 스크라이브 라인
30a, 130, 130a, 130b, 130c : 제 1 접착 물질막
135 : 반도체 기판용 접착 물질막
140 : 핸들링 웨이퍼 150 : 절단용 접착 물질막
60a, 160a, 160b : 제 2 접착 물질막
200 : 인쇄 회로 기판 202 : 코어 물질
204ℓ : 하부면 절연막 패턴 204u : 상부면 절연막 패턴
206ℓ : 하부 접속 전극 206u : 상부 접속 전극
208s : 솔더 볼 210 : 실장용 접착 물질막
230 : 몰딩 물질
본 발명은 반도체 소자 패키지 및 그 제조 방법에 관한 것으로서, 더 구체적으로 신뢰성이 향상된 적층 구조를 갖는 반도체 소자 패키지 및 그 제조 방법에 관한 것이다.
반도체 산업에서 집적 회로(Integrated Circuit : IC)에 대한 패키징(packaging) 기술은 소형화에 대한 요구 및 실장(mounting) 신뢰성을 만족시키기 위해 지속적으로 발전하고 있다. 예컨대, 소형화에 대한 요구는 반도체 칩(semiconductor chip) 크기에 근접한 패키지(package)에 대한 기술 개발을 가속화시키고 있다. 또한, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적 및 전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부가시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 제품을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 제품을 제공하기 위한 방법으로서는 메모리 칩(memory chip)의 용량 증대, 다시 말해, 메모리 칩의 고집적화가 있다. 이러한 메모리 칩의 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 메모리 셀(memory cell)을 집적해 넣는 것에 의해 실현될 수 있다.
그러나 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등의 고난도 기술과 많은 개발 시간을 필요로 한다. 이에 따라, 고용량의 반도체 제품을 제공하기 위한 다른 방법으로서 적층(stacking) 기술이 제안되었다.
반도체 산업에서 말하는 "적층"이란 적어도 2개 이상의 반도체 칩 또는 반도체 소자 패키지를 수직으로 쌓아 올리는 것이다. 이러한 적층 기술에 의하면, 예를 들어, 2개의 64M 플래시 메모리(flash memory)를 적층하여 128M 플래시 메모리가 구성될 수 있으며, 2개의 128M 플래시 메모리를 적층하여 256M 플래시 메모리가 구성될 수 있다. 또한, 적층형 반도체 소자 패키지는 메모리 용량의 증대는 물론, 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점이 있다. 이에 따라, 적층형 반도체 소자 패키지에 대한 연구 및 개발은 가속화되고 있다.
도 1a 내지 도 2b는 종래기술에 따른 반도체 소자의 적층 방법들을 설명하기 위한 단면도들이다.
도 1a 및 도 1b를 참조하면, 관통 전극들(through via, 22a 및 22b)을 갖는 반도체 소자들(20a 및 20b)을 준비한다. 반도체 소자들(20a 및 20b)은 본딩 패드 들(bonding pad, 미도시)이 배치된 상부면, 상부면에 대향하는 하부면 및 본딩 패드들에 대응되게 연결되면서 하부면으로 돌출된 관통 전극들(22a 및 22b)을 가질 수 있다.
피적층 반도체 소자(20a)의 상부면에 관통 전극들(22a)의 상부 표면을 노출하는 접착 물질막(30a)을 형성한다. 접착 물질막(30a)은 패터닝 가능한 물질을 포함할 수 있다. 접착 물질막(30a)은 관통 전극들(22a)을 포함하는 반도체 소자(20a)의 상부면을 덮도록 형성한 후, 사진 식각 공정으로 관통 전극들(22a)의 상부 표면 부위만을 식각하여 형성될 수 있다.
피적층 반도체 소자(20a)의 노출된 관통 전극들(22a)의 상부 표면에 적층 반도체 소자(20b)의 하부면으로 돌출된 관통 전극들(22b)을 연결함으로써, 반도체 소자들(20a 및 20b)이 적층될 수 있다.
접착 물질막(30a)은 패터닝 가능한 접착 물질일 수 있다. 이러한 접착 물질막(30a)은 주로 스핀 온(spin-on) 방식으로 형성되기 때문에, 용매(solvent) 및 감광성 화합물(Photo Active Compound : PAC)의 밀도가 높고, 본딩을 위한 반응물(reactive)의 밀도가 낮은 편이다. 이에 따라, 본딩 밀도(단위 면적당 본딩을 위한 반응물의 양)가 낮을 수 있다. 결과적으로, 부분 경화(partial cure)된 접착 물질막(30a)과 적층 반도체 소자(20b)의 하부면 사이의 점착력(adhesion)이 떨어지기 때문에, 적층 구조의 신뢰성이 낮아지는 문제점이 있다.
도 2a 및 도 2b를 참조하면, 관통 전극들(22a 및 22b)을 갖는 반도체 소자들(20a 및 20b)을 준비한다. 반도체 소자들(20a 및 20b)은 본딩 패드들(미도시)이 배치된 상부면, 상부면에 대향하는 하부면 및 본딩 패드들에 대응되게 연결되면서 하부면으로 돌출된 관통 전극들(22a 및 22b)을 가질 수 있다.
관통 전극들(22a)을 포함하는 피적층 반도체 소자(20a)의 상부면을 덮는 접착 물질막(60a)을 형성한다. 접착 물질막(60a)은 천공(punch)이 가능한 물질을 포함할 수 있다.
피적층 반도체 소자(20a)의 관통 전극들(22a)의 상부 표면에 적층 반도체 소자(20b)의 하부면으로 돌출된 관통 전극들(22b)을 연결함으로써, 반도체 소자들(20a 및 20b)이 적층될 수 있다.
접착 물질막(60a)은 천공이 가능한 접착 물질일 수 있다. 이러한 접착 물질(60a)은 일반적으로 본딩 밀도가 높아 점착력이 우수하지만, 패터닝이 불가능하다. 반도체 소자들(20a 및 20b)의 상부면 및 하부면의 양쪽으로 돌출된 관통 전극들(22a 및 22b)을 갖는 경우, 접착 물질막(60a)은 반도체 소자들(20a 및 20b)의 토폴로지(topology)를 따라가게 된다. 이에 따라, 반도체 소자들(20a 및 20b)을 적층하는 공정에서 점착 면적이 감소할 수 있다. 결과적으로, 적층 구조의 신뢰성이 낮아지는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 적층 구조의 신뢰성을 향상시킬 수 있는 반도체 소자의 적층 구조 및 그 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 신뢰성이 향상된 적층 구조를 갖는 적층된 반도체 소자를 포함하는 반도체 소자 패키지 및 그 형성 방법을 제공 하는 데 있다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자의 적층 방법을 제공한다. 이 방법은 본딩 패드들이 배치된 상부면, 상부면에 대향하는 하부면, 본딩 패드들에 대응되게 연결되면서 하부면으로 돌출된 부위를 갖는 관통 전극들, 및 상부면에 상에 관통 전극들의 상부 표면과 동일한 높이의 상부면을 갖도록 형성된 제 1 접착 물질막을 포함하는 복수개의 반도체 소자들을 준비하는 것, 관통 전극들 및 제 1 접착 물질막을 덮는 제 2 접착 물질막을 형성하는 것, 및 관통 전극들의 돌출된 부위가 제 2 접착 물질막을 천공하여 반도체 소자들의 관통 전극들이 서로 연결되도록 반도체 소자들을 적층하는 것을 포함할 수 있다. 제 1 접착 물질막은 패터닝 가능한 물질을 포함하고, 제 2 접착 물질막은 천공이 가능한 물질을 포함하는 것을 특징으로 할 수 있다.
제 1 접착 물질막을 형성하는 것은 반도체 소자의 상부면에 관통 전극들을 덮는 제 1 접착 물질막을 형성하는 것, 제 1 접착 물질막 상에 관통 전극들 부위를 노출하는 마스크 패턴을 형성하는 것, 및 마스크 패턴을 식각 마스크로 관통 전극들 부위를 덮는 제 1 접착 물질막을 제거하는 식각 공정을 수행하는 것을 포함할 수 있다.
제 1 접착 물질막은 노볼락, 벤조사이클로부틴, 폴리이미드 및 에폭시 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
제 2 접착 물질막은 테이프 형태일 수 있으며, 제 2 접착 물질막은 다이 접 착 필름, 비도전성 필름 및 이방성 도전성 필름 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
반도체 소자들을 적층하는 것은 열 압착 방식을 포함할 수 있다.
또한, 상기한 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자의 적층 구조를 제공한다. 이 적층 구조는 본딩 패드들이 배치된 상부면, 상부면에 대향하는 하부면 및 본딩 패드들에 대응되게 연결되면서 하부면으로 돌출된 부위를 갖는 관통 전극들을 포함하되, 관통 전극들에 의해 서로 전기적으로 연결되는 적층된 반도체 소자들, 적층된 반도체 소자들 사이에 제공되되, 관통 전극들이 노출되게 동일한 높이를 갖는 형성된 제 1 접착 물질막들, 및 적층된 반도체 소자들 사이에 제공되되, 관통 전극들 및 제 1 접착 물질막을 덮는 제 2 접착 물질막들을 포함할 수 있다. 제 1 접착 물질막은 패터닝 가능한 물질을 포함하고, 제 2 접착 물질막은 천공이 가능한 물질을 포함하는 것을 특징으로 할 수 있다.
제 1 접착 물질막은 노볼락, 벤조사이클로부틴, 폴리이미드 및 에폭시 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
제 2 접착 물질막은 테이프 형태일 수 있으며, 제 2 접착 물질막은 다이 접착 필름, 비도전성 필름 및 이방성 도전성 필름 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기한 다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자 패키지의 형성 방법을 제공한다. 이 방법은 상기한 반도체 소자의 적층 방법에 따라 적층된 반도체 소자들을 준비하는 것, 본딩 전극들을 갖는 상부면 및 상부면에 대향하 는 하부면을 갖는 인쇄 회로 기판을 준비하는 것, 인쇄 회로 기판의 상부면에 실장용 접착 물질막을 형성하는 것, 및 적층된 반도체 소자들을 인쇄 회로 기판의 상부면에 실장하는 것을 포함할 수 있다. 실장용 접착 물질막은 패터닝 가능한 물질 또는 천공이 가능한 물질을 포함하는 것을 특징으로 할 수 있다.
적층된 반도체 소자들을 실장하는 것은 열 압착 방식을 포함할 수 있다.
실장용 접착 물질막이 패터닝 가능한 물질이면 인쇄 회로 기판의 상부면에 포함된 본딩 전극들을 노출하는 실장용 접착 물질막을 형성하는 것 및 적층된 반도체 소자들의 돌출된 관통 전극들이 본딩 전극들에 전기적으로 연결되도록 실장용 접착 물질막에 삽입되는 형태로 적층된 반도체 소자들을 실장하는 것을 포함할 수 있다.
패터닝 가능한 물질은 노볼락, 벤조사이클로부틴, 폴리이미드 및 에폭시 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실장용 접착 물질막이 천공이 가능한 물질이면 인쇄 회로 기판의 상부면에 본딩 전극들을 덮는 실장용 접착 물질막을 형성하는 것 및 적층된 반도체 소자들의 돌출된 관통 전극들이 본딩 전극들에 전기적으로 연결되도록 실장용 접착 물질막을 천공하는 형태로 적층된 반도체 소자들을 실장하는 것을 포함할 수 있다.
천공이 가능한 물질은 테이프 형태일 수 있으며, 천공이 가능한 물질은 다이 접착 필름, 비도전성 필름 및 이방성 도전성 필름 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
적층된 반도체 소자들 및 상기 인쇄 회로 기판의 상부면을 봉지하는 몰딩 물 질을 형성하는 것을 더 포함할 수 있으며, 몰딩 물질은 에폭시 몰딩 컴파운드일 수 있다.
또한, 상기한 다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자 패키지를 제공한다. 이 반도체 소자 패키지는 상기한 반도체 소자의 적층 구조와 같은 적층 구조를 갖는 적층된 반도체 소자들, 적층된 반도체 소자들이 실장되고 본딩 전극들을 갖는 상부면 및 상부면에 대향하는 하부면을 갖는 인쇄 회로 기판, 적층된 반도체 소자들과 인쇄 회로 기판의 상부면 사이에 제공된 실장용 접착 물질막을 포함할 수 있다. 실장용 접착 물질막은 패터닝 가능한 물질 또는 천공이 가능한 물질을 포함하는 것을 특징으로 할 수 있다.
패터닝 가능한 물질은 노볼락, 벤조사이클로부틴, 폴리이미드 및 에폭시 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
천공이 가능한 물질은 테이프 형태일 수 있으며, 천공이 가능한 물질은 다이 접착 필름, 비도전성 필름 및 이방성 도전성 필름 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
적층된 반도체 소자들 및 상기 인쇄 회로 기판의 상부면을 봉지하는 몰딩 물질을 더 포함할 수 있으며, 몰딩 물질은 에폭시 몰딩 컴파운드일 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다.
도 3은 본 발명의 실시예에 따른 반도체 칩들이 형성된 반도체 기판을 설명하기 위한 평면도이다.
도 3을 참조하면, 반도체 기판(110)이 준비된다. 반도체 기판(110)은 실리콘(Si) 기판일 수 있다. 반도체 기판(110) 상에는 일반적인 제조 공정을 통해 형성된 반도체 칩들(120)이 제공될 수 있다. 또한, 각각의 반도체 칩들(120)을 분리하기 위한 칩 절단 영역들(scribe line, 125)이 제공될 수 있다.
도 4a 내지 도 4i는 본 발명의 실시예에 따른 반도체 소자의 적층 방법을 설명하기 위한 단면도들이다. 도 4a 내지 도 4e는 도 3의 A 부분을 절취 및 확대한 단면도들이다.
도 4a 및 도 4b를 참조하면, 반도체 기판(110)에 제공된 반도체 칩들(도 3의 120 참조)의 본딩 패드들(미도시)에 연결되는 관통 전극들(122)을 형성할 수 있다. 본딩 패드들은 반도체 칩들의 가장자리에 배치될 수 있으며, 미국등록특허 제6,916,725호에 개시된 것과 같은 배열을 가질 수 있다. 관통 전극들(122)은 칩 절단 영역(125)에 인접하는 반도체 칩들의 가장자리에 형성될 수 있다. 관통 전극 들(122)은 본딩 패드들에 근접한 반도체 칩의 가장자리 부분에 트렌치(trench)를 형성한 후, 트렌치를 도전성 물질로 채워 형성할 수 있다. 도전성 물질은 구리(Cu), 알루미늄(Al), 구리-알루미늄 합금 또는 고전도성 물질을 포함할 수 있다.
관통 전극들(122)은 반도체 칩들의 본딩 패드들 및 반도체 기판(110)을 직접 관통하는 형태이거나, 반도체 칩들의 본딩 패드들에 인접하는 반도체 기판(110)을 관통하는 형태일 수 있다. 바람직하게는, 관통 전극들(122)은 반도체 칩들의 본딩 패드들에 인접하는 반도체 기판(110)을 관통하는 형태일 수 있다. 이에 따라, 관통 전극들(112)은 반도체 칩들의 본딩 패드들에 연결되게 반도체 기판(110)의 상부로 돌출되어 연장된 상부(112t)를 갖는 T자 형태일 수 있다.
관통 전극들(122)을 포함하는 반도체 기판(110)의 제 1 접착 물질막(130)을 형성할 수 있다. 제 1 접착 물질막(130)은 패터닝 가능한 접착 물질을 포함할 수 있다. 제 1 접착 물질막(130)은 노볼락(novolak), 벤도사이클로부틴(BenzoCycloButene : BCB), 폴리이미드(polyimide) 및 에폭시(epoxy) 중에서 선택된 하나의 물질을 포함할 수 있다.
제 1 접착 물질막(130)을 형성하는 것은 반도체 기판(110)의 상부면에 관통 전극들(112)을 덮는 제 1 접착 물질막(130)을 형성하는 것, 제 1 접착 물질막(130) 상에 관통 전극들(122) 부위를 노출하는 마스크 패턴(mask pattern, 미도시)을 형성하는 것, 마스크 패턴을 식각 마스크로 관통 전극들(122) 부위를 덮는 제 1 접착 물질막(130)을 제거하는 식각 공정을 수행하는 것을 포함할 수 있다. 식각 공정은 제 1 관통 전극들(122)과 제 1 접착 물질막(130)이 동일한 높이를 갖게 할 수 있 다. 이에 따라, 관통 전극들(122)의 상부(122t) 표면이 노출될 수 있다.
도 4c를 참조하면, 관통 전극들(122)와 제 1 접착 물질막(130)을 포함하는 반도체 기판(110)의 상부에 핸들링 웨이퍼(handling wafer, 140)를 부착할 수 있다. 핸들링 웨이퍼(140)는 반도체 기판용 접착 물질막(135)을 매개로 반도체 기판(110)에 부착될 수 있다. 핸들링 웨이퍼(140)는 반도체 기판(110)의 하부면을 연마하는 공정에서 반도체 기판(110)에 가해지는 기계적인 응력(stress)을 완화하고, 연마 공정 이후에 박형화된 반도체 기판(110)에서 발생하는 휨을 억제하기 위해 사용될 수 있다.
핸들링 웨이퍼(140)는 반도체 기판(110)의 열 팽창 계수(Coefficient of Thermal Expansion : CTE)와 동일하거나 비슷한 물질로 이루어진 기판, 예컨대, 실리콘 기판 또는 유리 기판을 사용할 수 있다. 또한, 핸들링 웨이퍼(140)는 반도체 기판(110)과 동일한 원판 형태를 사용할 수 있다.
반도체 기판용 접착 물질막(135)은 접착 후에 분리가 용이한 재가공 접착제(reworkable adhesive)가 사용될 수 있다. 이는 핸들링 웨이퍼(140)는 반도체 기판(110)의 하부면을 연마한 다음, 제거되기 때문이다. 반도체 기판용 접착 물질막(135)은 자외선 경화 수지(UltraViolet curable resin : UV resin)나 열가소성(thermoplastic) 수지를 포함하는 접착제가 사용될 수 있다.
도 4d를 참조하면, 반도체 기판(110)의 하부면으로 관통 전극들(122)의 하부(122ℓ)를 돌출시킬 수 있다. 반도체 기판(110)의 하부면으로 관통 전극들(112)의 하부(122ℓ)를 돌출시키는 것은 2 단계의 공정으로 진행될 수 있다. 1 단계의 공정은 반도체 기판(110)의 하부면을 관통 전극들(122)에 근접할 때까지 그라인딩(grinding) 방식으로 연마하는 연마 공정일 수 있다. 2 단계의 공정은 관통 전극들(122)의 하부(122ℓ)가 반도체 기판(110)의 하부면으로 돌출되도록 반도체 기판(110)의 하부면을 선택적으로 식각하는 방식으로 식각하는 식각 공정일 수 있다. 반도체 기판(110)의 하부면으로 관통 전극들(112)의 하부(122ℓ)를 돌출시키는 것은 제조될 반도체 소자 패키지의 박형화를 구현할 수 있다.
도 4e를 참조하면, 핸들링 웨이퍼(140) 및 반도체 기판용 접착 물질막(135)을 제거한 후, 관통 전극들(112)의 하부(122ℓ)가 돌출된 반도체 기판(110)의 하부면에 절단용 접착 물질막(150)을 형성할 수 있다. 기판 절단 장치로 칩 절단 영역(125)을 따라 반도체 기판(110)을 절단함으로써, 각각의 반도체 칩들(도 4f의 120a 및 120b 참조)로 분리할 수 있다.
절단용 접착 물질막(150)은 접착 후에 분리가 용이한 재가공 접착제가 사용될 수 있다. 이는 절단용 접착 물질막(150)은 각각의 반도체 칩들로 분리하기 위해 반도체 기판(110)을 절단한 다음, 제거되기 때문이다. 절단용 접착 물질막(150)은 자외선 경화 수지나 열가소성 수지를 포함하는 접착제가 사용될 수 있다.
도 4f 및 도 4g를 참조하면, 절단용 접합 물질막(150)을 제거한 후, 접합 전극들(122a 및 122b) 및 제 1 접착 물질막(130a 및 130b)이 형성된 반도체 칩들(120a 및 120b) 상에 제 2 접착 물질막들(160a 및 160b)을 각각 형성할 수 있다. 제 2 접착 물질막들(160a 및 160b)은 천공이 가능한 접착 물질을 포함할 수 있다. 제 2 접착 물질막들(160a 및 160b)은 테이프(tape) 형태일 수 있으며, 다이 접착 필름(Die Attach Film : DAF), 비도전성 필름(NonConductive Film : NCF) 및 이방성 도전성 필름(Anisotropic Conductive Film : ACF) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
제 1 접착 물질막(130a 및 130b) 및 제 2 접착 물질막(160a 및 160b)은 서로 다른 물리적 특성들을 가질 수 있다. 물리적 특성들은 고분자 물질의 사슬이 움직이기 시작하는 유리 전이 온도(glass transition temperature : Tg), 응력과 변형의 비를 나타내는 탄성 계수인 모듈러스(modulus), 일정한 압력 아래서 물질의 열 팽창의 온도에 대한 비율인 열 팽창 계수 또는 탄성체의 양단에 힘을 가하여 신장시키거나 수축시켰을 때에, 축에 수직인 방향의 일그러짐 크기를 축 방향의 일그러짐 크기로 나눈 값인 푸아송의 비(poisson's ratio) 등일 수 있다.
피적층 반도체 소자(120a)의 관통 전극들(122a)의 상부(도 4a의 122t 참조) 표면에 적층 반도체 소자(120b)의 하부면으로 돌출된 관통 전극들(122b)의 하부(도 4d의 122ℓ)를 연결함으로써, 반도체 소자들(120a 및 120b)이 적층될 수 있다. 관통 전극들(122a 및 122b)은 적층 반도체 소자(120b)의 하부면으로 돌출된 관통 전극들(122b)의 하부(122ℓ)가 피적층 반도체 소자(120a)의 상부면에 형성된 제 2 접착 물질막(160a)을 천공하는 것에 의해 서로 연결될 수 있다. 피적층 반도체 소자(120a) 상에 적층 반도체 소자(120b)를 적층하는 것은 열 압착 방식을 포함할 수 있다.
제 1 접착 물질막(130a 및 130b) 및 제 2 접착 물질막(160a 및 160b)은 각각 패터닝 가능한 접착 물질 및 천공이 가능한 접착 물질일 수 있다. 제 1 접착 물질 막(130a 및 130b)은 주로 스핀 온 방식으로 형성되기 때문에, 용매 및 감광성 화합물의 밀도가 높고, 본딩을 위한 반응물의 밀도가 낮은 편이다. 이에 따라, 본딩 밀도(단위 면적당 본딩을 위한 반응물의 양)가 낮아 점착력이 불량한 편이다. 제 2 접착 물질(160a 및 160b)은 일반적으로 본딩 밀도가 높아 점착력이 우수하지만, 패터닝이 불가능하다.
상기와 같은 제 1 접착 물질막(130a 및 130b) 및 제 2 접착 물질막(160a 및 160b) 각각의 단점을 보완하고, 장점을 채용함으로써, 반도체 소자들(120a 및 120b)이 물리적 및 전기적으로 신뢰성이 향상된 적층 구조를 가질 수 있다. 제 1 접착 물질막(130a 및 130b)는 점착력이 불량하지만 패터닝이 가능하기 때문에, 반도체 소자들(120a 및 120b)의 상부면을 평탄화시킬 수 있다. 제 2 접착 물질막(160a 및 160b)은 패터닝이 불가능하지만 점착력이 우수하기 때문에, 반도체 소자들(120a 및 120b) 사이의 물리적 연결을 강화할 수 있다.
이에 따라, 패터닝 가능한 제 1 접착 물질막(130a 및 130b) 및 천공이 가능한 제 2 접착 물질막(160a 및 160b)이 순차적으로 적층된 이중 구조의 접착 물질막을 갖는 적층된 반도체 소자들(120a 및 120b)은 반도체 소자들(120a 및 120b)이 상부면 및 하부면의 양쪽으로 돌출된 관통 전극들(122a 및 122b)을 갖는 경우라도, 종래와는 달리, 반도체 소자들(120a 및 120b) 사이의 점착력이 향상될 수 있다. 이에 따라, 적층 구조의 신뢰성이 향상될 수 있다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 소자 패키지의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 5a를 참조하면, 도 3a 내지 도 3g에서 설명한 방법으로 적층된 반도체 소자들(120a, 120b 및/또는 120c) 및 인쇄 회로 기판(200)을 준비할 수 있다.
인쇄 회로 기판(200)은 코어 물질(core material, 202)을 몸체로 하여 상부 본딩 전극들(206u)을 포함하는 상부면 절연막 패턴(204u) 및 상부면 절연막 패턴(204u)에 대향하면서 하부 본딩 전극들(206ℓ)을 포함하는 하부면 절연막 패턴(204ℓ)을 가질 수 있다. 상부면 절연막 패턴(204u) 및 하부면 절연막 패턴(204ℓ)은 포토 솔더 레지스트(Photo Solder Resist : PSR)일 수 있다. 인쇄 회로 기판(200)은 상부면에 실장되는 적층된 반도체 소자들(120a, 120b 및/또는 120c)의 최하부 반도체 소자(120c)의 관통 전극들(122c)에 대응되는 상부 본딩 전극들(206u)을 가질 수 있다.
인쇄 회로 기판(200)의 상부에는 실장용 접착 물질막(210)이 제공될 수 있다. 실장용 접착 물질막(210)은 패터닝 가능한 물질 또는 천공이 가능한 물질을 포함할 수 있다. 실장용 접착 물질막(210)이 패터닝 가능한 물질이면 인쇄 회로 기판(200)의 상부면에 포함된 상부 본딩 전극들(206u)을 노출하는 실장용 접착 물질막(210)을 형성할 수 있다. 실장용 접착 물질막(210)이 천공이 가능한 물질이면 인쇄 회로 기판(210)의 상부면에 상부 본딩 전극들(206)을 덮는 실장용 접착 물질막(210)을 형성할 수 있다. 바람직하게는, 실장용 접착 물질막(210)은 천공이 가능한 물질을 포함할 수 있다. 패터닝 가능한 물질은 노볼락, 벤조사이클로부틴, 폴리이미드 및 에폭시 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 천공이 가능한 물질은 테이프 형태일 수 있으며, 다이 접착 필름, 비도전성 필름 및 이방성 도전성 필름 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
도 5b 및 도 5c를 참조하면, 적층된 반도체 소자들(120a, 120b 및 120c)을 인쇄 회로 기판(200)의 상부면에 실장할 수 있다. 적층된 반도체 소자들(120a, 120b 및 120c)은 실장용 접착 물질막(210)을 매개로 인쇄 회로 기판(200)의 상부면에 실장될 수 있다. 이때, 인쇄 회로 기판(200)의 상부면에 포함된 상부 본딩 전극들(206u)은 그에 대응되는 최하부 반도체 소자(120c)의 관통 전극들(122c)과 전기적으로 연결될 수 있다.
적층된 반도체 소자들(120a, 120b 및/또는 120c)을 인쇄 회로 기판(200)의 상부면에 실장하는 것은 최하부 반도체 소자(120c)를 인쇄 회로 기판(200)의 상부면에 먼저 실장한 후, 적층된 반도체 소자들(120a 및 120b)을 최하부 반도체 소자(120c) 상에 적층하는 것을 더 포함할 수 있다.
적층된 반도체 소자들(120a, 120b 및 120c)의 최하부 반도체 소자(120c)의 관통 전극들(122c)을 그에 대응되는 인쇄 회로 기판(200)의 상부 본딩 전극들(206u)에 전기적으로 연결되도록 적층된 반도체 소자들(120a, 120b 및 120c)을 인쇄 회로 기판(200)의 상부면에 실장할 수 있다. 적층된 반도체 소자들(120a, 120b 및 120c)을 인쇄 회로 기판(200)의 상부면에 실장하는 것은 열 압착 방식을 포함할 수 있다.
실장용 접착 물질막(210)이 패터닝 가능한 물질이면 적층된 반도체 소자들(120a, 120b 및 120c)의 최하부 반도체 소자(120c)의 관통 전극들(122c)의 돌출된 부위(도 5a의 122p 참조)가 상부 본딩 전극들(206u)에 전기적으로 연결되도록 실장용 접착 물질막(210)에 삽입되는 형태로 적층된 반도체 소자들(120a, 120b 및 120c)을 실장할 수 있다.
실장용 접착 물질막(210)이 천공이 가능한 물질이면 적층된 반도체 소자들(120a, 120b 및 120c)의 최하부 반도체 소자(120c)의 관통 전극들(122c)의 돌출된 부위(도 5a의 122p 참조)가 상부 본딩 전극들(206u)에 전기적으로 연결되도록 실장용 접착 물질막(210)을 천공하는 형태로 적층된 반도체 소자들(120a, 120b 및 120c)을 실장할 수 있다.
도 5d를 참조하면, 적층된 반도체 소자들(120a, 120b 및 120c) 및 인쇄 회로 기판(200)의 상부면을 봉지하는 몰딩 물질(molding material, 230)을 형성할 수 있다. 몰딩 물질(230)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)일 수 있다.
인쇄 회로 기판(200)의 하부면의 하부 본딩 전극(206ℓ)에 솔더 볼들(solder ball, 208s)을 형성할 수 있다. 솔더 볼들(208s)은 솔더 물질(solder material)을 포함할 수 있다.
상기한 본 발명의 실시예에 따른 반도체 소자 패키지는 적층된 반도체 소자들 사이에 패터닝 가능한 접착 물질과 천공이 가능한 접착 물질이 순차적으로 적층된 이중 구조의 접착 물질막을 갖기 때문에, 신뢰성이 향상된 적층 구조를 갖는 적층된 반도체 소자를 가질 수 있다. 이에 따라, 물리적 및 전기적 신뢰성이 향상된 적층 구조를 갖는 적층된 반도체 소자의 반도체 소자의 적층 방법, 이를 이용한 반도체 소자 적층 패키지 및 그 제조 방법을 제공할 수 있다.
상술한 바와 같이, 본 발명에 따르면 반도체 소자 패키지는 신뢰성이 향상된 적층 구조를 갖는 적층된 반도체 소자를 가질 수 있다. 이에 따라, 물리적 및 전기적 신뢰성이 향상된 반도체 소자 패키지가 제조될 수 있다.

Claims (25)

  1. 본딩 패드들이 배치된 상부면, 상기 상부면에 대향하는 하부면, 상기 본딩 패드들에 대응되게 연결되면서 상기 하부면으로 돌출된 부위를 갖는 관통 전극들, 및 상기 상부면에 상에 상기 관통 전극들의 상부 표면과 동일한 높이의 상부면을 갖도록 형성된 제 1 접착 물질막을 포함하는 복수개의 반도체 소자들을 준비하는 것;
    상기 관통 전극들 및 상기 제 1 접착 물질막을 덮는 제 2 접착 물질막을 형성하는 것; 및
    상기 관통 전극들의 상기 돌출된 부위가 상기 제 2 접착 물질막을 천공하여 상기 반도체 소자들의 상기 관통 전극들이 서로 연결되도록, 상기 반도체 소자들을 적층하는 것을 포함하되, 상기 제 1 접착 물질막은 패터닝 가능한 물질을 포함하고, 상기 제 2 접착 물질막은 천공이 가능한 물질을 포함하는 것을 특징으로 하는 반도체 소자의 적층 방법.
  2. 제 1항에 있어서,
    상기 제 1 접착 물질막을 형성하는 것은:
    상기 반도체 소자의 상기 상부면에, 상기 관통 전극들을 덮는 상기 제 1 접착 물질막을 형성하는 것;
    상기 제 1 접착 물질막 상에 상기 관통 전극들 부위를 노출하는 마스크 패턴 을 형성하는 것; 및
    상기 마스크 패턴을 식각 마스크로 상기 관통 전극들 부위를 덮는 상기 제 1 접착 물질막을 제거하는 식각 공정을 수행하는 것을 포함하는 반도체 소자의 적층 방법.
  3. 제 2항에 있어서,
    상기 제 1 접착 물질막은 노볼락, 벤조사이클로부틴, 폴리이미드 및 에폭시 중에서 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 반도체 소자의 적층 방법.
  4. 제 1항에 있어서,
    상기 제 2 접착 물질막은 테이프 형태인 것을 특징으로 하는 반도체 소자의 적층 방법.
  5. 제 4항에 있어서,
    상기 제 2 접착 물질막은 다이 접착 필름, 비도전성 필름 및 이방성 도전성 필름 중에서 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 반도체 소자의 적층 방법.
  6. 제 1항에 있어서,
    상기 반도체 소자들을 적층하는 것은 열 압착 방식을 포함하는 것을 특징으로 하는 반도체 소자의 적층 방법.
  7. 본딩 패드들이 배치된 상부면, 상기 상부면에 대향하는 하부면 및 상기 본딩 패드들에 대응되게 연결되면서 상기 하부면으로 돌출된 부위를 갖는 관통 전극들을 포함하되, 상기 관통 전극들에 의해 서로 전기적으로 연결되는 적층된 반도체 소자들;
    상기 적층된 반도체 소자들 사이에 제공되되, 상기 관통 전극들이 노출되게 동일한 높이의 상부면을 갖도록 형성된 제 1 접착 물질막들; 및
    상기 적층된 반도체 소자들 사이에 제공되되, 상기 관통 전극들 및 상기 제 1 접착 물질막을 덮는 제 2 접착 물질막들을 포함하되, 상기 제 1 접착 물질막은 패터닝 가능한 물질을 포함하고, 상기 제 2 접착 물질막은 천공이 가능한 물질을 포함하는 것을 특징으로 하는 반도체 소자의 적층 구조.
  8. 제 7항에 있어서,
    상기 제 1 접착 물질막은 노볼락, 벤조사이클로부틴, 폴리이미드 및 에폭시 중에서 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 반도체 소자의 적층 구조.
  9. 제 7항에 있어서,
    상기 제 2 접착 물질막은 테이프 형태인 것을 특징으로 하는 반도체 소자의 적층 구조.
  10. 제 9항에 있어서,
    상기 제 2 접착 물질막은 다이 접착 필름, 비도전성 필름 및 이방성 도전성 필름 중에서 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 반도체 소자의 적층 구조.
  11. 제 1항에 따라 적층된 반도체 소자들을 준비하는 것;
    본딩 전극들을 갖는 상부면 및 상기 상부면에 대향하는 하부면을 갖는 인쇄 회로 기판을 준비하는 것;
    상기 인쇄 회로 기판의 상기 상부면에 실장용 접착 물질막을 형성하는 것; 및
    상기 적층된 반도체 소자들을 상기 인쇄 회로 기판의 상기 상부면에 실장하는 것을 포함하되, 상기 실장용 접착 물질막은 패터닝 가능한 물질 또는 천공이 가능한 물질을 포함하는 것을 특징으로 하는 반도체 소자 패키지의 형성 방법.
  12. 제 11항에 있어서,
    상기 적층된 반도체 소자들을 실장하는 것은 열 압착 방식을 포함하는 것을 특징으로 하는 반도체 소자 패키지의 형성 방법.
  13. 제 11항에 있어서,
    상기 실장용 접착 물질막이 패터닝 가능한 물질이면,
    상기 인쇄 회로 기판의 상기 상부면에 포함된 상기 본딩 전극들을 노출하는 상기 실장용 접착 물질막을 형성하는 것; 및
    상기 적층된 반도체 소자들의 돌출된 관통 전극들이 상기 본딩 전극들에 전기적으로 연결되도록 상기 실장용 접착 물질막에 삽입되는 형태로, 상기 적층된 반도체 소자들을 실장하는 것을 포함하는 것을 특징으로 하는 반도체 소자 패키지의 형성 방법.
  14. 제 13항에 있어서,
    상기 패터닝 가능한 물질은 노볼락, 벤조사이클로부틴, 폴리이미드 및 에폭시 중에서 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 반도체 소자 패키지의 형성 방법.
  15. 제 11항에 있어서,
    상기 실장용 접착 물질막이 천공이 가능한 물질이면,
    상기 인쇄 회로 기판의 상기 상부면에, 상기 본딩 전극들을 덮는 상기 실장용 접착 물질막을 형성하는 것; 및
    상기 적층된 반도체 소자들의 돌출된 관통 전극들이 상기 본딩 전극들에 전 기적으로 연결되도록 상기 실장용 접착 물질막을 천공하는 형태로, 상기 적층된 반도체 소자들을 실장하는 것을 포함하는 것을 특징으로 하는 반도체 소자 패키지의 형성 방법.
  16. 제 15항에 있어서,
    상기 천공이 가능한 물질은 테이프 형태인 것을 특징으로 하는 반도체 소자 패키지의 형성 방법.
  17. 제 15항에 있어서,
    상기 천공이 가능한 물질은 다이 접착 필름, 비도전성 필름 및 이방성 도전성 필름 중에서 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 반도체 소자 패키지의 형성 방법.
  18. 제 11항에 있어서,
    상기 적층된 반도체 소자들 및 상기 인쇄 회로 기판의 상부면을 봉지하는 몰딩 물질을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 패키지의 형성 방법.
  19. 제 18항에 있어서,
    상기 몰딩 물질은 에폭시 몰딩 컴파운드인 것을 특징으로 하는 반도체 소자 패키지의 형성 방법.
  20. 제 7항의 적층 구조를 갖는 적층된 반도체 소자들;
    상기 적층된 반도체 소자들이 실장되고 본딩 전극들을 갖는 상부면 및 상기 상부면에 대향하는 하부면을 갖는 인쇄 회로 기판;
    상기 적층된 반도체 소자들과 상기 인쇄 회로 기판의 상기 상부면 사이에 제공된 실장용 접착 물질막을 포함하되, 상기 실장용 접착 물질막은 패터닝 가능한 물질 또는 천공이 가능한 물질을 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  21. 제 20항에 있어서,
    상기 패터닝 가능한 물질은 노볼락, 벤조사이클로부틴, 폴리이미드 및 에폭시 중에서 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  22. 제 20항에 있어서,
    상기 천공이 가능한 물질은 테이프 형태인 것을 특징으로 하는 반도체 소자 패키지.
  23. 제 22항에 있어서,
    상기 천공이 가능한 물질은 다이 접착 필름, 비도전성 필름 및 이방성 도전성 필름 중에서 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  24. 제 20항에 있어서,
    상기 적층된 반도체 소자들 및 상기 인쇄 회로 기판의 상부면을 봉지하는 몰딩 물질을 더 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  25. 제 24항에 있어서,
    상기 몰딩 물질은 에폭시 몰딩 컴파운드인 것을 특징으로 하는 반도체 소자 패키지.
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