JP4994274B2 - 電子部品パッケージの製造方法 - Google Patents

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Description

本発明は、複数の階層部分を含む電子部品パッケージの製造方法に関する。
近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。
高集積化された電子部品としては、システムＬＳＩ（大規模集積回路）と、マルチチップモジュールが知られている。システムＬＳＩは、多様な電子回路の機能が組み込まれた１つのＩＣ（集積回路）である。一方、マルチチップモジュールは、複数のチップを、配線基板等を用いて一体化してなるモジュールである。
システムＬＳＩは、集積密度を高くできると共に、配線を極力少なくできるという利点を有している。一方、マルチチップモジュールは、互いに異なる機能を有する複数のチップを一体化することによって、所望の機能を有する１つのモジュールを容易に実現できるという利点を有している。
以下、システムＬＳＩやマルチチップモジュール等の、１以上のチップと複数の外部接続端子とを含む電子部品パッケージの従来の製造方法について説明する。電子部品パッケージの従来の一般的な製造方法では、１個の電子部品パッケージのために用意された配線基板等の基体の上に１以上のチップが実装され、チップの端子と外部接続端子とが接続され、このチップの端子と外部接続端子との接続部分が封止される。チップの端子と外部接続端子との接続は、例えばワイヤーボンディングやフリップチップ法を用いて行われる。フリップチップ法を用いる場合には、チップの端子と外部接続端子とは、配線基板内の配線を介して接続される。また、マルチチップモジュールにおけるチップ間の配線も、例えばワイヤーボンディングやフリップチップ法を用いて行われる。
特許文献１には、チップに接続されたボンディングパッドと外部接続端子であるリードとをワイヤーボンディングによって接続したマルチチップモジュールが記載されている。また、特許文献１には、チップ間配線とボンディングパッドを、配線形成プロセスを用いて形成する技術が記載されている。特許文献１において、配線形成プロセスは、例えば、成膜工程、リソグラフィ工程およびエッチング工程を有している。
特許文献２には、マルチチップモジュールにおいて、チップ間の配線と外部接続用のバッドをウェハプロセスによって形成する技術が記載されている。特許文献２において、ウェハプロセスは、絶縁層形成、ビアホール形成、プラグ金属の埋め込み、平坦化、スパッタ法による成膜、フォトリソグラフィ技術による配線パターンの形成という一連の工程を含んでいる。
また、特許文献３には、以下のようなチップサイズ半導体パッケージの製造方法が記載されている。この製造方法では、まず、各々が表面に複数のパッドを有し、分離線によって区画形成された複数の半導体チップが形成されたウェハの上面にリードフレームを接着する。次に、リードフレームのリードと半導体チップのパッドとをワイヤーボンディングによって接続する。次に、リードの基端側上面を露出させて、ウェハの上下面をモールディングする。次に、露出された各リードの基端側上面に電導性金属をめっきする。次に、ウェハおよびリードフレームを切断して、半導体パッケージを完成させる。
また、非特許文献１には、以下のような積層型の電子部品パッケージの製造方法が記載されている。この製造方法では、まず、１枚のウェハ上に、それぞれ１以上のチップを含む複数の回路を形成することによって、ネオ・ウェハ（Neo-Wafer）と呼ばれる構造物を作製する。次に、上記複数の回路が互いに分離されて、ネオ・ダイ（Neo-die）と呼ばれる複数の構造物が形成されるように、ネオ・ウェハ（Neo-Wafer）を切断する。次に、複数のネオ・ダイ（Neo-die）を積層して積層体を作製すると共に、この積層体を複数個積み重ねて積層体の集合体を作製する。次に、この集合体に含まれる個々の積層体の２つの側面にそれぞれ複数のバスを形成する。次に、個々の積層体を分離する。このようにして形成された個々の積層体が電子部品パッケージとなる。
特開２００１−３５９９３号公報 特開２００１−２４４４０３号公報 特開平１０−５０９２０号公報 Keith D. Gann，"Neo-Stacking Technology"，HDI Magazine，１９９９年１２月
電子部品パッケージの従来の一般的な製造方法では、基体上への１以上のチップの実装、チップの端子と外部接続端子との接続、チップの端子と外部接続端子との接続部分の封止といった一連の工程が、電子部品パッケージ毎に行われていた。この一般的な製造方法では、電子部品パッケージを、低コストで短時間に大量生産することが難しいという問題点があった。
特許文献３に記載されたチップサイズ半導体パッケージの製造方法では、チップサイズ半導体パッケージを低コストで大量生産することが可能になる。しかしながら、この製造方法では、半導体チップの仕様を変更する際には、複数の半導体チップを含むウェハの設計から始めなければならない。そのため、この製造方法では、仕様の変更に対して柔軟且つ迅速に対応することが難しいという問題点がある。また、この製造方法では、マルチチップモジュールを製造することはできないという問題点がある。
非特許文献１に記載された電子部品パッケージの製造方法によれば、高集積化の可能な積層型の電子部品パッケージを大量生産することが可能になる。しかしながら、この製造方法では、多数のネオ・ダイ（Neo-die）を積層してなる積層体を複数個積み重ねて、積層体の集合体を作製し、この集合体の状態で複数のバスを形成し、その後、個々の積層体を分離するという一連の工程の工程数が多いという問題点がある。また、この製造方法では、積層体を複数個積み重ねて形成された集合体の状態で複数のバスを形成するため、集合体に含まれる複数の積層体を高い精度で位置合わせすることが必要であるが、この位置合わせが難しいという問題点がある。
本発明はかかる問題点に鑑みてなされたもので、その目的は、高集積化の可能な積層型の電子部品パッケージを簡単に精度よく大量生産することが可能な電子部品パッケージの製造方法を提供することにある。
本発明の電子部品パッケージの製造方法によって製造される電子部品パッケージは、それぞれ側面を有し積層された複数の階層部分を含むと共に、複数の階層部分の側面を含む側面を有する本体と、この本体の側面に配置された配線とを備えている。各階層部分は、少なくとも１つの電子部品チップと、階層部分の側面に配置された複数の電極とを有している。配線は、複数の階層部分の電極に接続されている。
本発明の電子部品パッケージの製造方法は、複数の階層部分の積層方向と直交する一方向に並べられ、それぞれ後に本体となる複数の本体予定部を含む本体集合体を作製する工程と、本体集合体における各本体予定部に対してそれぞれ配線を形成する工程と、配線の形成後、複数の本体予定部が互いに分離されてそれぞれ本体となることによって複数の電子部品パッケージが形成されるように、本体集合体を切断する工程とを備えている。
本発明の電子部品パッケージの製造方法において、各階層部分は、更に、複数のリードを含む基体を有し、各リードは、階層部分の側面に配置されて電極を構成する端面を有し、少なくとも１つの電子部品チップは、基体に接合され、且つ少なくとも１つのリードに電気的に接続されていてもよい。
また、本発明の電子部品パッケージの製造方法において、本体集合体を作製する工程は、それぞれ、電子部品パッケージの複数の階層部分の各々に対応し、同種の階層部分が複数個配列されてなる複数の基礎構造物を作製する工程と、複数の基礎構造物をそれぞれ切断して、後に積層されることによって本体集合体を構成することになる複数の要素を作製する工程と、本体集合体が形成されるように、複数の要素を積層する工程とを含んでいてもよい。この場合、各階層部分は、更に、複数のリードを含む基体を有し、各リードは、階層部分の側面に配置されて電極を構成する端面を有し、少なくとも１つの電子部品チップは、基体に接合され、且つ少なくとも１つのリードに電気的に接続されていてもよい。そして、基礎構造物を作製する工程は、それぞれ後に互いに分離されることによって１つの階層部分の基体となる複数の基体予定部を含むウェハを作製する工程と、ウェハにおける各基体予定部にそれぞれ少なくとも１つの電子部品チップを接合する工程とを含んでいてもよい。
また、本発明の電子部品パッケージの製造方法において、本体集合体を作製する工程は、それぞれ、電子部品パッケージの複数の階層部分の各々に対応し、同種の階層部分が複数個配列されてなる複数の基礎構造物を作製する工程と、複数の基礎構造物を、電子部品パッケージの複数の階層部分の積層の順序に対応させて積層して、本体集合体となる部分を含む積層基礎構造物を作製する工程と、本体集合体が形成されるように積層基礎構造物を切断する工程とを含んでいてもよい。この場合、各階層部分は、更に、複数のリードを含む基体を有し、各リードは、階層部分の側面に配置されて電極を構成する端面を有し、少なくとも１つの電子部品チップは、基体に接合され、且つ少なくとも１つのリードに電気的に接続されていてもよい。そして、基礎構造物を作製する工程は、それぞれ後に互いに分離されることによって１つの階層部分の基体となる複数の基体予定部を含むウェハを作製する工程と、ウェハにおける各基体予定部にそれぞれ少なくとも１つの電子部品チップを接合する工程とを含んでいてもよい。
また、本発明の電子部品パッケージの製造方法において、本体は、更に、複数の階層部分の積層方向における一端に配置されたキャップ層を含んでいてもよい。キャップ層は、複数の端子を有し、配線は、少なくとも１つの端子に接続されていてもよい。
また、本発明の電子部品パッケージの製造方法において、配線はめっき法によって形成されてもよい。
また、本発明の電子部品パッケージの製造方法において、各階層部分において、少なくとも１つの電子部品チップは封止されていてもよい。
また、本発明の電子部品パッケージの製造方法において、配線を形成する工程では、本体集合体において配線が形成される面を研磨した後に配線を形成してもよい。
また、本発明の電子部品パッケージの製造方法において、配線を形成する工程では、複数の本体集合体を、複数の階層部分の積層方向に並べ、これらを接着して構造体を作製し、この構造体に含まれる複数の本体集合体における各本体予定部に対してそれぞれ配線を形成し、その後、構造体に含まれる複数の本体集合体を互いに分離してもよい。
本発明の電子部品パッケージの製造方法によれば、高集積化の可能な積層型の電子部品パッケージを簡単に精度よく大量生産することが可能になるという効果を奏する。
以下、本発明の一実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本実施の形態に係る製造方法によって製造される電子部品パッケージの構成について説明する。図１は、電子部品パッケージの斜視図である。図１に示したように、電子部品パッケージ１は、積層された複数の階層部分を含む本体２を備えている。図１には、一例として、本体２が、下から順に配置された４つの階層部分１０，２０，３０，４０を含んでいる例を示している。本体２は、更に、最も上に配置された階層部分４０の上に積層されたキャップ層５０を含んでいる。上下に隣接する２つの階層部分の間、および階層部分４０とキャップ層５０の間は、それぞれ、接着剤によって形成された接着層６０によって接合されている。接着層６０を形成する接着剤としては、無機系接着剤や有機系接着剤が用いられる。有機系接着剤では、合成系接着剤を用いることが好ましく、特に、アクリル系接着剤、エポキシ系接着剤、ポリイミド系接着剤、瞬間接着剤であるシアノアクリレート系接着剤、等の各種の樹脂系接着剤を用いることが好ましい。
階層部分１０，２０，３０，４０およびキャップ層５０の平面形状は、いずれも矩形である。階層部分１０，２０，３０，４０およびキャップ層５０は、それぞれ４つずつの側面１０ａ，２０ａ，３０ａ，４０ａ，５０ａを有している。本体２は、これらの側面１０ａ，２０ａ，３０ａ，４０ａ，５０ａを含む４つの側面２ａを有している。
電子部品パッケージ１は、更に、本体２における少なくとも１つの側面２ａに配置された配線３を備えている。各階層部分１０，２０，３０，４０は、少なくとも１つの電子部品チップ（以下、単にチップと記す。）と、階層部分１０，２０，３０，４０の側面１０ａ，２０ａ，３０ａ，４０ａに配置された複数の電極１００とを有している。配線３は、複数の階層部分の電極１００に接続されている。
各階層部分は、更に、複数のリードを含む基体を有している。各リードは、階層部分の側面に配置されて電極１００を構成する端面を有している。チップは、基体に接合され、且つ少なくとも１つのリードに電気的に接続されている。
キャップ層５０は、平面形状が矩形の板状の基板部５１と、この基板部５１の上面５１ａに配置された複数の外部接続端子５２とを有している。キャップ層５０は、更に、基板部５１の上面５１ａに配置され、２以上の外部接続端子５２を電気的に接続する１以上の導電路５３を有していてもよい。
電子部品パッケージ１において、各階層部分１０，２０，３０，４０は、それぞれチップを含んだ回路を含んでいる。これらの回路は、配線３を介して接続されている。
次に、本実施の形態に係る電子部品パッケージ１の製造方法の概略について説明する。本実施の形態に係る電子部品パッケージ１の製造方法は、複数の階層部分１０，２０，３０，４０の積層方向と直交する一方向に並べられ、それぞれ後に本体２となる複数の本体予定部を含む本体集合体を作製する工程と、この本体集合体における各本体予定部に対してそれぞれ配線３を形成する工程と、配線３の形成後、複数の本体予定部が互いに分離されてそれぞれ本体２となることによって複数の電子部品パッケージ１が形成されるように、本体集合体を切断する工程とを備えている。
本体集合体を作製する工程では、まず、それぞれ、電子部品パッケージ１の複数の階層部分１０，２０，３０，４０の各々に対応し、同種の階層部分が複数個配列されてなる複数の基礎構造物を作製する。この基礎構造物を作製する工程について、図２ないし図５を参照して説明する。
基礎構造物を作製する工程では、まず、図２に示した階層部分用ウェハ（以下、単にウェハと記す。）１０１を作製する。このウェハ１０１は、複数組のリード１１１と、複数組のリード１１１を保持するウェハ本体１１２とを有している。１組のリード１１１は、１つの階層部分に対応する。なお、ウェハ１０１は回路素子を含んでいない。また、ウェハ１０１は、それぞれ後に互いに分離されることによって１つの階層部分の基体となる複数の基体予定部１１０を含んでいる。
複数の基体予定部１１０は、例えば、縦方向と横方向にそれぞれ複数個並ぶように配置されている。なお、図２に示した例では、各基体予定部１１０において、横方向の両側にそれぞれ複数のリード１１１が配置されている。また、図２に示した例では、横方向に隣り合う２つの基体予定部１１０の境界において、隣り合う２つの基体予定部１１０の複数のリード１１１のうち、前記境界に近いもの同士が連結されている。なお、図２には、ウェハ１０１が円板形状である例を示している。しかし、ウェハ１０１の形状は、任意であり、例えば下面および上面が矩形の板状であってもよい。
図２に示したウェハ１０１は、更に、各々に少なくとも１つのチップが接合される複数のチップ接合用導体層１１３を有している。図２に示した例では、１つの基体予定部１１０に１つのチップ接合用導体層１１３が配置されている。そして、このチップ接合用導体層１１３の横方向における両側にそれぞれ複数のリード１１１が配置されている。なお、ウェハ１０１は、チップ接合用導体層１１３を有していなくてもよい。
基礎構造物を作製する工程では、次に、図３に示したように、ウェハ１０１の各チップ接合用導体層１１３の上に、１つの階層部分に含まれる少なくとも１つのチップ１０３を接合する。図３には、１つの階層部分に含まれるチップ１０３の数が９つである例を示している。しかし、１つの階層部分に含まれるチップ１０３の数は任意である。図３には示していないが、各チップ１０３は、複数の電極を有している。チップ１０３は、例えば、半導体集積回路素子でもよいし、他の回路素子でもよいし、例えばＭＥＭＳ（微小電気機械システム）によって構成されたセンサやアクチェエータであってもよい。チップ１０３は、少なくとも１つのリード１１１に電気的に接続される。
基礎構造物を作製する工程では、次に、図４に示したように、チップ１０３を封止する封止部材１２５を形成してもよい。図４には、基体予定部１１０毎に別個の封止部材１２５を形成した例を示している。しかし、全ての基体予定部１１０における全てのチップ１０３を封止する１つの封止部材１２５を形成してもよい。なお、封止部材１２５は形成しなくてもよい。
このようにして、同種の階層部分が複数個配列されてなる１つの基礎構造物１３０が作製される。このような基礎構造物１３０は、電子部品パッケージ１の階層部分１０，２０，３０，４０の各々に対応するように複数種類作製される。
また、本体集合体を作製する工程では、図５に示したように、それぞれキャップ層５０となる部分５０Ｐが複数個配列されてなるキャップ層用ウェハ１５０も作製する。なお、キャップ層用ウェハ１５０の各部分５０Ｐには、複数の外部接続端子５２と１以上の導電路５３が形成されているが、図５では、これらの図示を省略している。
本体集合体を作製する工程では、次に、電子部品パッケージ１の複数の階層部分１０，２０，３０，４０の各々に対応する複数の基礎構造物１３０とキャップ層用ウェハ１５０とを用いて本体集合体を作製する。複数の基礎構造物１３０とキャップ層用ウェハ１５０を用いて本体集合体を作製する方法には、以下で説明する第１および第２の方法がある。
まず、図６を参照して第１の方法について説明する。図６において（ａ）は、１つの基礎構造物１３０を示している。ここで、この基礎構造物１３０は、階層部分１０に対応したものであるとする。第１の方法では、この基礎構造物１３０を切断して、図６において（ｂ）に示したような要素１３１を作製する。この要素１３１は、それぞれ階層部分１０となる複数の部分が一方向に並べられたものとなっている。同様に、階層部分２０，３０，４０の各々に対応した複数の基礎構造物１３０をそれぞれ切断して、それぞれ階層部分２０，３０，４０の各々に対応した複数の要素１３１を作製する。また、キャップ層用ウェハ１５０を切断して、それぞれキャップ層５０となる複数の部分が一方向に並べられた要素１５１を作製する。
第１の方法では、次に、図６において（ｃ）に示したように、下から順に、階層部分１０，２０，３０，４０の各々に対応した複数の要素１３１と、要素１５１とを積層し、本体集合体１６０を作製する。上下に隣接する２つの要素は、接着剤によって接合される。第１の方法によって作製された本体集合体１６０は、階層部分１０，２０，３０，４０の各々に対応した複数の要素１３１と要素１５１とを有している。また、この本体集合体１６０は、複数の階層部分１０，２０，３０，４０の積層方向と直交する一方向に並べられ、それぞれ後に本体２となる複数の本体予定部２Ｐを含んでいる。
次に、図７を参照して第２の方法について説明する。第２の方法では、図７において（ａ）に示したように、下から順に、階層部分１０，２０，３０，４０の各々に対応した複数の基礎構造物１３０とキャップ層用ウェハ１５０とを積層して、複数の本体集合体となる部分を含む積層基礎構造物１５５を作製する。第２の方法では、次に、図７において（ｂ）に示したように、本体集合体１６０が形成されるように積層基礎構造物１５５を切断する。第１の方法によって作製された本体集合体１６０と同様に、第２の方法によって作製された本体集合体１６０も、階層部分１０，２０，３０，４０の各々に対応した複数の要素１３１と要素１５１とを有している。また、この本体集合体１６０は、複数の階層部分１０，２０，３０，４０の積層方向と直交する一方向に並べられ、それぞれ後に本体２となる複数の本体予定部２Ｐを含んでいる。
電子部品パッケージ１の製造方法では、第１または第２の方法によって本体集合体１６０を作製した後、本体集合体１６０における各本体予定部２Ｐに対してそれぞれ配線３を形成する工程と、配線３の形成後、複数の本体予定部２Ｐが互いに分離されてそれぞれ本体２となることによって複数の電子部品パッケージ１が形成されるように、本体集合体１６０を切断する工程とが実施される。これらの工程については、後で詳しく説明する。
次に、図８ないし図１９を参照して、基礎構造物１３０の作製方法の第１の例について詳しく説明する。なお、図１３ないし図１９の断面図では、各部を明確に示すために、各部を、図８ないし図１２の平面図における対応する各部とは異なる寸法で描いている。
基礎構造物１３０の作製方法の第１の例では、まず、ウェハ１０１を作製する。このウェハ１０１を作製する工程について、図８、図９、図１３および図１４を参照して説明する。
図８および図１３は、ウェハ１０１を作製する過程における一工程を示している。図８は、この工程で作製される積層体の一部を示す平面図である。図１３は、この工程で作製される積層体の一部を示す断面図である。この工程では、まず、ウェハ本体１１２を作製する。図１３に示したように、ウェハ本体１１２は、平坦な上面１１２ａを有する板状をなしている。ウェハ本体１１２のうち、少なくとも、上面１１２ａを含む部分は、絶縁材料または高抵抗材料によって構成される。ウェハ本体１１２は、例えば、樹脂、セラミックまたはガラスによって構成することができる。また、ウェハ本体１１２は、ガラス繊維を樹脂で固めたもので構成してもよい。また、ウェハ本体１１２は、シリコン等の半導体材料よりなる板の一方の面上に絶縁膜を形成したもので構成してもよい。
次に、ウェハ本体１１２の上面１１２ａの全体を覆うように、例えばスパッタ法によって、めっき用のシード層１０５を形成する。シード層１０５の厚みは例えば５０〜２００ｎｍの範囲内である。シード層１０５の材料としては、例えばＣｕ、Ｎｉ、Ｃｒ、ＦｅまたはＡｕを用いることができる。
次に、めっき法、例えばフレームめっき法によって、シード層１０５の上に、それぞれリード１１１の一部となる複数の第１のめっき層１１１Ａと、複数のチップ接合用導体層１１３を構成する複数のチップ接合用めっき層１１３Ａとを形成する。第１のめっき層１１１Ａとチップ接合用めっき層１１３Ａの厚みは、例えば５〜１０μｍの範囲内である。
図９および図１４は、次の工程を示す。図９は、この工程で作製される積層体の一部を示す平面図である。図１４は、この工程で作製される積層体の一部を示す断面図である。この工程では、まず、めっき法、例えばフレームめっき法によって、それぞれ複数の第１のめっき層１１１Ａの上に配置されるように複数の第２のめっき層１１１Ｂを形成する。第２のめっき層１１１Ｂの厚みは、例えば３０〜５００μｍの範囲内である。めっき層１１１Ａ，１１１Ｂ，１１３Ａの材料としては、例えば、Ｃｕ、Ｎｉ、Ｆｅ、Ｒｕ、Ｃｒまたはこれらを含む合金や、ＮｉＦｅ、ＣｏＮｉＦｅを用いることができる。
次に、めっき層１１１Ａ，１１１Ｂの積層膜とチップ接合用めっき層１１３Ａをそれぞれマスクとして、シード層１０５のうち、めっき層１１１Ａ，１１３Ａの下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層１１１Ａ，１１１Ｂ、およびめっき層１１１Ａの下に残ったシード層１０５によってリード１１１が形成され、チップ接合用めっき層１１３Ａおよびその下に残ったシード層１０５によってチップ接合用導体層１１３が形成される。このようにして、ウェハ１０１が作製される。
リード１１１の厚みは、第２のめっき層１１１Ｂの厚みの分だけ、チップ接合用導体層１１３の厚みよりも大きい。リード１１１の上面とチップ接合用導体層１１３の上面との間には、リード１１１の上面の方が上方に配置されるように段差が形成されている。この段差は、後にチップ接合用導体層１１３の上に配置されるチップ１０３の厚みと等しいか、ほぼ等しいことが好ましい。チップ１０３が、例えば直径２００ｍｍの半導体ウェハや直径３００ｍｍの半導体ウェハを用いて作製される場合には、チップ１０３の厚みはそれら半導体ウェハの厚みとほぼ等しくてもよい。また、チップ１０３が半導体ウェハによって作製される場合において、半導体ウェハを研磨して薄くすることにより、チップ１０３の厚みを小さくしてもよい。チップ１０３が半導体ウェハによって作製される場合には、チップ１０３の厚みは、例えば３０〜８００μｍの範囲内であるが、８００μｍよりも大きくてもよい。チップ１０３の厚みは、３０〜２５０μｍの範囲内であることが好ましい。
なお、チップ接合用導体層１１３は必ずしも設ける必要はないが、以下の理由から設けることが好ましい。まず、チップ接合用導体層１１３を設けない場合には、チップ１０３は、例えば樹脂やセラミックよりなるウェハ本体１１２に直接接合される。この場合には、チップ１０３をウェハ本体１１２に半田を用いて接合することができない。これに対し、チップ接合用導体層１１３を設けた場合には、半田を用いてチップ１０３をチップ接合用導体層１１３に容易に接合することができる。また、チップ接合用導体層１１３を設けた場合には、このチップ接合用導体層１１３をグランドとして用いることにより、チップ１０３をグランドに接続することができる。これにより、例えばチップ１０３において発生するノイズを低減することが可能になる等の効果が得られる。
なお、ウェハ１０１の作製方法は、上記の方法に限らない。例えば、ウェハ１０１は、以下の方法によって作製してもよい。この方法では、まず、ウェハ本体１１２の上面１１２ａの上に、後に一部がエッチングされることによって複数組のリード１１１となる導体層を形成する。この導体層は、例えば、圧延金属箔をウェハ本体１１２の上面１１２ａに貼り付けて形成することができる。この場合、導体層の材料としては、例えばＡｌ、Ｃｕ、Ａｕ、ＮｉまたはＡｇを用いることができる。
また、導体層は、例えば、スパッタ法によってウェハ本体１１２の上面１１２ａ上にめっき用のシード層を形成した後、めっき法によってシード層の上にめっき層を形成することによって形成してもよい。シード層の材料としては、例えばＣｕ、Ｎｉ、Ｃｒ、ＦｅまたはＡｕを用いることができる。めっき層の材料としては、例えばＣｕ、Ｎｉ、Ｆｅ、Ｒｕ、Ｃｒまたはこれらを含む合金や、ＮｉＦｅ、ＣｏＮｉＦｅを用いることができる。
次に、導体層の上に、図示しないエッチングマスクを形成する。このエッチングマスクは、導体層のうちリード１１１となる部分を覆う。エッチングマスクは、例えば、フォトリソグラフィを用いてフォトレジスト層をパターニングして形成される。次に、例えばウェットエッチングによって、導体層の一部をエッチングする。このエッチング後に残った導体層によって、複数組のリード１１１が形成される。
また、ウェハ１０１は、複数組のリード１１１と複数のチップ接合用導体層１１３とを含むリードフレームをウェハ本体１１２の上面１１２ａ上に貼り付けることによって作製してもよい。この場合、リードフレームは、一般的な作製方法によって作製される。例えば、リードフレームは、金型を用いて板金を打ち抜いて作製してもよいし、板金をエッチングによってパターニングして作製してもよい。
また、ウェハ１０１は、スパッタ法によって、ウェハ本体１１２の上面１１２ａ上に複数組のリード１１１と複数のチップ接合用導体層１１３とを形成することによって作製してもよい。この場合、リード１１１およびチップ接合用導体層１１３の材料としては、例えばＭｏ、Ｃｒ、Ｗ、Ｐｔ、Ｐａ、Ｒｕまたはこれらを含む合金を用いることができる。
また、ウェハ１０１は、以下の方法によって作製してもよい。この方法では、まず、例えばセラミックよりなる板を加工して、複数組のリード１１１と複数のチップ接合用導体層１１３とを収容する溝部を有するウェハ本体１１２を作製する。次に、このウェハ本体１１２の溝部内に導電材料を充填して、複数組のリード１１１と複数のチップ接合用導体層１１３とを形成する。溝部内に導電材料を充填する方法としては、金属を溶かして溝部内に流し込む方法、すなわち鋳造を用いることができる。この場合、金属としては、低温で溶解するものが好ましい。
図１０および図１５は、次の工程を示す。図１０は、この工程で作製される積層体の一部を示す平面図である。図１５は、この工程で作製される積層体の一部を示す断面図である。この工程では、各基体予定部１１０におけるチップ接合用導体層１１３の上にそれぞれ少なくとも１つのチップ１０３を接合する。図１０および図１５には、１つのチップ接合用導体層１１３に９つのチップ１０３を接合した例を示している。各チップ１０３は、上面と、下面と、上面に配置された複数の電極１０３ａとを有している。各チップ１０３は、下面がチップ接合用導体層１１３に接合されるように配置される。電極１０３ａの上面は、リード１１１の上面と同じ高さまたはほぼ同じ高さに配置される。
次に、リード用接続部とチップ間接続部とを形成する工程が実施される。この工程について、図１１および図１６ないし図１８を参照して説明する。図１１は、この工程で作製される積層体の一部を示す平面図である。図１６は、図１５に示した工程に続く工程における積層体の一部を示す断面図である。図１７は、図１６に示した工程に続く工程における積層体の一部を示す断面図である。図１８は、図１７に示した工程に続く工程における積層体の一部を示す断面図である。
この工程では、まず、図１６に示したように、図１５に示した積層体における凹部を埋めるように絶縁層１１４を形成する。この絶縁層１１４は、例えば、硬化前のポリイミド樹脂を図１５に示した積層体における凹部に充填し、その上面を平坦化した後、２００℃以下の温度でポリイミド樹脂を硬化させることによって形成される。これにより、積層体の上面は平坦化される。次に、平坦化された積層体の上面上に絶縁層１１５を形成する。この絶縁層１１５は、例えば、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成される。この絶縁層１１５の上面も平坦化される。
次に、図１７に示したように、絶縁層１１５に、リード１１１および電極１０３ａを露出させるための複数の開口部（ビアホール）１１５ａを形成する。絶縁層１１５が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって絶縁層１１５に開口部１１５ａを形成することができる。絶縁層１１５が感光性を有しない材料によって形成されている場合には、絶縁層１１５を選択的にエッチングすることによって、絶縁層１１５に開口部１１５ａを形成することができる。
次に、図１１および図１８に示したように、めっき法、例えばフレームめっき法によって、複数のリード用接続部１２１と複数のチップ間接続部１２２とを同時に形成する。リード用接続部１２１は、少なくとも１つの電極１０３ａと少なくとも１つのリード１１１とを電気的に接続する。チップ間接続部１２２は、１つの基体予定部１１０に配置された複数のチップ１０３の電極１０３ａ同士を電気的に接続する。リード用接続部１２１およびチップ間接続部１２２の材料としては、例えばＣｕ、Ｎｉ、Ｃｒ、ＦｅまたはＡｕを用いることができる。このうち、特に、導電性に優れたＣｕまたはＡｕが好ましい。なお、図１１は、絶縁層１１４，１１５を省略して描いている。リード用接続部１２１とチップ間接続部１２２を形成する際には、同時に、１つのチップ１０３における異なる電極同士を接続する接続部や、異なるリード１１１同士を接続する接続部を形成してもよい。
次に、必要に応じて、封止部材１２５を形成する工程が実施される。この工程について、図１２および図１９を参照して説明する。図１２は、この工程で作製される積層体の一部を示す平面図である。図１９は、この工程で作製される積層体の一部を示す断面図である。なお、図１２は、絶縁層１１５を省略して描いている。この工程では、まず、図１９に示したように、リード用接続部１２１およびチップ間接続部１２２を覆うように第１の封止層１２５Ａを形成する。次に、第１の封止層１２５Ａを覆うように第２の封止層１２５Ｂを形成する。なお、第１の封止層１２５Ａを形成する前に、必要に応じて、リード用接続部１２１およびチップ間接続部１２２を覆うようにパッシベーション膜を形成してもよい。第２の封止層１２５Ｂの材料としては、一般的なモールド樹脂やセラミックを用いることができる。第１の封止層１２５Ａは、第２の封止層１２５Ｂによって発生する応力によりチップ１０３やリード用接続部１２１やチップ間接続部１２２が損傷を受けることを防止するために設けられる。第１の封止層１２５Ａの材料としては、例えばシリコーン樹脂が用いられる。第１の封止層１２５Ａおよび第２の封止層１２５Ｂによって、チップ１０３を封止する封止部材１２５が構成される。図１２および図１９には、基体予定部１１０毎に別個の封止部材１２５を形成した例を示している。しかし、全ての基体予定部１１０における全てのチップ１０３を封止する１つの封止部材１２５を形成してもよい。このようにして基礎構造物１３０が作製される。
次に、図２０ないし図２６を参照して、基礎構造物１３０の作製方法の第２の例について説明する。図２０は、基礎構造物１３０の作製方法の第２の例で使用されるウェハ本体の一部を示す断面図である。図２１ないし図２６は、基礎構造物１３０の作製方法の第２の例における各工程で作製される積層体の一部を示す断面図である。
基礎構造物１３０の作製方法の第２の例では、始めに、図２０に示したウェハ本体１７０を作製する。ウェハ本体１７０は、上面１７０ａを有する板状をなしている。上面１７０ａは、後に複数のチップ接合用導体層１１３が配置される複数の凹部１７０ｂを有している。この凹部１７０ｂは、例えば、当初は平坦なウェハ本体１７０の上面を部分的にエッチングすることによって形成することができる。例えば、ウェハ本体１７０の材料がシリコンの場合には、エッチング液としてＫＯＨを用いたウェットエッチングによって凹部１７０ｂを形成することができる。凹部１７０ｂの深さは、例えば３０〜３００μｍの範囲内である。
図２１は、次の工程を示す。この工程では、まず、ウェハ本体１７０の上面１７０ａの全体を覆うように、例えばスパッタ法によって、めっき用のシード層１０５を形成する。シード層１０５の厚みおよび材料は、第１の例と同様である。
次に、めっき法、例えばフレームめっき法によって、シード層１０５の上に、複数のリード１１１を構成する複数のリード用めっき層１１１Ｃと、複数のチップ接合用導体層１１３を構成する複数のチップ接合用めっき層１１３Ａとを形成する。リード用めっき層１１１Ｃは、ウェハ本体１７０の上面１７０ａのうち、凹部１７０ｂ以外の部分における上方に配置される。チップ接合用めっき層１１３Ａは、凹部１７０ｂ内に配置される。めっき層１１１Ｃ，１１３Ａの厚みは、例えば３０〜５００μｍの範囲内である。めっき層１１１Ｃ，１１３Ａの材料としては、例えば、Ｃｕ、Ｎｉ、Ｆｅ、Ｒｕ、Ｃｒまたはこれらを含む合金や、ＮｉＦｅ、ＣｏＮｉＦｅを用いることができる。
次に、めっき層１１１Ｃ，１１３Ａをマスクとして、シード層１０５のうち、めっき層１１１Ｃ，１１３Ａの下に存在する部分以外の部分をエッチングによって除去する。これにより、リード用めっき層１１１Ｃおよびその下に残ったシード層１０５によってリード１１１が形成され、チップ接合用めっき層１１３Ａおよびその下に残ったシード層１０５によってチップ接合用導体層１１３が形成される。このようにして、ウェハ１０１が作製される。
リード１１１の上面とチップ接合用導体層１１３の上面との間には、リード１１１の上面の方が上方に配置されるように段差が形成されている。この段差は、後にチップ接合用導体層１１３の上に配置されるチップ１０３の厚みと等しいか、ほぼ等しいことが好ましい。
図２２は、次の工程を示す。この工程では、各基体予定部１１０におけるチップ接合用導体層１１３の上にそれぞれ少なくとも１つのチップ１０３を接合する。各チップ１０３は、上面と、下面と、上面に配置された複数の電極１０３ａとを有している。各チップ１０３は、下面がチップ接合用導体層１１３に接合されるように配置される。電極１０３ａの上面は、リード１１１の上面と同じ高さまたはほぼ同じ高さに配置される。
図２３は、次の工程を示す。この工程では、第１の例と同様に、絶縁層１１４，１１５を形成する。絶縁層１１５の上面は平坦化される。
図２４は、次の工程を示す。この工程では、第１の例と同様に、絶縁層１１５に、リード１１１および電極１０３ａを露出させるための複数の開口部（ビアホール）１１５ａを形成する。
図２５は、次の工程を示す。この工程では、第１の例と同様に、めっき法、例えばフレームめっき法によって、複数のリード用接続部１２１と複数のチップ間接続部１２２とを同時に形成する。リード用接続部１２１とチップ間接続部１２２を形成する際には、同時に、１つのチップ１０３における異なる電極同士を接続する接続部や、異なるリード１１１同士を接続する接続部を形成してもよい。
図２６は、次の工程を示す。この工程では、第１の例と同様に、リード用接続部１２１およびチップ間接続部１２２を覆うように第１の封止層１２５Ａを形成し、次に、第１の封止層１２５Ａを覆うように第２の封止層１２５Ｂを形成する。第１の封止層１２５Ａおよび第２の封止層１２５Ｂによって、チップ１０３を封止する封止部材１２５が構成される。図２６には、基体予定部１１０毎に別個の封止部材１２５を形成した例を示している。しかし、全ての基体予定部１１０における全てのチップ１０３を封止する１つの封止部材１２５を形成してもよい。このようにして基礎構造物１３０が作製される。
本実施の形態に係る電子部品パッケージ１の製造方法では、図６および図７を参照して説明したように、電子部品パッケージ１の複数の階層部分１０，２０，３０，４０の各々に対応する複数の基礎構造物１３０とキャップ層用ウェハ１５０とを用いて本体集合体１６０を作製する。本実施の形態では、次に、本体集合体１６０における各本体予定部２Ｐに対してそれぞれ配線３を形成する工程と、配線３の形成後、複数の本体予定部２Ｐが互いに分離されてそれぞれ本体２となることによって複数の電子部品パッケージ１が形成されるように、本体集合体１６０を切断する工程とが実施される。以下、これらの工程について詳しく説明する。
配線３を形成する工程では、複数の本体集合体１６０を、複数の階層部分１０，２０，３０，４０の積層方向に並べ、これらを接着して構造体を作製し、この構造体に含まれる複数の本体集合体１６０における各本体予定部２Ｐに対してそれぞれ配線３を形成し、その後、構造体に含まれる複数の本体集合体１６０を互いに分離する。
図２７は、接着された２つの本体集合体１６０を含む構造体の一例を示す側面図である。図２８は、図２７に示した構造体を示す斜視図である。この例では、複数の階層部分１０，２０，３０，４０の積層方向に並べられた２つの本体集合体１６０が、接着剤によって形成された接着層１９０によって接合されて、構造体２００が作製されている。接着層１９０は後に除去される。そのため、接着層１９０を構成する接着剤としては、容易に剥離および除去可能なものが用いられる。接着層１９０を形成する接着剤としては、ホットメルトタイプの接着剤や、シリコーンゴム系接着剤等の比較的柔らかいゴム系の接着剤が適している。
本体集合体１６０は、階層部分１０，２０，３０，４０の各々に対応した複数の要素１３１と要素１５１とを有している。上下に隣接する２つの要素の間は、それぞれ、接着剤によって形成された接着層６０Ｐによって接合されている。また、この本体集合体１６０は、複数の階層部分１０，２０，３０，４０の積層方向と直交する一方向に並べられ、それぞれ後に本体２となる複数の本体予定部２Ｐを含んでいる。また、図２７および図２８に示した例では、各要素１３１は、複数のチップ１０３を封止する複数の封止部材１２５を有している。
図２９は、接着された２つの本体集合体１６０を含む構造体２００の他の例を示す側面図である。この例では、各要素１３１は、複数のチップ１０３を封止する複数の封止部材１２５を有していない。この例では、本体集合体１６０を作製する際に、各要素１３１の上面を覆うように樹脂層１３２が設けられた後、上下に隣接する２つの要素の間が、それぞれ、接着剤によって形成された接着層６０Ｐによって接合されている。樹脂層１３２の材料としては、例えばシリコーン樹脂が用いられる。図２９に示した構造体２００のその他の構成は、図２７に示した構造体２００と同様である。
構造体２００は、第１の側面と、その反対側の第２の側面とを有している。構造体２００の第１の側面には、構造体２００に含まれる全ての階層部分における第１の側面が現れている。構造体２００の第２の側面には、構造体２００に含まれる全ての階層部分における第１の側面とは反対側の第２の側面が現れている。図２７および図２９は、構造体２００の第１の側面を表わしている。
本実施の形態では、構造体２００の作製後、構造体２００の第１の側面と第２の側面を研磨する。その後、構造体２００の第１の側面と第２の側面の少なくとも一方において、構造体２００に含まれる複数の本体集合体１６０における各本体予定部２Ｐに対してそれぞれ配線３を形成する。図３０は、配線３が形成された後の構造体２００を示す側面図である。図３１は、配線３が形成された後の構造体２００を示す斜視図である。
ここで、配線３を形成する方法の一例について説明する。この方法では、まず、配線３が形成される構造体２００の側面に、例えばスパッタ法によって、めっき用のシード層を形成する。次に、このシード層の上に、フォトリソグラフィを用いて、めっき用のフレームを形成する。このフレームには、配線３を形成すべき位置に開口部が形成されている。このフレームは、例えば、１０〜５０μｍの厚みのフォトレジストフィルムを、フォトリソグラフィを用いてパターニングすることによって形成される。次に、フレームの開口部内にめっき層を形成する。次に、フレームを除去する。次に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、残ったシード層およびめっき層によって配線３が形成される。
本実施の形態では、配線３の形成後、接着層１９０を除去することによって、構造体２００に含まれる複数の本体集合体１６０を互いに分離する。図３２は、配線３が形成された１つの本体集合体１６０を示している。
本実施の形態では、次に、図３３に示したように、複数の本体予定部２Ｐが互いに分離されてそれぞれ本体２となることによって複数の電子部品パッケージ１が形成されるように、本体集合体１６０を切断する。このようにして、図１に示した電子部品パッケージ１が複数個同時に製造される。
以上説明したように、本実施の形態に係る電子部品パッケージ１の製造方法は、複数の階層部分１０，２０，３０，４０の積層方向と直交する一方向に並べられ、それぞれ後に本体２となる複数の本体予定部２Ｐを含む本体集合体１６０を作製する工程と、本体集合体１６０における各本体予定部２Ｐに対してそれぞれ配線３を形成する工程と、配線３の形成後、複数の本体予定部２Ｐが互いに分離されてそれぞれ本体２となることによって複数の電子部品パッケージ１が形成されるように、本体集合体１６０を切断する工程とを備えている。従って、本実施の形態に係る電子部品パッケージ１の製造方法によれば、複数の階層部分１０，２０，３０，４０を有することによって高集積化の可能な積層型の電子部品パッケージ１を大量生産することが可能になる。
また、本実施の形態では、本体集合体１６０は、互いに分離された複数の本体２を接合して形成されたものではない。本実施の形態では、各本体予定部２Ｐに対する配線３の形成後、本体集合体１６０を切断することによって初めて、複数の本体予定部２Ｐが互いに分離される。そのため、本実施の形態に係る電子部品パッケージ１の製造方法では、本体集合体１６０を作製するために複数の本体２を接合する工程は存在しない。また、本実施の形態では、本体集合体１６０を作製するために複数の本体予定部２Ｐを位置合わせする必要もない。従って、本実施の形態によれば、電子部品パッケージ１を簡単に精度よく大量生産することが可能になる。
また、本実施の形態では、配線３を形成する工程において、複数の本体集合体１６０を、複数の階層部分１０，２０，３０，４０の積層方向に並べ、これらを接着して構造体２００を作製し、この構造体２００に含まれる複数の本体集合体１６０における各本体予定部２Ｐに対してそれぞれ配線３を形成し、その後、構造体２００に含まれる複数の本体集合体１６０を互いに分離する。そのため、本実施の形態によれば、一度に多くの本体予定部２Ｐに対して配線３を形成することが可能になる。なお、複数の本体集合体１６０を接着して構造体２００を作製する際には、複数の本体集合体１６０の位置合わせが必要である。しかし、本実施の形態では、１つの本体集合体１６０内の複数の本体予定部２Ｐの位置関係は一定であることから、互いに分離された複数の本体２を接合して構造体２００を作製する場合に比べると、複数の本体集合体１６０の位置合わせは極めて容易である。
また、本実施の形態では、電子部品パッケージ１の複数の階層部分１０，２０，３０，４０の各々に対応する複数の基礎構造物１３０とキャップ層用ウェハ１５０とを作製し、これらを用いて本体集合体１６０を作製する。基礎構造物１３０を作製する工程では、まず、複数組のリード１１１とウェハ本体１１２とを有するウェハ１０１を作製し、このウェハ１０１に対して複数のチップ１０３を接合する。ウェハ１０１は、回路素子を含んでいない。従って、電子部品パッケージ１の仕様の変更が生じても、ウェハ１０１については、全く変更が必要ないか、リード１１１の数や配置に変更が必要であっても、これらを容易に変更することができる。また、本実施の形態によれば、ウェハ１０１における各基体予定部１１０に配置するチップ１０３を変えることで、電子部品パッケージ１の仕様を容易に変えることができる。これらのことから、本実施の形態によれば、電子部品パッケージ１の仕様の変更に対して柔軟且つ迅速に対応することが可能である。
なお、本実施の形態において、電子部品パッケージ１に含まれる複数のチップ１０３の組み合わせは任意である。複数のチップ１０３の組み合わせとしては、例えば、Ｃ−ＭＯＳ集積回路素子、高速Ｃ−ＭＯＳ集積回路素子、高耐圧Ｃ−ＭＯＳ集積回路素子、バイポーラ集積回路素子、高速バイポーラ集積回路素子、高耐圧バイポーラ集積回路素子のうちの同じ種類または異なる種類の２つ以上の回路素子の組み合わせがある。また、複数のチップ１０３として、フラッシュメモリ、ＳＲＡＭ、ＤＲＡＭ、ＰＲＯＭ等のメモリ素子を複数個配置してもよい。これにより、記憶容量の大きなメモリ素子として機能する電子部品パッケージ１を製造することができる。また、電子部品パッケージ１内に、ＭＥＭＳによって構成されたセンサまたはアクチェエータと、これを駆動するドライバ回路素子とを配置してもよい。
また、本実施の形態では、各階層部分において、リード１１１の上面は、チップ１０３の電極１０３ａの上面と同じ高さまたはほぼ同じ高さに配置される。従って、本実施の形態によれば、チップ１０３とリード１１１とを、リード用接続部１２１を介して容易に接続することが可能になると共に、リード用接続部１２１を精度よく形成することが可能になる。
図１に示した電子部品パッケージ１は、そのままの状態で、１つの電子部品として使用することが可能である。例えば、電子部品パッケージ１は、複数の外部接続端子５２が下を向くように配線基板上に配置することにより、フリップチップ法によって配線基板に実装することができる。また、例えば、電子部品パッケージ１を使用する装置に、電子部品パッケージ１を収容する凹部が設けられている場合には、複数の外部接続端子５２が上を向くようにして、凹部内に電子部品パッケージ１を挿入し、複数の外部接続端子５２を装置内の回路に接続することができる。また、電子部品パッケージ１は、以下に示す第１ないし第４の使用例のように使用してもよい。
図３４は、電子部品パッケージ１の第１の使用例を示す斜視図である。第１の使用例は、電子部品パッケージ１を、これを収容するケース３００と共に使用する例である。ケース３００は本体３０１を備えている。本体３０１は、上面と、下面と、４つの側面を有している。また、本体３０１は、電子部品パッケージ１を収容する収容部３０１ａを有している。収容部３０１ａは、本体３０１の上面で開口している。ケース３００は、更に、複数の外部接続端子３０２を備えている。この複数の外部接続端子３０２は、本体３０１の上面から、側面を経由して下面に至るように延在している。なお、複数の外部接続端子３０２は、本体３０１を貫通して、本体３０１の上面から下面に至るように延在していてもよい。電子部品パッケージ１は、収容部３０１ａ内に収容されている。電子部品パッケージ１の複数の外部接続端子５２とケース３００の複数の外部接続端子３０２は、複数の導体層３０３によって電気的に接続されている。複数の導体層３０３は、例えばめっき法によって形成される。この第１の使用例では、例えば、電子部品パッケージ１を収容したケース３００を配線基板上に配置し、複数の外部接続端子３０２を配線基板の導体層に接続することにより、電子部品パッケージ１の複数の外部接続端子５２を、複数の外部接続端子３０２を介して配線基板の導体層に接続することができる。
図３５は、電子部品パッケージ１の第２の使用例を示す斜視図である。第２の使用例は、図３４に示した第１の使用例における複数の導体層３０３の代りに、複数のボンディングワイヤ３０４によって、電子部品パッケージ１の複数の外部接続端子５２とケース３００の複数の外部接続端子３０２とを接続した例である。第２の使用例のその他の特徴は、第１の使用例と同様である。
図３６は、電子部品パッケージ１の第３の使用例を示す斜視図である。第３の使用例は、複数の電子部品パッケージ１を、これらを収容するケース４００と共に使用する例である。ケース４００は本体４０１を備えている。本体４０１は、上面と、下面と、４つの側面を有している。また、本体４０１は、複数の電子部品パッケージ１を収容する収容部４０１ａを有している。図３６には、収容部４０１ａが４つの電子部品パッケージ１を収容する例を示している。しかし、収容部４０１ａが収容する電子部品パッケージ１の数は２以上であればよい。収容部４０１ａは、本体４０１の上面で開口している。ケース４００は、更に、複数の外部接続端子４０２を備えている。図３６には、複数の外部接続端子４０２が本体４０１の上面に配置された例を示している。しかし、図３４に示した第１の使用例と同様に、複数の外部接続端子４０２は、本体４０１の上面から、側面を経由して下面に至るように延在していてもよいし、本体４０１を貫通して、本体４０１の上面から下面に至るように延在していてもよい。複数の電子部品パッケージ１の複数の外部接続端子５２とケース４００の複数の外部接続端子４０２は、複数の導体層４０３によって電気的に接続されている。また、図３６に示した例では、隣接する２つの電子部品パッケージ１の複数の外部接続端子５２同士が、複数の導体層４０４によって電気的に接続されている。複数の導体層４０３，４０４は、例えばめっき法によって形成される。第３の使用例によれば、複数の電子部品パッケージ１の集合体を１つの電子部品のように使用することができる。これにより、例えば、記憶容量が非常に大きいメモリを実現することが可能になる。
図３７は、電子部品パッケージ１の第４の使用例を示す斜視図である。第４の使用例は、第３の使用例における複数の導体層４０３の代りに複数のボンディングワイヤ４０５によって、複数の外部接続端子５２と複数の外部接続端子４０２とを接続すると共に、第３の使用例における複数の導体層４０４の代りに複数のボンディングワイヤ４０６によって、隣接する２つの電子部品パッケージ１の複数の外部接続端子５２同士を接続した例である。第４の使用例のその他の特徴は、第３の使用例と同様である。
なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、実施の形態では、複数の本体集合体１６０を接着して構造体２００を作製してから配線３を形成したが、構造体２００を作製せずに、１つの本体集合体１６０における各本体予定部２Ｐに対してそれぞれ配線３を形成してもよい。
また、配線３が形成された後の本体集合体１６０を切断して本体２を形成した後、本体集合体１６０を切断することによって本体２に形成された面に、更に他の配線を形成してもよい。
また、電子部品パッケージ１の本体２は、複数の外部接続端子５２を有するキャップ層５０を含まずに、配線３の一部が外部接続端子を兼ねていてもよい。
本発明の一実施の形態における電子部品パッケージの斜視図である。 本発明の一実施の形態における階層部分用ウェハを示す説明図である。 本発明の一実施の形態に係る電子部品パッケージの製造方法における一工程を示す説明図である。 図３に示した工程に続く工程を示す説明図である。 本発明の一実施の形態に係る電子部品パッケージの製造方法で使用されるキャップ層用ウェハを示す説明図である。 本発明の一実施の形態における本体集合体を作製する第１の方法を示す説明図である。 本発明の一実施の形態における本体集合体を作製する第２の方法を示す説明図である。 本発明の一実施の形態での基礎構造物の作製方法の第１の例における一工程で作製される積層体の一部を示す平面図である。 図８に示した工程に続く工程における積層体の一部を示す平面図である。 図９に示した工程に続く工程における積層体の一部を示す平面図である。 図１０に示した工程に続く工程における積層体の一部を示す平面図である。 図１１に示した工程に続く工程における積層体の一部を示す平面図である。 本発明の一実施の形態での基礎構造物の作製方法の第１の例における一工程で作製される積層体の一部を示す断面図である。 図１３に示した工程に続く工程における積層体の一部を示す断面図である。 図１４に示した工程に続く工程における積層体の一部を示す断面図である。 図１５に示した工程に続く工程における積層体の一部を示す断面図である。 図１６に示した工程に続く工程における積層体の一部を示す断面図である。 図１７に示した工程に続く工程における積層体の一部を示す断面図である。 図１８に示した工程に続く工程における積層体の一部を示す断面図である。 本発明の一実施の形態での基礎構造物の作製方法の第２の例において使用されるウェハ本体の一部を示す断面図である。 本発明の一実施の形態での基礎構造物の作製方法の第２の例における一工程で作製される積層体の一部を示す断面図である。 図２１に示した工程に続く工程における積層体の一部を示す断面図である。 図２２に示した工程に続く工程における積層体の一部を示す断面図である。 図２３に示した工程に続く工程における積層体の一部を示す断面図である。 図２４に示した工程に続く工程における積層体の一部を示す断面図である。 図２５に示した工程に続く工程における積層体の一部を示す断面図である。 接着された２つの本体集合体を含む構造体の一例を示す側面図である。 図２７に示した構造体を示す斜視図である。 接着された２つの本体集合体を含む構造体の他の例を示す側面図である。 配線が形成された後の構造体を示す側面図である。 配線が形成された後の構造体を示す斜視図である。 配線が形成された１つの本体集合体を示す斜視図である。 配線が形成された本体集合体を切断する工程を示す斜視図である。 本発明の一実施の形態における電子部品パッケージの第１の使用例を示す斜視図である。 本発明の一実施の形態における電子部品パッケージの第２の使用例を示す斜視図である。 本発明の一実施の形態における電子部品パッケージの第３の使用例を示す斜視図である。 本発明の一実施の形態における電子部品パッケージの第４の使用例を示す斜視図である。
符号の説明
１…電子部品パッケージ、２…本体、３…配線、１０，２０，３０，４０…階層部分、５０…キャップ層、６０…接着層、１００…電極、１６０…本体集合体。

Claims (12)

  1. それぞれ側面を有し積層された複数の階層部分を含むと共に、複数の階層部分の側面を含む側面を有する本体と、前記本体の側面に配置された配線とを備え、各階層部分は、少なくとも１つの電子部品チップと、前記階層部分の側面に配置された複数の電極とを有し、前記配線は、前記複数の階層部分の電極に接続されている電子部品パッケージを製造する方法であって、
    前記複数の階層部分の積層方向と直交する一方向に並べられ、それぞれ後に前記本体となる複数の本体予定部を含む本体集合体を作製する工程と、
    前記本体集合体における各本体予定部に対してそれぞれ前記配線を形成する工程と、
    前記配線の形成後、複数の本体予定部が互いに分離されてそれぞれ前記本体となることによって複数の前記電子部品パッケージが形成されるように、前記本体集合体を切断する工程と
    を備えたことを特徴とする電子部品パッケージの製造方法。
  2. 前記各階層部分は、更に、複数のリードを含む基体を有し、各リードは、前記階層部分の側面に配置されて前記電極を構成する端面を有し、前記少なくとも１つの電子部品チップは、前記基体に接合され、且つ少なくとも１つのリードに電気的に接続されていることを特徴とする請求項１記載の電子部品パッケージの製造方法。
  3. 前記本体集合体を作製する工程は、
    それぞれ、前記電子部品パッケージの複数の階層部分の各々に対応し、同種の階層部分が複数個配列されてなる複数の基礎構造物を作製する工程と、
    前記複数の基礎構造物をそれぞれ切断して、後に積層されることによって前記本体集合体を構成することになる複数の要素を作製する工程と、
    前記本体集合体が形成されるように、前記複数の要素を積層する工程とを含むことを特徴とする請求項１記載の電子部品パッケージの製造方法。
  4. 前記各階層部分は、更に、複数のリードを含む基体を有し、各リードは、前記階層部分の側面に配置されて前記電極を構成する端面を有し、前記少なくとも１つの電子部品チップは、前記基体に接合され、且つ少なくとも１つのリードに電気的に接続され、
    前記基礎構造物を作製する工程は、それぞれ後に互いに分離されることによって１つの階層部分の基体となる複数の基体予定部を含むウェハを作製する工程と、前記ウェハにおける各基体予定部にそれぞれ前記少なくとも１つの電子部品チップを接合する工程とを含むことを特徴とする請求項３記載の電子部品パッケージの製造方法。
  5. 前記本体集合体を作製する工程は、
    それぞれ、前記電子部品パッケージの複数の階層部分の各々に対応し、同種の階層部分が複数個配列されてなる複数の基礎構造物を作製する工程と、
    前記複数の基礎構造物を、前記電子部品パッケージの複数の階層部分の積層の順序に対応させて積層して、前記本体集合体となる部分を含む積層基礎構造物を作製する工程と、
    前記本体集合体が形成されるように前記積層基礎構造物を切断する工程とを含むことを特徴とする請求項１記載の電子部品パッケージの製造方法。
  6. 前記各階層部分は、更に、複数のリードを含む基体を有し、各リードは、前記階層部分の側面に配置されて前記電極を構成する端面を有し、前記少なくとも１つの電子部品チップは、前記基体に接合され、且つ少なくとも１つのリードに電気的に接続され、
    前記基礎構造物を作製する工程は、それぞれ後に互いに分離されることによって１つの階層部分の基体となる複数の基体予定部を含むウェハを作製する工程と、前記ウェハにおける各基体予定部にそれぞれ前記少なくとも１つの電子部品チップを接合する工程とを含むことを特徴とする請求項５記載の電子部品パッケージの製造方法。
  7. 前記本体は、更に、前記複数の階層部分の積層方向における一端に配置されたキャップ層を含むことを特徴とする請求項１記載の電子部品パッケージの製造方法。
  8. 前記キャップ層は、複数の端子を有し、前記配線は、少なくとも１つの端子に接続されていることを特徴とする請求項７記載の電子部品パッケージの製造方法。
  9. 前記配線はめっき法によって形成されることを特徴とする請求項１記載の電子部品パッケージの製造方法。
  10. 前記各階層部分において、前記少なくとも１つの電子部品チップは封止されていることを特徴とする請求項１記載の電子部品パッケージの製造方法。
  11. 前記配線を形成する工程では、前記本体集合体において前記配線が形成される面を研磨した後に前記配線を形成することを特徴とする請求項１記載の電子部品パッケージの製造方法。
  12. 前記配線を形成する工程では、複数の本体集合体を、前記複数の階層部分の積層方向に並べ、これらを接着して構造体を作製し、この構造体に含まれる複数の本体集合体における各本体予定部に対してそれぞれ前記配線を形成し、その後、前記構造体に含まれる複数の本体集合体を互いに分離することを特徴とする請求項１記載の電子部品パッケージの製造方法。
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