JP2001244403A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2001244403A JP2001244403A JP2000053885A JP2000053885A JP2001244403A JP 2001244403 A JP2001244403 A JP 2001244403A JP 2000053885 A JP2000053885 A JP 2000053885A JP 2000053885 A JP2000053885 A JP 2000053885A JP 2001244403 A JP2001244403 A JP 2001244403A
- Authority
- JP
- Japan
- Prior art keywords
- chips
- chip
- wafer
- layer
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】高集積かつ１チップ化の一体構造がとりやす
く、早い納期にも応じれるマルチチップモジュールを実
現する半導体装置及びその製造方法を提供する。 【解決手段】。主表面に接続領域をそれぞれ有する複数
のＩＣチップＣＨＩＰ１〜３がベースウェハＢＷＦに固
着されている。これら、複数のＩＣチップ上に亘って絶
縁層１０１、１チップ化に則した相互の配線層１０２及
び外部接続領域となるパッド１０３等を含むウェハプロ
セス層１０が形成されている。配線層１０２は、例えば
ＣＭＰ（Chemical Mechanical Polishing ）法を伴う埋
め込み配線で構成されている。配線層１０２の材料は投
入されるウェハプロセスに従って用いられるもので様々
考えられる。チップ間の接続に関し、信号遅延を最小限
に抑える。
く、早い納期にも応じれるマルチチップモジュールを実
現する半導体装置及びその製造方法を提供する。 【解決手段】。主表面に接続領域をそれぞれ有する複数
のＩＣチップＣＨＩＰ１〜３がベースウェハＢＷＦに固
着されている。これら、複数のＩＣチップ上に亘って絶
縁層１０１、１チップ化に則した相互の配線層１０２及
び外部接続領域となるパッド１０３等を含むウェハプロ
セス層１０が形成されている。配線層１０２は、例えば
ＣＭＰ（Chemical Mechanical Polishing ）法を伴う埋
め込み配線で構成されている。配線層１０２の材料は投
入されるウェハプロセスに従って用いられるもので様々
考えられる。チップ間の接続に関し、信号遅延を最小限
に抑える。
Description
【０００１】
【発明の属する技術分野】本発明は、特に異なる設計ル
ール、プロセスで製造された複数のＩＣチップから構成
されるマルチチップモジュールＩＣに適用される半導体
装置及びその製造方法に関する。
ール、プロセスで製造された複数のＩＣチップから構成
されるマルチチップモジュールＩＣに適用される半導体
装置及びその製造方法に関する。
【０００２】
【従来の技術】マルチチップモジュールは、複数のＩＣ
の機能を組み合わせて目的の機能を実現する有用な構成
である。従来、マルチチップモジュールは、一つのＰＣ
Ｂ（プリント回路基板）に複数の半導体チップをワイヤ
ボンディング等で実装した形態のものが知られている。
しかし、実装密度に限界が来ており、パッケージとして
の一体構造はとり難くなっている。
の機能を組み合わせて目的の機能を実現する有用な構成
である。従来、マルチチップモジュールは、一つのＰＣ
Ｂ（プリント回路基板）に複数の半導体チップをワイヤ
ボンディング等で実装した形態のものが知られている。
しかし、実装密度に限界が来ており、パッケージとして
の一体構造はとり難くなっている。
【０００３】そこで、マルチチップモジュールの機能を
有して、さらなるパッケージの縮小化を考えた場合、複
数のＩＣをなるべく一つにして、ワイヤボンディングに
よる接続形態を少なくする方策が考えられる。
有して、さらなるパッケージの縮小化を考えた場合、複
数のＩＣをなるべく一つにして、ワイヤボンディングに
よる接続形態を少なくする方策が考えられる。
【０００４】システムＬＳＩなどと呼ばれるものは、上
記方策に適った構成である。システムＬＳＩは、例えば
ＣＰＵ、メモリ、Ｉ／Ｏ（入出力）等のシステム機能を
実現するデバイスを、ウェハプロセスで作り込む。これ
により、集積密度を上げ、かつワイヤボンディング等の
インナリード接続を必要最小限にする。これにより、パ
ッケージとして一体構造がとりやすく、コンパクトな形
態が実現される。
記方策に適った構成である。システムＬＳＩは、例えば
ＣＰＵ、メモリ、Ｉ／Ｏ（入出力）等のシステム機能を
実現するデバイスを、ウェハプロセスで作り込む。これ
により、集積密度を上げ、かつワイヤボンディング等の
インナリード接続を必要最小限にする。これにより、パ
ッケージとして一体構造がとりやすく、コンパクトな形
態が実現される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記シ
ステムＬＳＩは、ＣＰＵ、メモリ、Ｉ／Ｏ（入出力）等
の主要機能をウェハプロセスの段階から設計するため、
カスタム性が非常に強く、製作に長い期間を要する。今
日の半導体製品は、早期の製品開発、早い納期が要求さ
れる。このため、システムＬＳＩの製作期間の長さは不
利益となる。
ステムＬＳＩは、ＣＰＵ、メモリ、Ｉ／Ｏ（入出力）等
の主要機能をウェハプロセスの段階から設計するため、
カスタム性が非常に強く、製作に長い期間を要する。今
日の半導体製品は、早期の製品開発、早い納期が要求さ
れる。このため、システムＬＳＩの製作期間の長さは不
利益となる。
【０００６】本発明は、上記のような事情を考慮してな
されたもので、高集積でしかも１チップ化の一体構造が
とりやすく、早い納期にも応じることのできるマルチチ
ップモジュールを実現する半導体装置及びその製造方法
を提供しようとするものである。
されたもので、高集積でしかも１チップ化の一体構造が
とりやすく、早い納期にも応じることのできるマルチチ
ップモジュールを実現する半導体装置及びその製造方法
を提供しようとするものである。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
主表面に接続領域をそれぞれ有する複数のＩＣチップ
と、前記複数のＩＣチップが固着されるベースウェハ
と、前記複数のＩＣチップ上に亘って形成され前記複数
のＩＣチップが１チップ化されるための前記接続領域相
互の配線層及び外部接続領域を含むウェハプロセス層と
を具備したことを特徴とする。
主表面に接続領域をそれぞれ有する複数のＩＣチップ
と、前記複数のＩＣチップが固着されるベースウェハ
と、前記複数のＩＣチップ上に亘って形成され前記複数
のＩＣチップが１チップ化されるための前記接続領域相
互の配線層及び外部接続領域を含むウェハプロセス層と
を具備したことを特徴とする。
【０００８】本発明の半導体装置の製造方法は、１チッ
プ化する複数のＩＣチップをベースとなるウェハ上に固
着する工程と、前記ウェハを所定の製造ラインに流すこ
とにより、前記複数のＩＣチップ上に亘っての絶縁層形
成及び平坦化処理を含んだ前記複数のＩＣチップを１チ
ップ化するための相互の配線層と外部接続領域の形成を
達成するウェハ工程とを具備したことを特徴とする。
プ化する複数のＩＣチップをベースとなるウェハ上に固
着する工程と、前記ウェハを所定の製造ラインに流すこ
とにより、前記複数のＩＣチップ上に亘っての絶縁層形
成及び平坦化処理を含んだ前記複数のＩＣチップを１チ
ップ化するための相互の配線層と外部接続領域の形成を
達成するウェハ工程とを具備したことを特徴とする。
【０００９】本発明の半導体装置及びその製造方法によ
れば、上記複数のＩＣチップは、個々のウェハプロセス
を介して標準的に評価済みのものである。これら複数の
ＩＣチップをウェハプロセスに流すため、ベースとなる
ウェハ（ベースウェハ）に固着する。固着後、新たなウ
ェハプロセスによって、１チップ化のための相互配線層
及び外部接続領域を形成する。
れば、上記複数のＩＣチップは、個々のウェハプロセス
を介して標準的に評価済みのものである。これら複数の
ＩＣチップをウェハプロセスに流すため、ベースとなる
ウェハ（ベースウェハ）に固着する。固着後、新たなウ
ェハプロセスによって、１チップ化のための相互配線層
及び外部接続領域を形成する。
【００１０】
【発明の実施の形態】図１は、本発明の一実施形態に係
るマルチチップモジュールを実現する半導体装置の概観
図である。主表面に接続領域をそれぞれ有する複数のＩ
ＣチップがベースウェハＢＷＦに固着されている。複数
のＩＣチップＣＨＩＰ１〜３は、それぞれベアチップで
あり、システムＬＳＩとしての所望の基本機能要素を各
々標準チップで製作して揃えた評価済みのものである。
るマルチチップモジュールを実現する半導体装置の概観
図である。主表面に接続領域をそれぞれ有する複数のＩ
ＣチップがベースウェハＢＷＦに固着されている。複数
のＩＣチップＣＨＩＰ１〜３は、それぞれベアチップで
あり、システムＬＳＩとしての所望の基本機能要素を各
々標準チップで製作して揃えた評価済みのものである。
【００１１】ベースウェハＢＷＦへの複数のＩＣチップ
の固着は、例えばＡｕ−Ｓｉ共晶、耐熱性の接着剤、Ａ
ｕその他の合金等による固着が考えられる。複数のＩＣ
チップは、異なる設計ルール、プロセスで製造されたも
のであるから、高さ（厚さ）の異なるものどうしが隣接
することが多い。これらの高さの差は堆積される絶縁層
１０１の平坦化によって揃えることができる。図示しな
いが、場合によっては予めベースウェハＢＷＦにおいて
選択的にリセスを形成し、搭載する各ＩＣチップの高さ
の差を緩和させる手段をとってもよい。
の固着は、例えばＡｕ−Ｓｉ共晶、耐熱性の接着剤、Ａ
ｕその他の合金等による固着が考えられる。複数のＩＣ
チップは、異なる設計ルール、プロセスで製造されたも
のであるから、高さ（厚さ）の異なるものどうしが隣接
することが多い。これらの高さの差は堆積される絶縁層
１０１の平坦化によって揃えることができる。図示しな
いが、場合によっては予めベースウェハＢＷＦにおいて
選択的にリセスを形成し、搭載する各ＩＣチップの高さ
の差を緩和させる手段をとってもよい。
【００１２】これら、複数のＩＣチップＣＨＩＰ１〜３
上に亘って絶縁層１０１、１チップ化に則した相互の配
線層１０２及び外部接続領域となるパッド１０３等を含
むウェハプロセス層１０が形成されている。
上に亘って絶縁層１０１、１チップ化に則した相互の配
線層１０２及び外部接続領域となるパッド１０３等を含
むウェハプロセス層１０が形成されている。
【００１３】配線層１０２は、例えばＣＭＰ（Chemical
Mechanical Polishing ）法を伴う埋め込み配線で構成
されている。配線層１０２の材料は、投入されるウェハ
プロセスに従って用いられるもので、バリアメタル等を
含んだＡｌ合金、Ｃｕを主成分とする配線金属等様々考
えられる。
Mechanical Polishing ）法を伴う埋め込み配線で構成
されている。配線層１０２の材料は、投入されるウェハ
プロセスに従って用いられるもので、バリアメタル等を
含んだＡｌ合金、Ｃｕを主成分とする配線金属等様々考
えられる。
【００１４】また、各ＩＣチップへの配線層１０２の接
続形態は、ＩＣチップに配列されたパッドとの接続に限
定されない。ＩＣチップどうしの接続でバッファを介さ
ずに接続する方がよいこともあるからである。ウェハプ
ロセスにおける配線ならＩＣチップの表面を開孔してチ
ップ内部の所定の配線層とコンタクトさせることが可能
である（１０２ａ）。これにより、チップ間の接続に関
し、信号遅延を最小限に抑えることができる。
続形態は、ＩＣチップに配列されたパッドとの接続に限
定されない。ＩＣチップどうしの接続でバッファを介さ
ずに接続する方がよいこともあるからである。ウェハプ
ロセスにおける配線ならＩＣチップの表面を開孔してチ
ップ内部の所定の配線層とコンタクトさせることが可能
である（１０２ａ）。これにより、チップ間の接続に関
し、信号遅延を最小限に抑えることができる。
【００１５】上記実施形態の構成によれば、機能デバイ
ス要素（ＣＨＩＰ１〜３）は、予め標準チップまたは汎
用として作製され、評価済みのものが利用できる。従っ
て、ＬＳＩを形成するウェハプロセスの段階から設計し
ていくシステムＬＳＩに比べて製作時間が格段に短くな
る。
ス要素（ＣＨＩＰ１〜３）は、予め標準チップまたは汎
用として作製され、評価済みのものが利用できる。従っ
て、ＬＳＩを形成するウェハプロセスの段階から設計し
ていくシステムＬＳＩに比べて製作時間が格段に短くな
る。
【００１６】また、ＩＣチップＣＨＩＰ１〜３がそれぞ
れベースウェハＢＷＦに固着されることにより、配線工
程としてウェハプロセスを用いることができ、信号遅延
などの懸念を極力抑え、高集積な配線形態が実現でき
る。また、図示しないが、ベースウェハＢＷＦにおい
て、１チップ化される各ＩＣチップ搭載毎に決まった空
き領域があれば、必要なＩ／Ｏ回路をベースウェハＢＷ
Ｆに構成してもよい。
れベースウェハＢＷＦに固着されることにより、配線工
程としてウェハプロセスを用いることができ、信号遅延
などの懸念を極力抑え、高集積な配線形態が実現でき
る。また、図示しないが、ベースウェハＢＷＦにおい
て、１チップ化される各ＩＣチップ搭載毎に決まった空
き領域があれば、必要なＩ／Ｏ回路をベースウェハＢＷ
Ｆに構成してもよい。
【００１７】図２〜図４は、それぞれ本発明方法の一実
施形態に係るマルチチップモジュールを実現する半導体
装置の製造方法を工程順に示す概略であり、図２は平面
図、図３、図４は要部の断面図である。
施形態に係るマルチチップモジュールを実現する半導体
装置の製造方法を工程順に示す概略であり、図２は平面
図、図３、図４は要部の断面図である。
【００１８】まず、図２に示すように、１チップ化する
複数のＩＣチップＣＨＩＰ２１〜２３の組み合わせ構成
を、ベースとなるウェハ（ベースウェハＢＷＦ）上に所
定数量分固着する。ＩＣチップＣＨＩＰ２１〜２３は予
め標準チップとして作製され、評価済みのものである。
ここではＣＨＩＰ２１〜２３は、例えばＤＲＡＭチップ
とそれに関係するロジック用ＩＣチップ及びＣＰＵチッ
プであり、この組み合わせにより１つのマルチチップモ
ジュールを実現する。
複数のＩＣチップＣＨＩＰ２１〜２３の組み合わせ構成
を、ベースとなるウェハ（ベースウェハＢＷＦ）上に所
定数量分固着する。ＩＣチップＣＨＩＰ２１〜２３は予
め標準チップとして作製され、評価済みのものである。
ここではＣＨＩＰ２１〜２３は、例えばＤＲＡＭチップ
とそれに関係するロジック用ＩＣチップ及びＣＰＵチッ
プであり、この組み合わせにより１つのマルチチップモ
ジュールを実現する。
【００１９】各ＩＣチップの固着は、例えばＡｕ−Ｓｉ
共晶、耐熱性の接着剤、Ａｕその他の合金等による固着
が考えられる。Ａｕによる固着は短時間で行えば問題な
く、Ａｕ−Ｓｉ共晶の温度は各ＩＣチップに支障ない。
各ＩＣチップは、異なる設計ルール、プロセスで製造さ
れたものであるから、高さ（厚さ）の異なるものどうし
が隣接することが多い。
共晶、耐熱性の接着剤、Ａｕその他の合金等による固着
が考えられる。Ａｕによる固着は短時間で行えば問題な
く、Ａｕ−Ｓｉ共晶の温度は各ＩＣチップに支障ない。
各ＩＣチップは、異なる設計ルール、プロセスで製造さ
れたものであるから、高さ（厚さ）の異なるものどうし
が隣接することが多い。
【００２０】このような１チップ化したい所望の各ＩＣ
チップが固着されたベースウェハＢＷＦを所定の製造ラ
インに流す。ここで図３は、一つの１チップ化ユニット
におけるＩＣチップＣＨＩＰ２１，２３側からの任意の
断面を示す。
チップが固着されたベースウェハＢＷＦを所定の製造ラ
インに流す。ここで図３は、一つの１チップ化ユニット
におけるＩＣチップＣＨＩＰ２１，２３側からの任意の
断面を示す。
【００２１】図３に示すように、全面に絶縁層２０１を
堆積する。絶縁層２０１は、ＣＶＤ（Chemical Vapor D
eposition ）法によるＣＶＤ酸化膜とすれば３００℃以
下の低温で堆積可能である。その後、ＣＭＰ法を用いて
上面が平坦化される。これにより、異なる高さの各ＩＣ
チップ（ＣＨＩＰ２１〜２３）における上面のレベルを
合わせる。
堆積する。絶縁層２０１は、ＣＶＤ（Chemical Vapor D
eposition ）法によるＣＶＤ酸化膜とすれば３００℃以
下の低温で堆積可能である。その後、ＣＭＰ法を用いて
上面が平坦化される。これにより、異なる高さの各ＩＣ
チップ（ＣＨＩＰ２１〜２３）における上面のレベルを
合わせる。
【００２２】次に、図４に示すように、ベースウェハＢ
ＷＦ上の複数のＩＣチップ（ＣＨＩＰ２１〜２３）に上
に亘って再びＣＶＤ酸化膜による絶縁層２０１を形成
し、フォトリソグラフィ技術を用いてビアホール２０２
を形成する。ビアホール２０２を形成する際、個々のＩ
ＣチップにおけるパッドＰＡＤ以外の内部の配線層ＩＮ
Ｌに到達させることもある。その理由は、上述したよう
にＩＣチップどうしの接続でバッファを介さずに接続す
る方がよいこともあるからである。
ＷＦ上の複数のＩＣチップ（ＣＨＩＰ２１〜２３）に上
に亘って再びＣＶＤ酸化膜による絶縁層２０１を形成
し、フォトリソグラフィ技術を用いてビアホール２０２
を形成する。ビアホール２０２を形成する際、個々のＩ
ＣチップにおけるパッドＰＡＤ以外の内部の配線層ＩＮ
Ｌに到達させることもある。その理由は、上述したよう
にＩＣチップどうしの接続でバッファを介さずに接続す
る方がよいこともあるからである。
【００２３】その後、ビアホール２０２にスパッタ法で
ＡｌまたはＷ（タングステン）などのプラグ金属２０３
を埋め込み、ＣＭＰ法で平坦化する。次にバリアメタ
ル、Ａｌ合金をスパッタ法により堆積しフォトリソグラ
フィ技術を用いて配線パターン２０４を形成する。
ＡｌまたはＷ（タングステン）などのプラグ金属２０３
を埋め込み、ＣＭＰ法で平坦化する。次にバリアメタ
ル、Ａｌ合金をスパッタ法により堆積しフォトリソグラ
フィ技術を用いて配線パターン２０４を形成する。
【００２４】さらに、必要に応じて多層配線にしていく
ため、さらなる層間絶縁膜（ＣＶＤ酸化膜）の堆積→ビ
アホール形成→平坦化→配線パターン形成を行う。最上
層は最終的に１チップ化に則した外部パッド２０５の形
成に至る。このようにして、ウェハプロセス層２０が構
成されることになる。
ため、さらなる層間絶縁膜（ＣＶＤ酸化膜）の堆積→ビ
アホール形成→平坦化→配線パターン形成を行う。最上
層は最終的に１チップ化に則した外部パッド２０５の形
成に至る。このようにして、ウェハプロセス層２０が構
成されることになる。
【００２５】その後は、図示しないが、上記配線プロセ
スを終えた１チップ化ＩＣは外部パッド２０５を介して
のプロービング試験などの評価後、各々ダイシングされ
る。必要なら、ダイシング前にベースウェハの厚さを薄
くする工程を経る。これにより、マルチチップモジュー
ルＩＣチップとして切り出され、組立工程を経て製品化
される。
スを終えた１チップ化ＩＣは外部パッド２０５を介して
のプロービング試験などの評価後、各々ダイシングされ
る。必要なら、ダイシング前にベースウェハの厚さを薄
くする工程を経る。これにより、マルチチップモジュー
ルＩＣチップとして切り出され、組立工程を経て製品化
される。
【００２６】上記実施形態の方法によれば、１チップ化
したい各種のＩＣチップ（ＣＨＩＰ２１〜２３）は、予
め評価済みのものが利用できる。従って、ＬＳＩ形成の
プロセスの段階における回路設計の見直し、新規プロセ
ス開発のための多大な期間は必要ない。
したい各種のＩＣチップ（ＣＨＩＰ２１〜２３）は、予
め評価済みのものが利用できる。従って、ＬＳＩ形成の
プロセスの段階における回路設計の見直し、新規プロセ
ス開発のための多大な期間は必要ない。
【００２７】また、１チップ化したい各種のＩＣチップ
を搭載したベースウェハＢＷＦを所定の製造ラインに流
して相互接続の配線層を形成する。これにより、配線ル
ール、配線層数の異なるようなプロセスのＩＣチップ
（ＣＨＩＰ２１〜２３）を容易に１チップ化できること
になる。また、各ＩＣチップの相互の配線工程にウェハ
プロセスを用いることができるので、信号遅延などの懸
念を極力抑え、高集積な配線形態が実現できる。
を搭載したベースウェハＢＷＦを所定の製造ラインに流
して相互接続の配線層を形成する。これにより、配線ル
ール、配線層数の異なるようなプロセスのＩＣチップ
（ＣＨＩＰ２１〜２３）を容易に１チップ化できること
になる。また、各ＩＣチップの相互の配線工程にウェハ
プロセスを用いることができるので、信号遅延などの懸
念を極力抑え、高集積な配線形態が実現できる。
【００２８】このような１チップ化プロセスにより、歩
留りの向上に寄与する。また、最初から１チップ化する
ことを前提としたシステムＬＳＩに比べて製作時間が格
段に短くなる。
留りの向上に寄与する。また、最初から１チップ化する
ことを前提としたシステムＬＳＩに比べて製作時間が格
段に短くなる。
【００２９】
【発明の効果】以上説明したように本発明によれば、１
チップ化する複数のＩＣチップは、個々のウェハプロセ
スを介して標準的に評価済みのものを用いる。これら複
数のＩＣチップをウェハプロセスに流すため、ベースと
なるウェハ（ベースウェハ）に固着する。固着後、新た
なウェハプロセスによって、１チップ化のための相互配
線層及び外部接続領域を形成する。この結果、高集積で
しかも１チップ化の一体構造がとりやすく、早い納期に
も応じることのできるマルチチップモジュールを実現す
る半導体装置及びその製造方法を提供することができ
る。
チップ化する複数のＩＣチップは、個々のウェハプロセ
スを介して標準的に評価済みのものを用いる。これら複
数のＩＣチップをウェハプロセスに流すため、ベースと
なるウェハ（ベースウェハ）に固着する。固着後、新た
なウェハプロセスによって、１チップ化のための相互配
線層及び外部接続領域を形成する。この結果、高集積で
しかも１チップ化の一体構造がとりやすく、早い納期に
も応じることのできるマルチチップモジュールを実現す
る半導体装置及びその製造方法を提供することができ
る。
【図１】本発明の一実施形態に係るマルチチップモジュ
ールを実現する半導体装置の概観図である。
ールを実現する半導体装置の概観図である。
【図２】本発明方法の一実施形態に係るマルチチップモ
ジュールを実現する半導体装置の製造方法を工程順に示
すための概略的な平面図である。
ジュールを実現する半導体装置の製造方法を工程順に示
すための概略的な平面図である。
【図３】本発明方法の一実施形態に係るマルチチップモ
ジュールを実現する半導体装置の製造方法を工程順に示
す概略であり、図２から次の工程に進んだ要部の断面図
である。
ジュールを実現する半導体装置の製造方法を工程順に示
す概略であり、図２から次の工程に進んだ要部の断面図
である。
【図４】本発明方法の一実施形態に係るマルチチップモ
ジュールを実現する半導体装置の製造方法を工程順に示
す概略であり、図３から次の工程に進んだ要部の断面図
である。
ジュールを実現する半導体装置の製造方法を工程順に示
す概略であり、図３から次の工程に進んだ要部の断面図
である。
１０…ウェハプロセス層 １０１，２０１…絶縁層 １０２，１０２ａ…配線層 １０３…パッド ２０２…ビアホール ２０３…プラグ金属 ２０４…配線パターン ２０５…外部パッド ＣＨＩＰ１〜３、ＣＨＩＰ２１〜２３…ＩＣチップ ＢＷＦ…ベースウェハ ＰＡＤ…個々のＩＣチップにおけるパッド ＩＮＬ…個々のＩＣチップにおける内部の配線層
Claims (2)
- 【請求項１】 主表面に接続領域をそれぞれ有する複数
のＩＣチップと、 前記複数のＩＣチップが固着されるベースウェハと、 前記複数のＩＣチップ上に亘って形成され前記複数のＩ
Ｃチップが１チップ化されるための前記接続領域相互の
配線層及び外部接続領域を含むウェハプロセス層と、を
具備したことを特徴とする半導体装置。 - 【請求項２】 １チップ化する複数のＩＣチップをベー
スとなるウェハ上に固着する工程と、 前記ウェハを所定の製造ラインに流すことにより、前記
複数のＩＣチップ上に亘っての絶縁層形成及び平坦化処
理を含んだ前記複数のＩＣチップを１チップ化するため
の相互の配線層と外部接続領域の形成を達成するウェハ
工程と、を具備したことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000053885A JP2001244403A (ja) | 2000-02-29 | 2000-02-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000053885A JP2001244403A (ja) | 2000-02-29 | 2000-02-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001244403A true JP2001244403A (ja) | 2001-09-07 |
Family
ID=18575214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000053885A Withdrawn JP2001244403A (ja) | 2000-02-29 | 2000-02-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001244403A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7676912B2 (en) | 2007-09-05 | 2010-03-16 | Headway Technologies, Inc. | Method of manufacturing electronic component package |
| US7816176B2 (en) | 2007-05-29 | 2010-10-19 | Headway Technologies, Inc. | Method of manufacturing electronic component package |
| US7906838B2 (en) | 2007-07-23 | 2011-03-15 | Headway Technologies, Inc. | Electronic component package and method of manufacturing same |
| US7927920B2 (en) | 2007-02-15 | 2011-04-19 | Headway Technologies, Inc. | Method of manufacturing electronic component package, and wafer and substructure used for manufacturing electronic component package |
| CN113526454A (zh) * | 2021-07-16 | 2021-10-22 | 芯知微(上海)电子科技有限公司 | 一种mems封装结构及其制作方法 |
-
2000
- 2000-02-29 JP JP2000053885A patent/JP2001244403A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7927920B2 (en) | 2007-02-15 | 2011-04-19 | Headway Technologies, Inc. | Method of manufacturing electronic component package, and wafer and substructure used for manufacturing electronic component package |
| US8415793B2 (en) | 2007-02-15 | 2013-04-09 | Headway Technologies, Inc. | Wafer and substructure for use in manufacturing electronic component packages |
| US7816176B2 (en) | 2007-05-29 | 2010-10-19 | Headway Technologies, Inc. | Method of manufacturing electronic component package |
| US7906838B2 (en) | 2007-07-23 | 2011-03-15 | Headway Technologies, Inc. | Electronic component package and method of manufacturing same |
| US7676912B2 (en) | 2007-09-05 | 2010-03-16 | Headway Technologies, Inc. | Method of manufacturing electronic component package |
| CN113526454A (zh) * | 2021-07-16 | 2021-10-22 | 芯知微(上海)电子科技有限公司 | 一种mems封装结构及其制作方法 |
| CN113526454B (zh) * | 2021-07-16 | 2024-04-19 | 芯知微(上海)电子科技有限公司 | 一种mems封装结构及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10672750B2 (en) | Semiconductor device | |
| JP5331610B2 (ja) | 半導体集積回路装置 | |
| CN105321903B (zh) | 具有重分布线的堆叠集成电路 | |
| US9312253B2 (en) | Heterogeneous integration of memory and split-architecture processor | |
| US20130241067A1 (en) | Semiconductor device and a method of manufacturing the same | |
| TWI418000B (zh) | 半導體結構及其形成方法 | |
| US10403573B2 (en) | Fabrication method of semiconductor substrate | |
| JP2001244403A (ja) | 半導体装置及びその製造方法 | |
| JP5901719B2 (ja) | 半導体装置 | |
| US9691693B2 (en) | Carrier-less silicon interposer using photo patterned polymer as substrate | |
| US8604620B2 (en) | Semiconductor structure having lateral through silicon via | |
| TWI796643B (zh) | 封裝體及其製造方法 | |
| TW202141739A (zh) | 半導體封裝及其形成方法 | |
| JP2001135795A (ja) | 半導体装置 | |
| TWI825572B (zh) | 晶片封裝結構及其形成方法 | |
| TWI521665B (zh) | 矽貫穿電極以及其形成方法 | |
| CN112736060B (zh) | 半导体结构及其制造方法 | |
| KR101601793B1 (ko) | 멀티칩 모듈들을 위한 개선된 전기적 연결들 | |
| JP2010147051A (ja) | 半導体集積回路装置および半導体集積回路装置の製造方法 | |
| KR20220167199A (ko) | 감소된 횟수의 cmp 프로세스에 의해 제거 가능한 간소화된 캐리어 | |
| CN115910956A (zh) | 无凸块和无引线的半导体器件 | |
| TW200820420A (en) | Integrated circuit with a reduced pad bump area and the manufacturing method thereof | |
| JP2595874B2 (ja) | マルチチップモジュール | |
| JPH0391953A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070501 |