KR101046385B1 - 반도체 패키지 - Google Patents

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KR101046385B1
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Abstract

반도체 패키지가 개시되어 있다. 반도체 패키지는 관통홀을 갖는 반도체 칩, 상기 관통홀을 통과하며 상기 반도체 칩의 상면으로부터 돌출된 제1 단부 및 상기 상면과 대향 하는 하면으로부터 돌출된 제2 단부를 갖는 관통 전극, 상기 상면을 덮고 상기 제1 단부를 노출하는 제1 갭-필 부재, 상기 제1 단부 상에 배치되며 상기 제1 갭-필 부재로부터 돌출된 접속 부재 및 상기 하면을 덮고, 상기 제2 단부를 노출하며, 상기 관통 전극의 주변에 형성된 리세스부를 포함하는 제2 갭-필 부재를 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
최근 들어 방대한 양의 데이터를 저장 및 방대한 데이터를 단 시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 갖는 반도체 패키지가 개발되고 있다.
최근에는 데이터 저장 용량 및 데이터 처리 속도를 향상시키기 위해 적어도 2 개의 반도체 칩을 적층한 적층 반도체 패키지가 개발된 바 있다.
적층 반도체 패키지는 복수개의 반도체 칩들이 적층되기 때문에 부피가 크게 증가될 수 있고, 최근에는 적층 반도체 패키지의 부피를 감소시키기 위해 반도체 칩들 사이의 간격이 점차 감소되고 있다.
그러나, 반도체 칩들 사이의 간격이 좁아짐에 따라 반도체 칩들 사이의 공간에 갭-필 부재를 채우기 어렵고, 반도체 칩들 사이의 공간에 갭-필 부재가 채워지지 않을 경우 신뢰성 테스트를 수행하는 도중 반도체 칩들 사이의 공간에 채워진 공기에 의하여 적층 반도체 패키지의 파손이 빈번히 발생되는 문제점을 갖는다.
본 발명의 하나의 목적은 적층된 반도체 칩들 사이에 빈 공간이 형성되는 것을 방지한 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는 관통홀을 갖는 반도체 칩, 상기 관통홀을 통과하며 상기 반도체 칩의 상면으로부터 돌출된 제1 단부 및 상기 상면과 대향 하는 하면으로부터 돌출된 제2 단부를 갖는 관통 전극, 상기 상면을 덮고 상기 제1 단부를 노출하는 제1 갭-필 부재, 상기 제1 단부 상에 배치되며 상기 제1 갭-필 부재로부터 돌출된 접속 부재 및 상기 하면을 덮고, 상기 제2 단부를 노출하며, 상기 관통 전극의 주변에 형성된 리세스부를 포함하는 제2 갭-필 부재를 포함한다.
반도체 패키지의 상기 접속 부재의 부피는 상기 리세스부의 수납 부피와 동일하다.
반도체 패키지의 상기 관통 전극은 구리를 포함하고, 상기 접속 부재는 솔더를 포함한다.
반도체 패키지의 상기 반도체 칩은 적어도 2 개가 적층 되고, 인접한 상기 반도체 칩들 중 하부 반도체 칩의 상면은 상부 반도체 칩의 하면과 마주하며, 상기 하부 반도체 칩의 관통 전극 및 상기 상부 반도체 칩의 관통 전극은 상기 리세스부 내에서 상기 접속 부재에 의하여 전기적으로 접속된 것을 특징으로 하는 반도체 패키지.
반도체 패키지의 상기 제1 및 제2 갭-필 부재들은 접착 물질을 더 포함한다.
반도체 패키지의 상기 제1 갭-필 부재는 제1 두께를 갖고, 상기 제2 갭-필 부재는 상기 제1 두께보다 얇은 제2 두께를 갖는다.
반도체 패키지의 상기 리세스부에 의하여 형성된 상기 제2 갭-필 부재의 내측면은 곡면 형상을 갖는 것을 특징으로 하는 반도체 패키지.
반도체 패키지의 상기 리세스부에 의하여 형성된 상기 제2 갭-필 부재의 내측면은 상기 관통 전극의 표면에 대하여 예각을 갖는다.
적층된 반도체 칩들 사이에 빈 공간이 형성되는 것을 방지하여 신뢰성 테스트 및 고온 환경에서 사용 중 적층된 반도체 칩들의 파손 및 성능 저하를 방지하는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 반도체 패키지(100)는 반도체 칩(10), 관통 전극(20), 제1 갭-필 부재(30), 접속 부재(40) 및 제2 갭-필 부재(50)를 포함한다.
반도체 칩(10)은, 예를 들어, 직육면체 플레이트 형상을 갖는다. 반도체 칩(10)은 상면(1) 및 상면(1)과 대향 하는 하면(2)을 갖는다. 반도체 칩(10) 내에는 회로부(미도시)가 배치된다. 회로부는 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하기 위한 데이터 처리부(미도시)를 포함한다. 반도체 칩(10)의 상면(1) 상에는 회로부와 전기적으로 연결된 본딩 패드(미도시)들을 포함할 수 있다.
반도체 칩(10)은 후술될 관통 전극을 형성하기 위하여 반도체 칩(10)의 상면(1) 및 하면(2)을 관통하는 관통홀(4)을 갖는다.
관통 전극(20)은 반도체 칩(10)에 형성된 관통홀(4) 내에 배치된다. 관통 전극(20)은 기둥 형상을 갖고, 관통 전극(20)은 구리를 포함할 수 있다. 관통 전극(20)은 반도체 칩(10)의 상면(1)에 형성된 본딩 패드와 전기적으로 연결된다. 반도체 칩(10)의 상면(1)에 형성된 관통 전극(20)의 제1 단부(22)에는 관통 전극(20)의 직경보다 큰 직경을 갖는 디스크 형상의 헤드부가 형성될 수 있다.
반도체 칩(10)의 상면(1)과 대응하는 관통 전극(20)의 제1 단부(22)는 상면(1)으로부터 제1 높이로 돌출되고, 하면(2)과 대응하는 관통 전극(20)의 제2 단부(24)는 하면(2)으로부터 제2 높이로 돌출된다. 본 실시예에서, 관통 전극(20)의 제1 높이 및 상기 제2 높이는 동일하다. 이와 다르게, 관통 전극(20)의 제2 높이는 제1 높이보다 낮은 높이를 가질 수 있다.
제1 갭-필 부재(30)는 반도체 칩(10)의 상면(1) 상에 배치되며, 제1 갭-필 부재(30)는 관통 전극(20)의 제1 단부(22)를 노출하는 개구를 갖는다. 본 실시예에서, 제1 갭-필 부재(30)의 두께는 상면(1)으로부터 돌출된 관통 전극(20)의 길이와 실질적으로 동일하다. 따라서, 제1 갭-필 부재(30)의 상면은 관통 전극(20)의 제1 단부(22)와 실질적으로 동일한 평면상에 배치된다. 제1 갭-필 부재(30)는 접착 물질을 더 포함할 수 있다. 제1 갭-필 부재(30)에는 관통 전극(20)의 주변을 따라서 리세스부(미도시)가 형성될 수 있다. 본 실시예에서, 제1 갭-필 부재(30)는 제1 두께를 갖는다.
접속 부재(40)는 제1 갭-필 부재(30)로부터 노출된 관통 전극(20)의 제1 단부(22) 상에 배치된다. 접속 부재(40)는 얇은 두께를 갖는 플레이트 형상을 갖고, 접속 부재(40)는 관통 전극(20)에 비하여 낮은 용융점을 갖는 금속을 포함할 수 있다. 예를 들어, 접속 부재(40)는 솔더를 포함하며, 접속 부재(40)는 제1 부피를 갖는다.
제2 갭-필 부재(50)는 반도체 칩(10)의 하면(2) 상에 배치되며, 제2 갭-필 부재(50)는 관통 전극(20)의 제2 단부(24)를 노출하는 개구를 갖는다. 제2 갭-필 부재(50)는 관통 전극(20)의 외측면의 주변을 따라 형성된 리세스부(52)를 포함하며, 리세스부(52)는 오목한 형상을 갖는다. 본 실시예에서, 리세스부(52)는 제2 부피를 갖고, 리세스부(52)의 제2 부피는 접속 부재(40)의 제1 부피와 실질적으로 동일하다. 본 실시예에서, 제2 갭-필 부재(30)는 접착 물질을 더 포함할 수 있다.
본 실시예에서 리세스부(52)에 의하여 형성된 제2 갭-필 부재(50)의 내측면은 곡면 형상, 예를 들면, 반구을 가질 수 있다. 이와 다르게, 리세스부(52)에 의하여 형성된 제2 갭-필 부재(50)의 내측면은 관통 전극(20)의 표면에 대하여 예각으로 형성될 수 있다.
본 실시예에서, 제2 갭-필 부재(50)는 제2 두께를 가질 수 있고, 제2 갭-필 부재(50)의 제2 두께는 제1 갭-필 부재(30)의 제1 두께와 실질적으로 동일할 수 있다. 이와 다르게, 제2 갭-필 부재(50)의 제2 두께는 제1 갭-필 부재(30)의 제1 두께보다 얇은 두께를 가질 수 있다. 제2 갭-필 부재(50)의 제2 두께가 제1 갭-필 부재(30)의 제1 두께보다 얇은 두께를 가질 경우, 적어도 2 개의 반도체 패키지를 적층할 때, 적층 반도체 패키지의 전체 두께를 보다 감소시킬 수 있다.
도 2는 도 1에 도시된 반도체 패키지를 응용한 적층 반도체 패키지를 도시한 단면도이다.
도 2를 참조하면, 적층 반도체 패키지(500)는 하부 반도체 패키지(200) 및 상부 반도체 패키지(300) 및 기판(400)을 포함한다.
하부 반도체 패키지(200)는 반도체 칩(210), 관통 전극(220), 제1 갭-필 부재(230), 접속 부재(240) 및 제2 갭-필 부재(250)를 포함한다.
반도체 칩(210)은, 예를 들어, 직육면체 플레이트 형상을 갖는다. 반도체 칩(210)은 상면(201) 및 상면(201)과 대향 하는 하면(202)을 갖는다. 반도체 칩(210) 내에는 회로부(미도시)가 배치된다. 회로부는 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하기 위한 데이터 처리부(미도시)를 포함한다. 반도체 칩(210)의 상면(201) 상에는 회로부와 전기적으로 연결된 본딩 패드(미도시)들을 포함할 수 있다.
반도체 칩(210)은 후술될 관통 전극을 형성하기 위하여 반도체 칩(210)의 상면(201) 및 하면(202)을 관통하는 관통홀(204)을 갖는다.
관통 전극(220)은 반도체 칩(210)에 형성된 관통홀(204) 내에 배치된다. 관통 전극(220)은 기둥 형상을 갖고, 관통 전극(220)은 구리를 포함할 수 있다. 관통 전극(220)은 반도체 칩(210)의 상면(201)에 형성된 본딩 패드와 전기적으로 연결된다.
반도체 칩(210)의 상면(201)과 대응하는 관통 전극(220)의 제1 단부(222)는 상면(201)으로부터 지정된 높이로 돌출되고, 하면(202)과 대응하는 관통 전극(220)의 제2 단부(224)는 하면(202)으로부터 지정된 높이로 돌출된다.
제1 갭-필 부재(230)는 반도체 칩(210)의 상면(201) 상에 배치되며, 제1 갭-필 부재(230)는 관통 전극(220)의 제1 단부(222)를 노출하는 개구를 갖는다. 본 실시예에서, 제1 갭-필 부재(230)의 두께는 상면(201)으로부터 돌출된 관통 전극(220)의 길이와 실질적으로 동일하다. 따라서, 제1 갭-필 부재(230)의 상면은 관통 전극(220)의 제1 단부(222)와 실질적으로 동일한 평면상에 배치된다. 제1 갭-필 부재(230)는 접착 물질을 더 포함할 수 있다.
접속 부재(240)는 제1 갭-필 부재(230)로부터 노출된 관통 전극(220)의 제1 단부(222) 상에 배치된다. 접속 부재(240)는 얇은 두께를 갖는 플레이트 형상을 갖고, 접속 부재(240)는 관통 전극(220)에 비하여 낮은 용융점을 갖는 금속을 포함할 수 있다. 예를 들어, 접속 부재(240)는 솔더를 포함하며, 접속 부재(240)는 제1 부피를 갖는다.
제2 갭-필 부재(250)는 반도체 칩(210)의 하면(202) 상에 배치되며, 제2 갭-필 부재(250)는 관통 전극(220)의 제2 단부(224)를 노출하는 개구를 갖는다. 제2 갭-필 부재(250)는 관통 전극(220)의 외측면의 주변을 따라 형성된 리세스부(252)를 포함하며, 리세스부(252)는 오목한 형상을 갖는다. 본 실시예에서, 리세스부(252)는 제2 부피를 갖고, 리세스부(252)의 제2 부피는 접속 부재(240)의 제1 부피와 실질적으로 동일하다. 본 실시예에서, 제2 갭-필 부재(230)는 접착 물질을 더 포함할 수 있다.
상부 반도체 패키지(300)는 하부 반도체 패키지(200) 상에 배치된다.
상부 반도체 패키지(300)는 하부 반도체 패키지(200)의 반도체 칩(210) 상에 적층된 반도체 칩(310), 관통 전극(320), 제3 갭-필 부재(330), 접속 부재(340) 및 제4 갭-필 부재(350)를 포함한다.
반도체 칩(310)은, 예를 들어, 직육면체 플레이트 형상을 갖는다. 반도체 칩(310)은 상면(301) 및 상면(301)과 대향 하는 하면(302)을 갖는다. 반도체 칩(310) 내에는 회로부(미도시)가 배치된다. 회로부는 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하기 위한 데이터 처리부(미도시)를 포함한다. 반도체 칩(310)의 상면(301) 상에는 회로부와 전기적으로 연결된 본딩 패드(미도시)들을 포함할 수 있다.
반도체 칩(310)은 후술될 관통 전극을 형성하기 위하여 반도체 칩(310)의 상면(301) 및 하면(302)을 관통하는 관통홀(304)을 갖는다.
관통 전극(320)은 반도체 칩(310)에 형성된 관통홀(304) 내에 배치된다. 관통 전극(320)은 기둥 형상을 갖고, 관통 전극(320)은 구리를 포함할 수 있다. 관통 전극(320)은 반도체 칩(310)의 상면(301)에 형성된 본딩 패드와 전기적으로 연결된 다.
반도체 칩(310)의 상면(301)과 대응하는 관통 전극(320)의 제1 단부(322)는 상면(301)으로부터 지정된 높이로 돌출되고, 하면(302)과 대응하는 관통 전극(320)의 제2 단부(324)는 하면(302)으로부터 지정된 높이로 돌출된다.
제3 갭-필 부재(330)는 반도체 칩(310)의 상면(301) 상에 배치되며, 제3 갭-필 부재(330)는 관통 전극(320)의 제1 단부(322)를 노출하는 개구를 갖는다. 본 실시예에서, 제3 갭-필 부재(330)의 두께는 상면(301)으로부터 돌출된 관통 전극(320)의 길이와 실질적으로 동일하다. 따라서, 제3 갭-필 부재(330)의 상면은 관통 전극(320)의 제1 단부(322)와 실질적으로 동일한 평면상에 배치된다. 제3 갭-필 부재(330)는 접착 물질을 더 포함할 수 있다.
접속 부재(340)는 제3 갭-필 부재(330)로부터 노출된 관통 전극(320)의 제1 단부(322) 상에 배치된다. 접속 부재(340)는 얇은 두께를 갖는 플레이트 형상을 갖고, 접속 부재(340)는 관통 전극(320)에 비하여 낮은 용융점을 갖는 금속을 포함할 수 있다. 예를 들어, 접속 부재(340)는 솔더를 포함하며, 접속 부재(340)는 제1 부피를 갖는다.
제4 갭-필 부재(350)는 반도체 칩(310)의 하면(302) 상에 배치되며, 제4 갭-필 부재(350)는 제1 갭-필 부재(230)에 부착되고, 이로 인해 하부 반도체 패키지(200) 및 상부 반도체 패키지(300) 사이에 빈 공간이 형성되는 것을 방지할 수 있다.
제4 갭-필 부재(350)는 관통 전극(320)의 제2 단부(324)를 노출하는 개구를 갖는다. 제4 갭-필 부재(350)는 관통 전극(320)의 외측면의 주변을 따라 형성된 리세스부(352)를 포함하며, 리세스부(352)는 오목한 형상을 갖는다. 본 실시예에서, 리세스부(352)는 제2 부피를 갖고, 리세스부(352)의 제2 부피는 접속 부재(340)의 제1 부피와 실질적으로 동일하다. 본 실시예에서, 제4 갭-필 부재(330)는 접착 물질을 더 포함할 수 있다.
본 실시예에서, 제4 갭-필 부재(350)의 리세스부(352) 내에는 접속 부재(220)가 배치되며, 관통 전극(220,320)들은 접속 부재(220)에 의하여 상호 전기적으로 접속된다. 본 실시예에서, 리세스부(352) 및 접속 부재(220)는 상호 동일한 부피를 갖기 때문에 접속 부재(220)는 리세스부(252) 외부로 누설되지 않는다. 이와 다르게, 리세스부(352)의 부피가 접속 부재(220)의 부피보다 클 경우, 리세스부(352) 내부에 빈 공간이 형성될 수 있고, 리세스부(352)의 부피가 접속 부재(220)의 부피보다 작을 경우, 접속 부재(220)가 리세스부(252) 외부로 누설되어 하부 반도체 패키지(200) 및 상부 반도체 패키지(300) 사이에 누설된 접속 부재(220)에 의하여 빈 공간이 형성될 수 있다.
기판(400)은 하부 반도체 패키지(200)와 전기적으로 결합된다. 기판(400)은 기판 몸체(410), 접속 패드(420), 볼 랜드(430) 및 솔더볼(440)을 포함한다.
기판 몸체(410)는 플레이트 형상을 갖고, 기판 몸체(410)의 상면에는 접속 패드(420)가 배치된다. 접속 패드(420)는, 예를 들어, 관통 전극(220)과 대응하는 위치에 배치되며, 접속 패드(420) 및 관통 전극(220)은 접속 부재(450)에 의하여 전기적으로 연결된다. 접속 부재(450)는 리세스부(252) 내에 배치되며, 접속 부 재(450)는 리세스부(252)와 실질적으로 동일한 부피를 갖는다.
기판 몸체(410)의 하면에는 볼 랜드(430)가 배치되며, 볼 랜드(430)에는 솔더볼(440)이 부착된다.
하부 반도체 패키지(200)가 기판(400) 상에 배치된 후, 하부 반도체 패키지(200) 및 상부 반도체 패키지(300)는 몰딩 수지를 포함하는 몰딩 부재에 의하여 몰딩된다.
이상에서 상세하게 설명한 바에 의하면 적층된 반도체 칩들 사이에 빈 공간이 형성되는 것을 방지하여 신뢰성 테스트 및 고온 환경에서 사용 중 적층된 반도체 칩들의 파손 및 성능 저하를 방지하는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 도 1에 도시된 반도체 패키지를 응용한 적층 반도체 패키지를 도시한 단면도이다.

Claims (8)

  1. 관통홀을 갖는 반도체 칩;
    상기 관통홀을 통과하며 상기 반도체 칩의 상면으로부터 돌출된 제1 단부 및 상기 상면과 대향 하는 하면으로부터 돌출된 제2 단부를 갖는 관통 전극;
    상기 상면을 덮고 상기 제1 단부를 노출하는 제1 갭-필 부재;
    상기 제1 단부 상에 배치되며 상기 제1 갭-필 부재로부터 돌출된 접속 부재; 및
    상기 하면을 덮고, 상기 제2 단부를 노출하며, 상기 관통 전극의 주변에 형성된 리세스부를 구비하는 제2 갭-필 부재를 포함하며,
    상기 반도체 칩은 적어도 2 개가 적층 되고, 인접한 상기 반도체 칩들 중 하부 반도체 칩의 상면은 상부 반도체 칩의 하면과 마주하며, 상기 하부 반도체 칩의 관통 전극 및 상기 상부 반도체 칩의 관통 전극은 상기 상부 반도체 칩의 제2 갭-필 부재에 구비된 리세스부 내에서 상기 하부 반도체 칩의 제1갭-필 부재로부터 돌출된 접속 부재에 의하여 전기적으로 접속된 것을 특징으로 하는 반도체 패키지.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 접속 부재의 부피는 상기 리세스부의 수납 부피와 동일한 것을 특징으로 하는 반도체 패키지.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 관통 전극 및 상기 접속 부재는 구리 및 솔더 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 삭제
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1 및 제2 갭-필 부재는 접착 물질을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1 갭-필 부재는 제1 두께를 갖고, 상기 제2 갭-필 부재는 상기 제1 두께보다 얇은 제2 두께를 갖는 것을 특징으로 하는 반도체 패키지.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 리세스부에 의하여 형성된 상기 제2 갭-필 부재의 내측면은 곡면 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 리세스부에 의하여 형성된 상기 제2 갭-필 부재의 내측면은 상기 관통 전극의 표면에 대하여 예각을 갖는 것을 특징으로 하는 반도체 패키지.
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