KR101078737B1 - 적층 반도체 패키지 - Google Patents

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Abstract

적층 반도체 패키지가 개시되어 있다. 적층 반도체 패키지는 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 제1 반도체 칩, 상기 제1 면 상에 배치된 제1 본딩 패드 및 상기 제1 본딩 패드와 전기적으로 연결되고 상기 제1 및 제2 면들을 관통하며 상기 제2 면으로부터 돌출된 기둥 형상의 관통 전극을 갖는 제1 반도체 패키지 및 상기 관통 전극이 삽입되는 관통홀 및 상기 관통 전극과 전기적으로 연결되는 제2 본딩 패드를 갖는 제2 반도체 칩을 갖는 제2 반도체 패키지를 포함한다.

Description

적층 반도체 패키지{STACKED SEMICONDUCTOR PACKAGE}
본 발명은 적층 반도체 패키지에 관한 것이다.
최근 들어 방대한 데이터를 저장 및 방대한 데이터를 단 시간 내 처리할 수 있는 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
데이터 저장 용량 및 데이터 처리 속도를 보다 향상시키기 위해서 최근에는 적어도 2 개의 반도체 칩을 적층한 적층 반도체 패키지가 개발된 바 있다.
종래 적층 반도체 패키지는 관통 전극을 갖는 적어도 2 개의 반도체 칩들, 각 반도체 칩들의 관통 전극들을 전기적으로 접속하기 위해 관통 전극들 사이에 개재된 접속 부재를 포함한다.
그러나, 종래 적층 반도체 패키지는 각 반도체 칩들 마다 관통 전극들을 형성하는 공정, 관통 전극이 형성된 각 반도체 칩들을 적층하는 공정, 각 관통 전극들을 전기적으로 접속하는 공정을 필요로 하기 때문에 적층 반도체 패키지 제조 공정수가 증가되고 적층 반도체 패키지의 제조 원가가 상승된다.
또한, 각 반도체 칩들에 관통 전극을 형성하는 공정은 매우 높은 정밀도가 요구되기 때문에 빈번한 관통 전극 불량이 발생되는 문제점을 갖는다.
또한, 적층된 각 반도체 칩의 관통 전극들을 전기적으로 연결하는 접속 부재에 의하여 적층 반도체 패키지의 두께 및 부피가 크게 증가되는 문제점을 갖는다.
본 발명은 제조 공정 및 제조 코스트를 감소, 관통 전극 제조 불량을 방지 및 두께를 감소시킨 적층 반도체 패키지를 제공한다.
본 발명에 따른 적층 반도체 패키지는 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 제1 반도체 칩, 상기 제1 면 상에 배치된 제1 본딩 패드 및 상기 제1 본딩 패드와 전기적으로 연결되고 상기 제1 및 제2 면들을 관통하며 상기 제2 면으로부터 돌출된 기둥 형상의 관통 전극을 갖는 제1 반도체 패키지 및 상기 관통 전극이 삽입되는 관통홀 및 상기 관통 전극과 전기적으로 연결되는 제2 본딩 패드를 갖는 제2 반도체 칩을 갖는 제2 반도체 패키지를 포함한다.
적층 반도체 패키지의 상기 관통홀은 상기 제1 및 제2 본딩 패드들과 대응하는 위치에 형성된다.
적층 반도체 패키지는 상기 제1 및 제2 반도체 칩들 사이에 개재되어 상기 제2 본딩 패드 및 상기 관통 전극을 전기적으로 연결하는 유동성 도전 부재를 더 포함한다.
적층 반도체 패키지의 상기 유동성 도전 부재는 도전성 폴리머, 도전성 파티클 및 솔더 페이스트 중 어느 하나를 포함한다.
적층 반도체 패키지는 상기 제1 및 제2 반도체 칩들 사이에 개재되어 상기 제1 및 제2 반도체 칩들을 접착하는 갭-필 부재를 더 포함한다.
적층 반도체 패키지의 상기 제2 반도체 패키지는 적어도 2개가 적층된다.
적층 반도체 패키지의 상기 제2 반도체 칩의 상기 관통홀은 제1 평면적을 갖고 상기 관통 전극은 상기 제1 평면적보다 작은 제2 평면적을 갖고 상기 관통홀에 의하여 형성된 상기 제2 반도체 칩의 내측면 및 상기 관통 전극의 사이에는 유동성 도전 부재가 개재된다.
적층 반도체 패키지는 상기 관통 전극의 단부와 전기적으로 접속되는 접속 패드를 갖는 기판을 더 포함한다.
적층 반도체 패키지의 상기 기판은 상기 관통 전극의 단부와 대응하는 위치에 형성된 홈을 포함하고, 상기 접속 패드는 상기 홈 내에 배치된다.
적층 반도체 패키지의 상기 관통 전극은 상기 제2 면으로부터 멀어질수록 평면적이 연속적으로 감소하는 형상을 갖는다.
적층 반도체 패키지의 상기 제2 반도체 칩의 관통홀은, 평면상에서 보았을 때, 원형, 타원형, 다각형 형상을 갖는다.
적층 반도체 패키지의 상기 관통 전극의 형상은, 평면상에서 보았을 때, 원형, 타원형, 다각형 형상 중 어느 하나를 갖는다.
적층 반도체 패키지는 상기 제2 반도체 칩의 상기 관통홀에 의하여 형성된 상기 제2 반도체 칩의 내측면 상에 배치된 절연막 및 상기 절연막 상에 배치된 윤활층을 더 포함하는 것을 특징으로 한다.
적층 반도체 패키지의 상기 제2 반도체 칩들은 적어도 2 개가 적층되고, 각각 동일한 위치에 배치된 상기 제2 반도체 칩들의 상기 각 관통홀의 사이즈는 상기 제1 반도체 칩으로부터 멀어질수록 단속적으로 작아지고, 상기 관통 전극은 상기 각 관통홀들의 사이즈에 대응하는 형상을 갖는다.
본 발명에 의하면, 어느 하나의 반도체 칩으로부터 관통 전극을 돌출시키고, 나머지 반도체 칩에는 상기 관통 전극과 끼워지는 관통홀을 형성하고, 관통 전극 및 관통홀을 결합함으로써 적층 반도체 패키지의 제조 코스트를 감소시킬 뿐만 아니라 관통 전극의 결함에 따른 불량을 감소 및 적층 반도체 패키지의 전체 두께를 크게 감소시킬 수 있는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 적층 반도체 패키지(300)는 제1 반도체 패키지(100) 및 제2 반도체 패키지(200)를 포함한다. 본 실시예에서, 제1 반도체 패키지(100)는, 예를 들어, 제2 반도체 패키지(200) 상에 적층된다.
제1 반도체 패키지(100)는 제1 반도체 칩(10), 제1 본딩 패드(20) 및 관통 전극(30)을 포함한다.
제1 반도체 칩(10)은, 예를 들어, 직육면체 플레이트 형상을 갖는다. 제1 반도체 칩(10)은 제1 면(1) 및 제1 면(1)과 대향하는 제2 면(2)을 갖는다.
제1 반도체 칩(10)은 데이터를 저장하기 위한 데이터 저장부(미도시) 및/또는 데이터를 처리하기 위한 데이터 처리부(미도시)를 포함하는 회로부(미도시)를 포함한다.
제1 본딩 패드(20)는, 예를 들어, 제1 반도체 칩(10)의 제1 면(1) 상에 배치되며, 제1 본딩 패드(20)는 회로부와 전기적으로 연결된다. 본 실시예에서, 제1 본딩 패드(20)는 후술될 관통 전극(30)과 소정 간격 이격된 곳에 배치되며, 제1 본딩 패드(20) 및 관통 전극(30)은 재배선(미도시) 등에 의하여 전기적으로 연결된다.
제1 반도체 칩(10)은 제1 면(1) 및 제2 면(2)을 관통하는 관통홀(4)을 포함하고, 관통홀(4)에 의하여 형성된 제1 반도체 칩(10)의 내측면 상에는 절연막(6)이 배치된다. 본 실시예에서, 절연막(6)은, 예를 들어, 무기 절연막 및 유기 절연막 중 어느 하나일 수 있다.
관통 전극(30)은 기둥 형상을 갖고, 관통 전극(30)의 일부는 관통홀(4) 내에 배치되고, 관통 전극(30)의 나머지는 제1 반도체 칩(10)의 제2 면(2)으로부터 돌출된다. 관통 전극(30)으로서 사용될 수 있는 금속의 예로서는 구리, 알루미늄, 은, 금 등을 들 수 있다.
한편, 제2 면(2)으로부터 측정된 관통 전극(30)은 도 1에 도시된 H의 높이를 갖는다. 본 실시예에서, 제1 반도체 칩(10) 및 후술될 제2 반도체 칩(210)의 두께가 약 50㎛일 경우, H는 약 210㎛이다. 본 실시예에서, H는 제1 및 제2 반도체 칩(10,210)들의 두께에 따라 약 100㎛ 내지 약 500㎛일 수 있다.
본 실시예에서, 기둥 형상을 갖는 관통 전극(30)은, 평면상에서 보았을 때, 원형, 삼각형, 사각형, 타원형, 다각형 형상을 가질 수 있다.
도 1을 다시 참조하면, 제2 반도체 패키지(200)는 적어도 하나의 제2 반도체 칩(210), 각 제2 반도체 칩(210)에 배치된 제2 본딩 패드(220) 및 각 제2 반도체 칩(210)에 배치된 관통홀(230)을 포함한다.
본 실시예에서 제2 반도체 패키지(200)는 3 개의 제2 반도체 칩(200)들을 포함한다.
본 실시예에서, 제2 반도체 칩(210)은, 예를 들어, 제1 반도체 칩(10)과 동일한 형상 및 동일한 사이즈를 가질 수 있다. 이와 다르게, 제2 반도체 칩(210)은 제1 반도체 칩(10)과 다른 형상 및 다른 사이즈를 가질 수 있다. 또한, 제1 반도체 칩(10) 및 제2 반도체 칩(210)은 동일한 종류의 반도체 칩 또는 서로 다른 종류의 반도체 칩 일 수 있다.
각 제2 반도체 칩(210)들을 관통하는 관통홀(230)들은 제1 반도체 패키지(100)의 관통 전극(30)들과 대응하는 위치에 배치된다. 본 실시예에서, 제1 반도체 패키지(100)의 각 관통 전극(30)들의 사이즈는 제2 반도체 칩(210)들을 관통하는 관통홀(230)들의 사이즈보다 작고 이로 인해 관통 전극(30)은 관통홀(230) 내로 삽입된다. 본 실시예에서, 제2 반도체 칩(210)의 관통홀(230)에 의하여 형성된 내측면 상에는 절연막(250)이 형성될 수 있다. 절연막(250)은 무기 절연막 또는 유기 절연막일 수 있다.
본 실시예에서, 관통홀(230)들은, 평면상에서 보았을 때, 원형, 타원형, 다각형 형상을 가질 수 있다.
본 실시예에서, 관통 전극(30) 및 제2 본딩 패드(220)를 전기적으로 연결하기 위해 제2 반도체 칩(210)들의 사이 및 제1 및 제2 반도체 칩(10,210)들 사이에는 유동성 도전 부재(240)이 배치된다. 유동성 도전 부재(240)는 제2 반도체 칩(210)의 관통홀(230) 주변에 환형으로 배치될 수 있다.
유동성 도전 부재(240)는 외부의 힘에 의하여 형상이 쉽게 변경될 뿐만 아니라 금속과 유사한 도전 특성을 갖는다. 유동성 도전 부재(240)로서 사용될 수 있는 물질의 예로서는 도전성 폴리머, 도전성 파티클 및 솔더 페이스트 등을 들 수 있다.
본 실시예에서, 관통 전극(30) 및 제2 본딩 패드(220)는 유동성 도전 부재(240)에 의하여 전기적으로 연결된다.
한편, 제2 반도체 칩(210)들 사이에는 갭-필 부재(260)가 배치된다. 갭-필 부재(260)는 에폭시 수지, 양면 접착 테이프 및 접착제 중 어느 하나일 수 있고, 제2 반도체 칩(210)들을 상호 부착 및 제2 반도체 칩(210)들 사이에 갭을 제거한다.
본 실시예에서, 관통 전극(30) 및 제2 본딩 패드(220)가 소정 간격 이격될 경우, 갭-필 부재(260)에 관통홀(230) 및 제2 본딩 패드(220)들을 연결하는 개구를 형성하고, 개구 내에 유동성 도전 부재(240)들을 채워 넣음으로써 재배선 없이 제2 본딩 패드(220)와 관통 전극(30)을 전기적으로 연결할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다. 도 2에 도시된 반도체 패키지는 본딩 패드를 제외하면 앞서 도 1에 도시된 적층 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조 번호를 부여하기로 한다.
도 2를 참조하면, 적층 반도체 패키지(300)는 제1 반도체 패키지(100) 및 제2 반도체 패키지(200)를 포함한다. 본 실시예에서, 제1 반도체 패키지(100)는, 예를 들어, 제2 반도체 패키지(200) 상에 적층된다.
제2 반도체 패키지(200)의 제2 반도체 칩(210)들의 각 관통홀(230)들은 제2 본딩 패드(220)와 대응하는 위치에 형성되고, 제2 본딩 패드(220) 상에는 유동성 도전 부재(240)가 배치된다. 유동성 도전 부재(240)는 제2 본딩 패드(220) 및 관통 전극(30)을 전기적으로 연결한다.
도 3은 본 발명의 또 다른 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다. 도 3에 도시된 반도체 패키지는 추가 유동성 도전 부재를 제외하면 앞서 도 1에 도시된 적층 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조 번호를 부여하기로 한다.
도 3을 참조하면, 적층 반도체 패키지(300)는 제1 반도체 패키지(100) 및 제2 반도체 패키지(200)를 포함한다. 본 실시예에서, 제1 반도체 패키지(100)는, 예를 들어, 제2 반도체 패키지(200) 상에 적층된다.
제1 반도체 패키지(100)는 제1 반도체 칩(10)으로부터 돌출된 관통 전극(30)을 갖고, 제2 반도체 패키지(200)의 제2 반도체 칩(210)들은 관통 전극(30)이 끼워지는 관통홀(230)을 갖는다.
본 실시예에서, 관통 전극(30)의 사이즈가 관통홀(230)의 사이즈보다 작을 경우, 관통 전극(30)은 관통홀(230) 내로 쉽게 삽입될 수 있는 반면 관통 전극(30)은 관통홀(230) 내에서 유동될 수 있다. 이와 다르게, 관통 전극(30)의 사이즈가 관통홀(230)의 사이즈 이상일 경우, 관통 전극(30)이 관통홀(230) 내로 삽입되지 않게 된다.
따라서, 관통 전극(30)의 사이즈는 관통홀(230)의 사이즈보다 작아야만 하지만, 앞서 설명한 바와 같이 관통 전극(30)이 관통홀(230) 내에서 유동되는 문제점이 발생된다.
또한, 관통홀(230)의 사이즈가 관통 전극(30)의 사이즈보다 커야만 관통홀(230) 및 관통 전극(30)의 정렬 오차가 발생되더라도 관통 전극(30)이 관통홀(230) 내에 삽입될 수 있다.
본 실시예에서, 관통 전극(30)이 관통홀(230) 내에서 유동되는 것을 방지하기 위해 관통 전극(30)의 표면을 도금하여 관통 전극(30) 및 관통홀(230)에 의하여 형성된 제2 반도체 칩(210)의 내측면 사이에 도금층을 형성할 수 있다.
그러나, 관통 전극(30) 및 상기 내측면 사이의 간격이 매우 좁기 때문에 도금액이 관통홀(230) 내로 원활하게 제공되지 않고 이로 인해 관통 전극(30) 및 상기 내측면 사이에 도금층을 형성하기 위해서는 매우 많은 시간이 소요된다. 또한, 도금층을 쉽게 형성하기 위해 관통 전극(30) 및 상기 내측면 사이의 간격을 증가시킬 경우, 도금에 소요되는 시간이 증가된다. 또한, 도금 공정에 의하여 도금층을 형성할 경우, 상기 내측면에 보이드가 발생될 수 있다.
따라서, 관통 전극(30) 및 상기 내측면 사이에 도금액을 이용한 도금층을 형성하는 것은 본 실시예에서 바람직하지 않다.
본 실시예에서는 관통 전극(30)이 관통홀(230) 내로 쉽게 삽입되도록 관통 전극(30)의 사이즈가 관통홀(230)의 사이즈보다 작게 형성하고, 관통 전극(30) 및 상기 내측면 사이의 빈 공간에 도전성 폴리머, 도전성 파티클 및 솔더 페이스트와 같은 추가 유동성 도전 부재(245)가 채워진다. 추가 유동성 도전 부재(245)는 관통 전극(30)이 관통홀(230) 내에서 유동되는 것을 방지할 뿐만 아니라 관통 전극(30) 및 제2 본딩 패드(220)들을 전기적으로 연결되도록 한다. 추가 유동성 도전 부재(245)는 열 등에 의하여 경화될 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다. 도 4에 도시된 반도체 패키지는 기판 및 몰딩 부재를 제외하면 앞서 도 1에 도시된 적층 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조 번호를 부여하기로 한다.
도 4를 참조하면, 적층 반도체 패키지(300)는 제1 반도체 패키지(100), 제2 반도체 패키지(200), 기판(280) 및 몰딩 부재(290)를 포함한다. 본 실시예에서, 제1 반도체 패키지(100)는, 예를 들어, 제2 반도체 패키지(200) 상에 적층된다.
상호 적층 및 관통 전극(30)에 의하여 결합된 제1 및 제2 반도체 패키지(100,200)들은 기판(280) 상에 배치된다.
제1 및 제2 반도체 패키지(100,200)들을 결합하는 관통 전극(30)의 단부는 제2 반도체 패키지(200)로부터 돌출된다.
기판(280)은 기판 몸체(282), 접속 패드(284), 볼 랜드(286) 및 도전볼(288)을 포함한다. 이에 더하여, 기판(280)은 홈(283)을 더 포함할 수 있다.
접속 패드(284)는 기판 몸체(282)의 상면 상에 배치되며, 접속 패드(284)는 관통 전극(30)과 대응하는 위치에 형성된다. 볼 랜드(286)는 기판 몸체(282)의 상면과 대향하는 하면 상에 배치되며, 볼 랜드(286)는 접속 패드(284)와 전기적으로 연결된다. 도전볼(288)은 볼 랜즈(286) 상에 배치된다.
이와 다르게, 접속 패드(284)는 관통 전극(30)의 단부와 대응하는 기판(280) 상에 형성된 홈(283) 내에 배치되고, 관통 전극(30)의 단부는 홈(282)에 삽입되어 접속 패드(284)와 전기적으로 접속될 수 있다.
기판(280)의 접속 패드(284)는 제1 반도체 패키지(100)의 관통 전극(30)과 전기적으로 접속된다. 접속 패드(284) 및 관통 전극(30) 사이에는 솔더, 이방성 도전 필름(ACF) 또는 유동성 도전 부재가 개재되어 접속 패드(284) 및 관통 전극(30)은 전기적으로 접속된다.
몰딩 부재(290)는 제1 및 제2 반도체 패키지(100,200)들 및 기판(280)의 상면 일부를 덮는다. 몰딩 부재(290)는 외부로부터 인가된 충격 및 진동으로부터 제1 및 제2 반도체 패키지(100,200)들을 보호한다.
도 5는 본 발명의 또 다른 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다. 도 5에 도시된 반도체 패키지는 관통홀의 사이즈 및 관통 전극의 형상을 제외하면 앞서 도 1에 도시된 적층 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조 번호를 부여하기로 한다.
도 5을 참조하면, 적층 반도체 패키지(300)는 제1 반도체 패키지(100) 및 제2 반도체 패키지(200)를 포함한다. 본 실시예에서, 제1 반도체 패키지(100)는, 예를 들어, 제2 반도체 패키지(200) 상에 적층된다.
제1 반도체 패키지(100)의 제1 반도체 칩(10)으로부터 돌출된 관통 전극(32)은 제1 반도체 칩(10)의 제2 면(2)으로부터 멀어질수록 평면적이 연속적으로 감소되는 형상을 갖는다. 예를 들어, 관통 전극(32)은 원뿔 형상 또는 원뿔대 형상을 가질 수 있다.
제1 반도체 패키지(100)의 제1 반도체 칩(10)의 관통 전극(32)이 원뿔 형상 또는 원뿔대 형상을 가질 경우, 제2 반도체 패키지(200)의 제2 반도체 칩(210)들의 각 관통홀(235)들은 관통 전극(32)의 형상과 대응하는 형상을 갖고, 이로 인해 관통 전극(32)들은 제2 반도체 칩(210)들의 각 관통홀(235)들에 밀착된다.
본 실시예에서, 관통 전극(32)을 원뿔 형상 및 원뿔대 형상으로 형성함으로써, 관통 전극(32)은 제2 반도체 칩(210)의 관통홀(235)들에 셀프 얼라인 방식으로 결합될 수 있고, 관통홀(235)이 차지하던 면적을 감소시킴으로써 제2 반도체 칩(210)의 데이터 저장 용량 및/또는 데이터 처리 속도를 보다 향상시킬 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다. 도 6에 도시된 반도체 패키지는 윤활층의 형상을 제외하면 앞서 도 1에 도시된 적층 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조 번호를 부여하기로 한다.
도 6을 참조하면, 적층 반도체 패키지(300)는 제1 반도체 패키지(100) 및 제2 반도체 패키지(200)를 포함한다. 본 실시예에서, 제1 반도체 패키지(100)는, 예를 들어, 제2 반도체 패키지(200) 상에 적층된다.
제2 반도체 패키지(200)의 제2 반도체 칩(210)에 형성된 관통홀(230)에 의하여 형성된 제2 반도체 칩(210)의 내측면 상에는 윤활층(248)이 형성된다. 윤활층(248)은 마찰계수가 매우 작은 금속층일 수 있다.
윤활층(248)은 관통홀(230)내에 관통 전극(30)이 삽입되고, 관통 전극(30) 및 윤활층(248) 사이로 유동성 도전 부재가 유입될 때 유동성 도전 부재가 보다 쉽게 윤활층(248) 및 관통 전극(30) 사이로 유입되도록 한다.
윤활층(248)은 도금 공정 또는 물리적 기상 증착(PVD) 공정 및 진공 증착 공정 등에 의하여 형성될 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다. 도 7에 도시된 반도체 패키지는 관통홀의 사이즈 및 관통 전극의 형상을 제외하면 앞서 도 1에 도시된 적층 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일 한 명칭 및 동일한 참조 번호를 부여하기로 한다.
도 7을 참조하면, 적층 반도체 패키지(300)는 제1 반도체 패키지(100) 및 제2 반도체 패키지(200)를 포함한다. 본 실시예에서, 제1 반도체 패키지(100)는, 예를 들어, 제2 반도체 패키지(200) 상에 적층된다.
제1 반도체 패키지(100)의 제1 반도체 칩(10)으로부터 돌출된 관통 전극(36)은 제1 반도체 칩(10)의 제2 면(2)으로부터 멀어질수록 평면적이 단속적으로 감소되어 관통 전극(36)은 단면에서 보았을 때 계단 형상을 갖는다.
제1 반도체 패키지(100)의 제1 반도체 칩(10)의 관통 전극(36)의 단면이 계단 형상을 가질 경우, 제2 반도체 패키지(200)의 제2 반도체 칩(210)들의 각 관통홀(238)들은 관통 전극(36)의 형상과 대응하여 단면이 계단 형상을 갖고, 이로 인해 관통 전극(36)들은 제2 반도체 칩(210)들의 각 관통홀(238)들에 밀착된다.
본 실시예에서, 관통 전극(36)을 원뿔 형상 및 원뿔대 형상으로 형성함으로써, 관통 전극(36)은 제2 반도체 칩(210)의 관통홀(238)들에 셀프 얼라인 방식으로 결합될 수 있고, 관통홀(238)이 차지하던 면적을 감소시킴으로써 제2 반도체 칩(210)의 데이터 저장 용량 및/또는 데이터 처리 속도를 보다 향상시킬 수 있다.
이상에서 상세하게 설명한 바에 의하면, 어느 하나의 반도체 칩으로부터 관통 전극을 돌출시키고, 나머지 반도체 칩에는 상기 관통 전극과 끼워지는 관통홀을 형성하고, 관통 전극 및 관통홀을 결합함으로써 적층 반도체 패키지의 제조 코스트를 감소시킬 뿐만 아니라 관통 전극의 결함에 따른 불량을 감소 및 적층 반도체 패키지의 전체 두께를 크게 감소시킬 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.

Claims (14)

  1. 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 제1 반도체 칩, 상기 제1 면 상에 배치된 제1 본딩 패드 및 상기 제1 본딩 패드와 전기적으로 연결되고 상기 제1 및 제2 면들을 관통하며 상기 제2 면으로부터 돌출된 기둥 형상의 관통 전극을 갖는 제1 반도체 패키지;
    상기 관통 전극이 삽입되는 관통홀 및 상기 관통 전극과 전기적으로 연결되는 제2 본딩 패드를 갖는 제2 반도체 칩을 갖는 제2 반도체 패키지; 및
    상기 제1 및 제2 반도체 칩들 사이에 개재되어 상기 제2 본딩 패드 및 상기 관통 전극을 전기적으로 연결하는 유동성 도전 부재를 포함하는 적층 반도체 패키지.
  2. 제1항에 있어서,
    상기 관통홀은 상기 제1 및 제2 본딩 패드들과 대응하는 위치에 형성된 것을 특징으로 하는 적층 반도체 패키지.
  3. 삭제
  4. 제1항에 있어서,
    상기 유동성 도전 부재는 도전성 폴리머, 도전성 파티클 및 솔더 페이스트 중 어느 하나를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 및 제2 반도체 칩들 사이에 개재되어 상기 제1 및 제2 반도체 칩들을 접착하는 갭-필 부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  6. 제1항에 있어서,
    상기 제2 반도체 패키지는 적어도 2개가 적층된 것을 특징으로 하는 적층 반도체 패키지.
  7. 제1항에 있어서,
    상기 제2 반도체 칩의 상기 관통홀은 제1 평면적을 갖고 상기 관통 전극은 상기 제1 평면적보다 작은 제2 평면적을 갖고, 상기 관통홀에 의하여 형성된 상기 제2 반도체 칩의 내측면 및 상기 관통 전극의 사이에 개재되는 추가 유동성 도전부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  8. 제1항에 있어서,
    상기 관통 전극의 단부와 전기적으로 접속되는 접속 패드를 갖는 기판을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  9. 제8항에 있어서,
    상기 기판은 상기 관통 전극의 단부와 대응하는 위치에 형성된 홈을 포함하고, 상기 접속 패드는 상기 홈 내에 배치되는 것을 특징으로 하는 적층 반도체 패키지.
  10. 제1항에 있어서,
    상기 관통 전극은 상기 제2 면으로부터 멀어질수록 평면적이 연속적으로 감소하는 형상을 갖는 것을 특징으로 하는 적층 반도체 패키지.
  11. 제1항에 있어서,
    상기 제2 반도체 칩의 관통홀의 형상은, 평면상에서 보았을 때, 원형, 타원형, 다각형 형상 중 어느 하나를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  12. 제11항에 있어서,
    상기 관통 전극의 형상은, 평면상에서 보았을 때, 원형, 타원형, 다각형 형상 중 어느 하나를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  13. 제1항에 있어서,
    상기 제2 반도체 칩의 상기 관통홀에 의하여 형성된 상기 제2 반도체 칩의 내측면 상에 배치된 절연막; 및
    상기 절연막 상에 배치된 윤활층을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  14. 제1항에 있어서,
    상기 제2 반도체 칩들은 적어도 2 개가 적층되고, 각각 동일한 위치에 배치된 상기 제2 반도체 칩들의 상기 각 관통홀의 사이즈는 상기 제1 반도체 칩으로부터 멀어질수록 단속적으로 작아지고, 상기 관통 전극은 상기 각 관통홀들의 사이즈에 대응하는 형상을 갖는 것을 특징으로 하는 적층 반도체 패키지.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8309396B2 (en) * 2009-01-26 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for 3D integrated circuit stacking
TWI402941B (zh) * 2009-12-03 2013-07-21 Advanced Semiconductor Eng 半導體結構及其製造方法
US8742477B1 (en) * 2010-12-06 2014-06-03 Xilinx, Inc. Elliptical through silicon vias for active interposers
JP5831401B2 (ja) * 2012-08-24 2015-12-09 三菱電機株式会社 半導体装置
KR102076044B1 (ko) 2013-05-16 2020-02-11 삼성전자주식회사 반도체 패키지 장치
KR102186203B1 (ko) 2014-01-23 2020-12-04 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
US10490527B2 (en) * 2015-12-18 2019-11-26 Intel IP Corporation Vertical wire connections for integrated circuit package
KR20200002185A (ko) 2018-06-29 2020-01-08 윤호섭 친환경 욕조
CN109585402B (zh) * 2018-12-28 2024-06-04 华进半导体封装先导技术研发中心有限公司 一种芯片扇出型封装结构及封装方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000260933A (ja) 1999-03-05 2000-09-22 Seiko Epson Corp 半導体装置の製造方法
JP2002110896A (ja) 2000-09-26 2002-04-12 Denso Corp 積層型マルチチップパッケージ
KR100886720B1 (ko) 2007-10-30 2009-03-04 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5136056B2 (ja) * 2005-09-06 2013-02-06 日本電気株式会社 半導体装置
KR100842910B1 (ko) 2006-06-29 2008-07-02 주식회사 하이닉스반도체 스택 패키지
KR101013556B1 (ko) 2008-02-01 2011-02-14 주식회사 하이닉스반도체 스택 패키지의 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000260933A (ja) 1999-03-05 2000-09-22 Seiko Epson Corp 半導体装置の製造方法
JP2002110896A (ja) 2000-09-26 2002-04-12 Denso Corp 積層型マルチチップパッケージ
KR100886720B1 (ko) 2007-10-30 2009-03-04 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법

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