JP2002110896A - 積層型マルチチップパッケージ - Google Patents

積層型マルチチップパッケージ

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JP2002110896A
JP2002110896A JP2000292397A JP2000292397A JP2002110896A JP 2002110896 A JP2002110896 A JP 2002110896A JP 2000292397 A JP2000292397 A JP 2000292397A JP 2000292397 A JP2000292397 A JP 2000292397A JP 2002110896 A JP2002110896 A JP 2002110896A
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Denso Corp
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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
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  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Cooling Or The Like Of Electrical Apparatus (AREA)

Abstract

(57)【要約】 【課題】 積層型マルチチップパッケージにおいて、放
熱用の別体の構成部品を設けることなく、適切に放熱可
能な構成を実現する。 【解決手段】 積層型マルチチップパッケージは、導体
パターン3bを有するフレキシブルプリント基板3に半
導体チップ4が実装されてなる複数個の半導体モジュー
ル1a〜1dが、それぞれ枠状のスペーサ2を介して積
層されており、隣接する半導体モジュール1a〜1dの
間に、基板3およびスペーサ2により囲まれた空間5が
形成されている。各々の基板3には、厚み方向に貫通す
る開口部3cが形成されており、この開口部3cを介し
て外部からの冷媒が空間内へ流通できるようになってい
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、導体部を有する基
板とこの基板に実装された半導体素子とよりなる複数個
の半導体モジュールが、それぞれ枠状のスペーサを介し
て積層されてなる積層型マルチチップパッケージに関す
る。
【0002】
【従来の技術】従来より、この種の積層型マルチチップ
パッケージとしては、特許第2728432号明細書に
記載のものが提案されている。このものは、導体部が形
成された基板(フレキシブルプリント基板等)に半導体
素子を実装してなる半導体モジュールを複数個備え、こ
れら複数個の半導体モジュールを枠状のスペーサを介し
て積層したもの(スタックモジュール)であり、容易に
高密度実装を実現できる。
【0003】
【発明が解決しようとする課題】しかしながら、上記積
層型マルチチップパッケージにおいては、発熱の大きい
メモリチップやMPU(マイクロプロセッサ)等を積層
した場合、発熱密度が高くなる。また、隣接する半導体
モジュールの間には、基板およびスペーサにより囲まれ
た空間が形成されているが、この空間における空気の流
通は、基板及びスペーサによって阻害されるため、十分
な放熱ができないという問題があった。
【0004】ちなみに、特許第2806357号明細書
においては、基板間をバンプによって接合した積層体構
造において、放熱性を向上させるべく各基板間に放熱用
のフィンを介在させた構造が提案されている。
【0005】しかし、このようなフィンを設けたスタッ
クモジュールであっても、基板間の空間における空気の
流通が、基板によって阻害されることに変わりはない。
また、別体の構成部品としてのフィンが必要であり、コ
ストが高くなるという問題がある。
【0006】本発明は上記問題に鑑み、積層型マルチチ
ップパッケージにおいて、放熱用の別体の構成部品を設
けることなく、適切に放熱可能な構成を実現することを
目的とする。
【0007】
【課題を解決するための手段】上記目的を達成するた
め、請求項1に記載の発明では、導体部(3b)を有す
る基板(3)とこの基板に実装された半導体素子(4)
とよりなる複数個の半導体モジュール(1a〜1d)
が、それぞれ枠状のスペーサ(2)を介して積層されて
おり、隣接する半導体モジュールの間に、基板およびス
ペーサにより囲まれた空間(5)が形成されている積層
型マルチチップパッケージにおいて、各々の半導体モジ
ュールにおける基板に、厚み方向に貫通する開口部(3
c)が形成されており、この開口部を介して外部からの
冷媒が空間内へ流通できるようになっていることを特徴
としている。
【0008】本発明によれば、各半導体モジュールにお
いて基板に開口部を形成することにより、この開口部を
介して外部からの冷媒(空気等)が各半導体モジュール
間の空間を流通する。すると、この流通する冷媒によっ
て各半導体モジュールが冷却される。よって、放熱用の
別体の構成部品を設けることなく、適切に放熱可能な構
成を実現することができる。
【0009】また、請求項2に記載の発明によれば、ス
ペーサ(2)に、空間(5)と外部とを連通する切欠き
部(2a)が形成されていることを特徴としている。
【0010】本発明によれば、各基板に形成された開口
部からだけでなく、スペーサに形成された切欠き部から
も、冷媒が上記空間内へ導入されるため、冷媒の流通を
より促進することができ、好ましい。
【0011】また、請求項3に記載の発明によれば、半
導体モジュール(1a〜1d)の積層方向の下層側から
上層側に行くに連れて、開口部(3c)の開口面積が大
きくなっていることを特徴としている。
【0012】本発明によれば、自然対流の様に、冷媒と
しての空気が上記積層方向の下層側から上層側へ向かっ
て流れる場合に、冷媒の流通を増進させることができ、
好ましい。具体的に、開口部の開口面積を大きくするに
は、1個の開口部の開口面積を大きくすることや、開口
部の数を多くしていくことで実現することができる。
【0013】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示す一
例である。
【0014】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図1は、本発明の実施形態に係る積
層型マルチチップパッケージの概略断面構成を示す図で
ある。この積層型マルチチップパッケージは、複数個の
半導体モジュール1a〜1dを、それぞれ枠状のスペー
サ2を介して積層した積層体である。
【0015】図1では、積層型マルチチップパッケージ
(積層体)は、4層の半導体モジュール1a〜1dを積
層した構成となっており、図中、4層の半導体モジュー
ルにおいては、符号を最下層側から1a(1層目)、1
b(2層目)、1c(3層目)、1d(4層目、最上
層)と付してある。
【0016】そして、本実施形態では、積層型マルチチ
ップパッケージは、図1中の上方を天側とし、下方を地
側として、最下層の半導体モジュール1aの下側にある
スペーサ2を介して、プリント基板(図示せず)にはん
だ付け等により実装されるようになっている。
【0017】各半導体モジュール1a〜1dは、ポリイ
ミド等により形成された可とう性の樹脂層(ベースフィ
ルム)3aにCu(銅)箔等により導体パターン(導体
部)3bを形成してなるフレキシブルプリント基板(以
下、単に基板という)3と、この基板3に実装された半
導体チップ(半導体素子)4とを備えており、TCP
(テープキャリアパッケージ)をなしている。
【0018】図1において、基板3は、上側の樹脂層3
aと下側の導体パターン3bとの2層構造として示され
ている。また、半導体チップ4は、その電極部(図示せ
ず)が導体パターン3bに対して熱圧着やはんだ付け等
を用いて接合されており、半導体チップ4と導体パター
ン3bとは電気的に接続されている。ここで、導体パタ
ーン3bは、チップ接続リード及びアウタリード等より
なる。
【0019】枠状のスペーサ2は、隣接する各半導体モ
ジュール1a〜1d間において、基板3のうち半導体チ
ップ4が搭載されている領域の周辺部に配置され、各半
導体モジュール1a〜1dの間には、基板3およびスペ
ーサ2により囲まれた空間5が形成されている。
【0020】このスペーサ2は、樹脂等よりなるもの
で、各スペーサ2と各基板3とは、熱圧着やはんだ付け
等により接合されている。また、各スペーサ2には、ス
ルーホールや導体等よりなる図示しない配線部が設けら
れており、各基板3は、介在するスペーサ2の配線部を
介して相互に電気的に接続され、基板3間の信号のやり
取り等が可能となっている。
【0021】ここで、各々の半導体モジュール1a〜1
dにおける基板3には、その厚み方向に貫通する開口部
3cがエッチングやプレス加工等により形成されてお
り、これら開口部3cを介して各空間5は、互いに連通
するとともに外部と連通している。また、各スペーサ2
には、枠の一部を除去することにより空間5と外部とを
連通する切欠き部2aが形成されている。なお、これら
開口部3c及び切欠き部2aの形状は限定されるもので
はない。
【0022】そして、これら開口部3c及び切欠き部2
aを介して外部からの空気(冷媒)が上記空間5内へ流
通できるようになっている。本実施形態では、図1中の
上下がそのまま天地方向となっているため、空気の自然
対流により、空気は、下層側の空間5から開口部3cを
通って上層側の空間5へ流れ、最上層の開口部3cから
外部へ抜ける。
【0023】図1においては、上記空気の流れを増進さ
せるために、半導体モジュール1a〜1dの下層側から
上層側に行くに連れて、開口部3cの開口面積が大きく
なっている。
【0024】かかる積層型マルチチップパッケージ(積
層体)は、開口部3cが形成された基板3に半導体チッ
プ4を搭載することによって各半導体モジュール1a〜
1dを形成し、各半導体モジュール1a〜1dを、スペ
ーサ2を介して積層することにより形成することができ
る。
【0025】そして、本実施形態によれば、各基板3に
開口部3cを形成することにより、この開口部3cを介
して外部からの空気(冷媒)が、自然対流により各半導
体モジュール1a〜1d間の空間5を下方から上方へ流
通し、再び外部へ抜ける。すると、この流通する空気に
よって各半導体モジュール1a〜1dが冷却される。
【0026】よって、本実施形態によれば、積層型マル
チチップパッケージにおいて、フィン等の放熱用の別体
の構成部品を設けることなく、適切に放熱可能な構成を
実現することができる。
【0027】さらに、本実施形態によれば、スペーサ2
に、空間5と外部とを連通する切欠き部2aが形成され
ている。それによれば、積層型マルチチップパッケージ
において最下層の基板3に形成された開口部3cからだ
けでなく、この切欠き部2aからも、空気が空間5内へ
導入される。そのため、空気の流通をより促進すること
ができ、好ましい。
【0028】ここで、上記の作用効果を鑑みて、開口部
3cは、全ての半導体モジュール1a〜1dに形成され
る必要があるが、切欠き部2aは、少なくとも1つのス
ペーサ2に形成されるか、または形成されていなくても
良い。
【0029】そして、本実施形態のように、空気の自然
対流を利用する場合には、切欠き部2aを形成するにあ
たっては、少なくとも最下層以外のスペーサ2に切欠き
部2aを形成することが好ましい。
【0030】これは、もし、スペーサ2に切欠き部2a
が形成されず、基板3の開口部3cからのみ空気を導入
すると、積層体の下部からのみ空気が導入される形とな
る。その場合、上部に積層されたチップ4には下部のチ
ップ4によって加熱された空気しか供給されないために
冷却効果に大きな差異が生じる。しかし、少なくとも最
下層以外のスペーサ2に切欠き部2aを形成すれば、上
部のチップ4にたいしても十分な冷却効果を与えること
が可能となる。
【0031】また、本実施形態では、半導体モジュール
1a〜1dの積層方向の下層側から上層側に行くに連れ
て、開口部3cの開口面積が大きくなっているため、自
然対流によって空気が積層方向の下層側から上層側へ向
かって流れる場合に、空気の流通を増進させることがで
き、好ましい。
【0032】また、このように空気の流れを増進させる
ことにより、積層体上部においてもスペーサ2の切欠き
部2aからの空気の吸入を十分に進めることができる。
それによって、積層体下部の発熱によって空気の温度が
上昇したために発生する積層体上部での放熱効率の低下
を、効果的に抑制することができる。
【0033】なお、このように開口部3cの開口面積を
積層方向の下層側から上層側へ向かって大きくしていく
ことは、図1のように、1個の開口部3cの開口面積を
大きくすることで実現しても良いが、開口面積を大きく
した場合に基板3の機械的強度を維持することが必要と
なってくるため、開口部3cの数を多くしていくことで
実現しても良い。
【0034】図2は、上記のように開口部3cの開口面
積を大きくしていく構成の他の具体例を示す平面図であ
る。図2には、各々の半導体モジュール1a〜1dの平
面構成が示されており、また、各半導体モジュール1a
〜1dの下側に位置するスペーサ2及びスペーサ2に形
成された切欠き部2aも破線にて示してある。
【0035】なお、図2において、各半導体モジュール
1a〜1dにおいて開口部3c以外の部位には、識別の
ためにハッチングを施してあるが断面を示すものではな
い。また、実際には、図中に示される平面的な位置関係
を維持したまま半導体モジュール1a〜1dを積層した
ものが、積層型マルチチップパッケージとして形成され
る。
【0036】図2に示す具体例では、1層目1aから3
層目1cに行くに連れて開口部3cの大きさを下層側に
比べて大きくすることにより開口面積を大きくしてい
き、4層目の半導体モジュール1dでは、3層目の半導
体モジュール1cに比べて開口部3cの数を増やすこと
により開口面積を大きくしている。この例においても、
上記した空気の流通の増進を実現できる。
【0037】また、図2において、スペーサ2の切欠き
部2aは、下層側から上層側に向かって矩形枠状のスペ
ーサ2の異なる辺に(例えば反時計回り)に形成され、
切欠き部2aの配置を積層体の高さによって変化させて
いる。ここで、図1に示す積層型マルチチップパッケー
ジにおいても、このような反時計回りの切欠き部2aの
配置となっている。なお、各スペーサ2において、切欠
き部2aは複数個設けられていても良い。
【0038】そして、図2に示すように切欠き部2aの
配置を、積層体の高さによって変化させることにより、
積層体内部の空気の流れに回転力を与えることができ
る。そのため、積層体内部の空気が撹拌され、空気が単
純に自然対流によって上昇する場合よりも効果的に冷却
を行うことができる。
【0039】また、この空気の回転力を与える別の方法
としては、図3に示す例のように、開口部3cの配置
を、各基板3の間で意図的に偏らせることで実現するこ
ともできる。図3に示す具体例では、スペーサ2の切欠
き部2aの配置は各スペーサ2間で同一であるが、各基
板3の開口部3cの位置が偏っていることにより、空気
が積層体内部を上昇する際の力を利用して空気の撹拌が
なされる。なお、図3においても、切欠き部2aの配置
を積層体の高さによって変化させてもよい。
【0040】ここで、基板3の開口部3cの詳細構成に
ついて述べておく。上述したように、開口部3cは、エ
ッチングやプレス加工等により基板3に穴空けすること
により形成される。そのため、導体パターン3bは開口
部3cを迂回するように形成するが、図4に示す様に、
導体パターン3bを、開口部3cに残すこともできる。
【0041】図4においては、基板3の樹脂層3aに開
口部3cが形成され、この開口部3cを跨ぐように導体
パターン(図中、ハッチングにて図示)3bの橋が架け
られた状態となっている。そのため、開口部3cは、導
体パターン3bの存在によって、網目状または細いスリ
ット形状となっている。
【0042】このような開口部3cは、予めパンチによ
るプレスやエッチング等で開口部3cを形成した樹脂層
3aに対して、銅箔等により導体層を貼り付け、該導体
層をエッチング等で所望の形状にパターニングすること
により導体パターン3bを形成することができる。その
ため、通常のTCP用フレキシブル基板の形成工程を利
用して付加工程無しに形成でき、製造コストはほとんど
上昇しない。
【0043】ここで、図4において、開口部3cに位置
する導体パターン3bが、半導体チップ4と電気的に接
続されていないダミーパターン(例えば、チップ4の放
熱用として用いられるもの)であっても良いが、導体パ
ターン3bが半導体チップ4と電気的に接続された配線
である場合には、この配線の自己発熱も半導体チップ4
の熱と同時に効果的に放熱させることができる。
【0044】(他の実施形態)なお、本発明の基板とし
ては、フレキシブル基板に限定されるものではなく、そ
れ以外にもプリント基板、セラミック基板等でも良い。
また、冷媒としては、空気以外の気体または液体でも良
い。
【0045】また、上記実施形態では、冷媒としての空
気は、自然対流によって下側から上側に向かって流れる
ものとしているが、例えば、強制的にファン等を用いて
送風する等の方法を施すことにより、積層体の上部の開
口部から空気等の冷媒を導入するようにしても良い。
【図面の簡単な説明】
【図1】本発明の実施形態に係る積層型マルチチップパ
ッケージの概略断面図である。
【図2】上記実施形態における開口部構成の他の具体例
を示す概略平面図である。
【図3】上記実施形態における開口部構成のもう一つの
他の具体例を示す概略平面図である。
【図4】開口部の拡大構成図である。
【符号の説明】
1a〜1d…半導体モジュール、2…スペーサ、2a…
切欠き部、3…フレキシブルプリント基板、3b…導体
パターン、3c…開口部、4…半導体チップ、5…空
間。

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 導体部(3b)を有する基板(3)とこ
    の基板に実装された半導体素子(4)とよりなる複数個
    の半導体モジュール(1a〜1d)が、それぞれ枠状の
    スペーサ(2)を介して積層されており、 隣接する前記半導体モジュールの間に、前記基板および
    前記スペーサにより囲まれた空間(5)が形成されてい
    る積層型マルチチップパッケージにおいて、 各々の前記半導体モジュールにおける前記基板には、厚
    み方向に貫通する開口部(3c)が形成されており、こ
    の開口部を介して外部からの冷媒が前記空間内へ流通で
    きるようになっていることを特徴とする積層型マルチチ
    ップパッケージ。
  2. 【請求項2】 前記スペーサ(2)には、前記空間
    (5)と外部とを連通する切欠き部(2a)が形成され
    ていることを特徴とする請求項1に記載の積層型マルチ
    チップパッケージ。
  3. 【請求項3】 前記半導体モジュール(1a〜1d)の
    積層方向の下層側から上層側に行くに連れて、前記開口
    部(3c)の開口面積が大きくなっていることを特徴と
    する請求項1または2に記載の積層型マルチチップパッ
    ケージ。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100656587B1 (ko) 2005-08-08 2006-12-13 삼성전자주식회사 금속 포스트를 매개로 연결된 적층 기판을 이용한 적층패키지
KR100874910B1 (ko) 2006-10-30 2008-12-19 삼성전자주식회사 수직형 열방출 통로를 갖는 적층형 반도체 패키지 및 그제조방법
KR101078737B1 (ko) 2009-08-10 2011-11-02 주식회사 하이닉스반도체 적층 반도체 패키지
KR101096446B1 (ko) 2008-03-07 2011-12-20 주식회사 하이닉스반도체 스택 패키지
KR101918261B1 (ko) * 2011-11-28 2018-11-14 삼성전자주식회사 모바일 장치용 반도체 패키지
US10512182B2 (en) 2017-02-22 2019-12-17 Toshiba Memory Corporation Electronic apparatus
US11751347B2 (en) 2017-02-22 2023-09-05 Kioxia Corporation Electronic apparatus

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100656587B1 (ko) 2005-08-08 2006-12-13 삼성전자주식회사 금속 포스트를 매개로 연결된 적층 기판을 이용한 적층패키지
KR100874910B1 (ko) 2006-10-30 2008-12-19 삼성전자주식회사 수직형 열방출 통로를 갖는 적층형 반도체 패키지 및 그제조방법
KR101096446B1 (ko) 2008-03-07 2011-12-20 주식회사 하이닉스반도체 스택 패키지
KR101078737B1 (ko) 2009-08-10 2011-11-02 주식회사 하이닉스반도체 적층 반도체 패키지
US8253256B2 (en) 2009-08-10 2012-08-28 Hynix Semiconductor Inc. Stacked semiconductor package
KR101918261B1 (ko) * 2011-11-28 2018-11-14 삼성전자주식회사 모바일 장치용 반도체 패키지
US10512182B2 (en) 2017-02-22 2019-12-17 Toshiba Memory Corporation Electronic apparatus
US10905021B2 (en) 2017-02-22 2021-01-26 Toshiba Memory Corporation Electronic apparatus
US11357123B2 (en) 2017-02-22 2022-06-07 Kioxia Corporation Electronic apparatus
US11751347B2 (en) 2017-02-22 2023-09-05 Kioxia Corporation Electronic apparatus

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