KR20110091189A - 적층 반도체 패키지 - Google Patents

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KR20110091189A
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Abstract

적층 반도체 패키지가 개시되어 있다. 개시된 적층 반도체 패키지는, 메인 접속패드를 갖는 메인 기판, 상기 메인 기판 상에 부착되며 상기 메인 접속패드와 연결되는 본딩패드를 갖는 반도체 칩, 상기 반도체 칩 상에 부착되며 상기 반도체 칩과 대향하는 일면에 상기 메인 접속패드와 연결되는 서브 접속패드와 상기 서브 접속패드와 이격되는 서브 볼랜드 패턴 및 상기 서브 접속패드와 상기 서브 볼랜드 패턴을 연결하는 회로배선을 갖는 서브기판을 각각 포함하는 제 1, 제 2 반도체 패키지와, 상기 제 1 반도체 패키지의 상기 서브 볼랜드 패턴과 상기 제 2 반도체 패키지의 상기 서브 볼랜드 패턴을 전기적으로 연결하는 연결부재를 포함하는 것을 특징으로 한다.

Description

적층 반도체 패키지{STACKED SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키징 기술에 관한 것으로, 보다 상세하게는 적층 반도체 패키지에 관한 것이다.
반도체 패키지는 다기능화, 고용량화 및 소형화를 위해 끊임없이 개발되고 발전을 지속해오고 있다. 이를 위해 SIP(System In Package) 형태, POP(Package On Package) 형태 및 MCP(Multi-Chip Package) 형태와 같이 구조가 복잡하고, 소형화되면서도 다기능 수행 및 고용량화가 가능한 반도체 패키지가 소개되고 있다.
SIP 형태의 반도체 패키지는 기존에 존재하던 여러 개의 패키지를 하나의 패키지 안으로 통합하여 전자장치의 크기를 획기적으로 줄일 수 있는 패키지이다.
이러한 SIP 형태의 반도체 패키지 실현은 크게 두 가지 측면에서 진행되고 있다. 하나는 한 개의 반도체 패키지 내부에 여러 개의 반도체 칩을 적층하여 MCP 형태의 반도체 패키지를 만드는 것이다. 그리고 SIP 실현을 위한 다른 하나의 방법은, 개별적으로 조립(packaging) 및 전기적 검사(electrical test)가 완료된 패키지를 수직 방향으로 적층(stack)하여 POP 형태의 반도체 패키지로 만드는 것이다.
도 1은 종래의 POP 형태의 적층 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 종래의 적층 반도체 패키지는, 하부 패키지(10), 상부 패키지(20) 및 도전볼(62)을 포함한다.
구체적으로, 하부 패키지(10)는 하부 기판(11) 및 제 1 반도체 칩(19)을 포함한다. 하부 기판(11)의 상,하부면에는 볼랜드 패턴(13) 및 이를 노출하는 솔더레지스트층(15)이 형성되어 있다. 하부 기판(11)의 상부면에 형성된 볼랜드 패턴(13)에는 도전볼(62)이 연결된다. 하부 기판(11)의 상부면 중앙부에는 접착층(17)을 개재하여 제 1 반도체 칩(19)이 형성되어 있다. 제 1 반도체 칩(19)과 하부 기판(11)은 본딩 와이어(21)에 의하여 연결된다. 즉, 제 1 반도체 칩(19)은 본딩 와이어(21) 및 하부 기판(11) 내에 형성된 배선층(미도시)에 의하여 하부 기판(11)의 볼랜드 패턴(13)과 연결된다. 그리고, 제 1 반도체 칩(19) 및 본딩 와이어(21)는 수지로 이루어진 하부 몰드부(23)로 밀봉된다.
상부 패키지(30)는 상부 기판(31) 및 제 2 반도체 칩(41)을 포함한다. 상부 기판(31)의 상,하부면에는 접속 패드(37), 볼랜드 패턴(33), 접속패드(37)와 볼랜드 패턴(33)을 노출하는 솔더레지스트층(35)이 형성되어 있다. 상부 기판(31)의 하부면에 형성된 볼랜드 패턴(33)에는 도전볼(62)이 연결된다. 상부 기판(31)의 상부면 중앙부에는 접착층(39)을 개재하여 제 2 반도체 칩(41)이 형성되어 있다. 제 2 반도체 칩(41)와 상부 기판(31)의 접속패드(37)는 본딩 와이어(47)에 의하여 연결된다. 그리고, 제 2 반도체 칩(41) 및 본딩 와이어(47)는 수지로 이루어진 상부 몰드부(49)로 밀봉된다.
최근, 고밀도화가 진행되면서 반도체 칩을 1 스택에서 2 스택 이상으로 멀티 스택(multi-stack)한 구조의 반도체 패키지가 요구되고 있다. 하부 패키지(10)의 하부 기판(11) 상부면에 적층되는 반도체 칩의 개수가 증가하면 하부 몰드부(23)의 높이가 높아지게 되므로 적층 결합 높이(H)를 증가시켜야 한다.
그러나, 적층 결합 높이(H)가 높아지면 보다 큰 피치(pitch)의 도전볼(62)을 사용해야 하므로, 미세 피치 도전볼을 구현하는 것이 어려워진다. 특히, 도전볼(62)의 피치가 증가하면 인접 도전볼(62)들이 서로 붙어버리는 브릿지(bridge) 현상이 발생되는 불량이 유발된다.
본 발명은 종래 기술의 문제점을 해결하기 위하여 안출한 것으로, 반도체 패키지에 포함된 반도체 칩의 적층 개수가 증가되더라도 반도체 패키지들을 연결하는 도전볼의 피치가 변화되지 않는 적층 반도체 패키지를 제공하는데, 그 목적이 있다.
본 발명의 일 견지에 따른 적층 반도체 패키지는, 메인 접속패드를 갖는 메인 기판, 상기 메인 기판 상에 부착되며 상기 메인 접속패드와 연결되는 본딩패드를 갖는 반도체 칩, 상기 반도체 칩 상에 부착되며 상기 반도체 칩과 대향하는 일면에 상기 메인 접속패드와 연결되는 서브 접속패드와 상기 서브 접속패드와 이격되는 서브 볼랜드 패턴 및 상기 서브 접속패드와 상기 서브 볼랜드 패턴을 연결하는 회로배선을 갖는 서브기판을 각각 포함하는 제 1, 제 2 반도체 패키지와, 상기 제 1 반도체 패키지의 상기 서브 볼랜드 패턴과 상기 제 2 반도체 패키지의 상기 서브 볼랜드 패턴을 전기적으로 연결하는 연결부재를 포함하는 것을 특징으로 한다.
상기 서브 접속패드와 상기 반도체 칩을 포함한 상기 메인 기판의 상부를 밀봉하고 상기 서브 볼랜드 패턴을 노출하는 봉지부를 더 포함하는 것을 특징으로 한다.
상기 메인 접속패드와 상기 본딩패드를 연결하는 제 1 본딩 와이어와, 상기 메인 접속패드와 상기 서브접속패드를 연결하는 제 2 본딩 와이어를 포함하는 것을 특징으로 한다.
상기 메인 기판과 상기 반도체 칩을 부착하는 제 1 접착부재와, 상기 반도체 칩과 상기 서브 기판을 부착하는 제 2 접착부재를 포함하는 것을 특징으로 한다.
상기 연결부재는 솔더볼, 금속 범프 중 어느 하나로 형성하는 것을 특징으로 한다.
상기 연결부재는 이방성 도전필름으로 형성하는 것을 특징으로 한다.
상기 반도체 칩 일측 상기 메인 기판 상에 실장되는 추가 반도체 칩을 더 포함하는 것을 특징으로 한다.
상기 추가 반도체 칩은 능동소자 칩 또는 수동소자 칩을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 반도체 패키지에 포함된 반도체 칩의 적층 개수에 관계없이 반도체 패키지들을 연결하는 도전볼의 피치를 일정하게 유지할 수 있으므로, 미세 피치의 도전볼 구현이 가능하고 인접 도전볼들이 서로 붙어버리는 불량이 방지되는 효과가 있다.
도 1은 종래의 POP 형태의 적층 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
도 3은 본 발명의 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 2는 본 발명의 일 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
도 2를 참조하면, 본 발명의 실시예에 의한 적층 반도체 패키지는, 제 1, 제 2 반도체 패키지(100, 200) 및 제 1 연결부재(300)를 포함한다.
제 1 반도체 패키지(100)는 제 1 메인 기판(110), 제 1, 제 2 반도체 칩(120, 130) 및 제 1 서브 기판(140)을 포함한다. 그 외에, 제 1, 제 2 봉지부(150, 160) 및 외부접속단자(170)를 포함한다.
제 1 메인 기판(110)은 상면(110A), 상면(110A)과 대향하는 하면(110B)을 갖는다. 제 1 메인 기판(110)의 중심부에는 상면(110A)에서 하면(110B)을 관통하는 개구(opening, 114)가 형성되고, 제 1 메인 기판(110)의 상면(110A)에는 제 1 메인 접속패드(111)가 형성되고, 하면(110B)에는 제 2 메인 접속패드(112) 및 메인 볼랜드 패턴(113)이 형성된다.
제 1 메인 접속패드(111)는 상면(110A) 가장자리에 배치되고, 제 2 메인 접속패드(112)는 개구(114)와 인접한 하면(110B)에 배치되고, 메인 볼랜드 패턴(113)은 하면(111B)에 제 2 메인 접속패드(112)와 이격되게 배치된다. 메인 볼랜드 패턴(113)에는 솔더볼과 같은 외부접속단자(170)가 부착된다.
제 1 반도체 칩(120)은 제 1 메인 접속패드(111) 안쪽 제 1 메인 기판(110)의 상면(110A)에 접착부재(181)를 매개로 부착된다.
제 1 반도체 칩(120)은 제 1 메인 기판(110)과 대향하는 제1면(120A) 및 제 1 메인 기판(110)과 대응하는 제2면(120B)을 갖는다. 제 1 메인 기판(110)의 개구(114)를 통해 노출되는 제2면(120B) 중심부에는 제 1 본딩패드(121)가 형성된다. 제 1 본딩패드(121)는 제 2 연결부재(191)를 매개로 제 2 메인 접속패드(112)와 연결된다. 제 2 연결부재(191)는 본딩 와이어를 포함할 수 있다.
그리고, 개구(114)를 통해 노출된 제 1 반도체 칩(120)의 제2면(120B), 제 2 메인 접속패드(112) 및 제 2 연결부재(191)를 포함한 제 1 메인 기판(110)의 하면(110B) 중심부는 제 2 봉지부(160)에 의해 밀봉된다.
제 2 반도체 칩(130)은 제 1 반도체 칩(120)의 제1면(120A)에 접착부재(182)를 매개로 부착된다. 제 2 반도체 칩(130)은 제 1 반도체 칩(120)과 대향하는 일면(130A) 및 제 1 반도체 칩(120)과 대응하는 타면(130B)을 갖는다. 제 2 반도체 칩(130)의 타면(130B)은 접착부재(182)를 매개로 제 1 반도체 칩(120)에 부착되고, 일면(130A)에는 제 2 본딩패드(131)가 형성된다. 제 2 본딩패드(131)는 제 2 반도체 칩(130)의 일면(130A) 가장자리에 배치된다. 제 2 본딩패드(131)는 제 3 연결부재(192)를 매개로 제 1 메인 기판(110)의 제 1 메인 접속패드(111)와 연결된다. 제 3 연결부재(192)는 본딩 와이어를 포함할 수 있다.
제 2 본딩패드(131) 안쪽 제 2 반도체 칩(130)의 일면(130A)에는 접착부재(183)를 매개로 제 1 서브 기판(140)이 부착된다.
제 1 서브 기판(140)은 제 2 반도체 칩(130)과 대향하는 상면(140A) 및 제 2 반도체 칩(130)과 대응하는 하면(140B)을 갖는다. 제 1 서브 기판(140)의 하면(140B)은 접착부재(183)를 매개로 제 2 반도체 칩(130)에 부착되고, 상면(140A)에는 제 1 서브 접속패드(141)와 제 1 서브 볼랜드 패턴(143) 및 제 1 회로배선(미도시)이 형성된다.
제 1 서브 접속패드(141)는 제 1 서브기판(140)의 상면(140A) 가장자리에 배치되고, 제 1 서브 볼랜드 패턴(142)은 제 1 서브기판(140)의 상면(140A)에 제 1 서브 접속패드(141)와 이격되도록 배치된다. 제 1 회로배선은 제 1 서브 접속패드(141)와 제 1 서브 볼랜드 패턴(142)을 연결한다. 제 1 서브 접속 패드(141)는 제 4 연결부재(193)를 매개로 제 2 반도체 칩(130)의 제 2 본딩패드(131)와 연결된다.
따라서, 제 1 서브 볼랜드 패턴(142)은 제 1 회로배선, 제 1 서브 접속패드(141), 제 4 연결부재(193), 제 2 본딩패드(131), 제 3 연결부재(192)를 통하여 제 1 메인 기판(110)의 제 1 메인 접속패드(110)와 연결된다.
그리고, 제 1 봉지부(150)는 제 1, 제 2 반도체 칩(120, 130), 제 1 서브 접속패드(141)를 포함한 메인 기판(110)의 상면(110A)을 밀봉하고 제 1 서브기판(140)의 상면(140A)에 형성된 제 1 서브 볼랜드 패턴(142)을 노출하도록 형성된다.
제 2 반도체 패키지(200)는 제 2 메인 기판(210), 제 3 반도체 칩(220) 및 제 2 서브 기판(230)을 포함한다. 그 외에, 제 3 봉지부(240)를 포함한다.
제 2 메인 기판(210)은 상면(210A), 상면(210A)과 대향하는 하면(210B)을 갖는다. 제 2 메인 기판(210)의 상면(210A)에는 제 2 메인 접속패드(211)가 형성된다. 제 2 메인 접속패드(211)는 제 2 메인 기판(210)의 상면(210A) 가장자리에 배치된다.
제 3 반도체 칩(220)은 제 2 메인 접속패드(211) 안쪽 제 2 메인 기판(210) 상면(210A)에 접착부재(251)를 매개로 부착된다. 제 3 반도체 칩(220)은 제 2 메인 기판(210)과 대향하는 일면(220A) 및 제 2 메인 기판(210)과 대응하는 타면(220B)을 갖는다. 제 3 반도체 칩(220)의 일면(220A)에는 제 3 본딩패드(221)가 형성된다. 제 3 본딩패드(221)는 제 3 반도체 칩(220)의 일면(220A) 가장자리에 배치되며, 제 5 연결부재(261)를 매개로 제 2 메인 기판(210)의 제 2 메인 접속패드(211)와 연결된다. 제 5 연결부재(261)는 본딩 와이어를 포함할 수 있다.
제 2 서브 기판(230)은 제 3 본딩패드(221) 안쪽 제 3 반도체 칩(220) 일면(220A)에 접착부재(252)를 매개로 부착된다. 제 2 서브 기판(230)은 제 3 반도체 칩(220)과 대향하는 상면(230A) 및 제 3 반도체 칩(220)과 대응하는 하면(230B)을 갖는다. 제 2 서브 기판(230)의 하면(230B)은 접착부재(252)를 매개로 제 3 반도체 칩(220)에 부착되고, 상면(230A)에는 제 2 서브 접속패드(231)와 제 2 서브 볼랜드 패턴(232) 및 제 2 회로배선(미도시)이 형성된다.
제 2 서브 접속패드(231)는 제 2 서브 기판(230)의 상면(230A) 가장자리에 배치되고, 제 2 서브 볼랜드 패턴(232)은 제 2 서브 기판(230)의 상면(230A)에 제 1 반도체 패키지(100)의 제 1 서브 볼랜드 패턴(142)과 대응하도록 형성된다. 제 2 회로배선은 제 2 서브 접속패드(231)와 제 2 서브 볼랜드 패턴(232)을 연결한다. 제 2 서브 볼랜드 패턴(232)은 제 6 연결부재(262)를 매개로 제 3 반도체 칩(220)의 제 3 본딩패드(221)와 연결된다. 따라서, 제 2 서브 볼랜드 패턴(232)은 제 3 본딩 패드(221) 및 제 5 연결부재(261)을 통하여 제 2 메인 기판(210)의 제 2 메인 접속패드(211)와 전기적으로 연결된다.
그리고, 제 3 봉지부(240)는 제 2 서브 접속패드(231) 및 제 3 반도체 칩(220)을 포함한 제 2 메인 기판(210)의 상면(210A)을 밀봉하고 제 2 서브 볼랜드 패턴(232)을 노출하도록 형성된다.
제 1 연결부재(300)는 제 1 반도체 패키지(100)의 제 1 서브 볼랜드 패턴(142)과 제 2 반도체 패키지(200)의 제 2 서브 볼랜드 패턴(232) 사이에 형성되어, 제 1 서브 볼랜드 패턴(142)과 제 2 서브 볼랜드 패턴(232)을 물리적 및 전기적으로 연결한다.
본 실시예에서, 제 1 연결부재(300)는 솔더볼(sholder ball), 도전성 범프(conductive bump)로 형성된다. 이와 다르게, 제 1 연결부재(300)는 이방성 도전 필름(ACF)으로 형성될 수도 있다.
도 3은 본 발명의 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
본 발명의 다른 실시예에 의한 적층 반도체 패키지는, 앞서 도 2를 설명된 일 실시예에 의한 반도체 패키지에서 제 4, 제 5 반도체 칩(400, 500)이 추가된 형태를 갖는다. 따라서, 본 발명의 다른 실시예에 의한 적층 반도체 패키지는 제 4, 제 5 반도체 칩(400, 500)을 제외하면 일 실시예에 의한 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 도면부호를 부여하기로 한다.
도 3을 참조하면, 본 발명의 다른 실시예에 의한 적층 반도체 패키지는, 제 1, 제 2 반도체 패키지(100, 200) 및 제 1 연결부재(300)를 포함한다.
제 1 반도체 패키지(100)는 제 1 메인 기판(110), 제 1, 제 2 반도체 칩(120, 130), 제 1 서브 기판(140) 및 제 4 반도체 칩(400)을 포함한다. 그 외에, 제 1, 제 2 봉지부(150, 160) 및 외부접속단자(170)를 포함한다.
제 4 반도체 칩(400)은 제 1 반도체 칩(120) 일측 제 1 메인 기판(110) 상면(110A)에 실장된다.
제 4 반도체 칩(400)은 농동소자 칩 또는 수동소자 칩으로 형성할 수 있다.
제 2 반도체 패키지(200)는 제 2 메인 기판(210), 제 3 반도체 칩(220), 제 2 서브 기판(230) 및 제 5 반도체 칩(500)을 포함한다. 그 외에, 제 3 봉지부(240)를 포함한다.
제 5 반도체 칩(500)은 제 3 반도체 칩(220) 일측 제 2 메인 기판(210) 상면(210A)에 실장된다.
제 5 반도체 칩(500)은 농동소자 칩 또는 수동소자 칩으로 형성할 수 있다.
이상에서 상세하게 설명한 바에 의하면, 반도체 패키지에 포함된 반도체 칩의 적층 개수에 관계없이 반도체 패키지들을 연결하는 도전볼의 피치를 일정하게 유지할 수 있으므로, 미세 피치의 도전볼 구현이 가능해지고, 인접 도전볼이 서로 붙어버리는 불량이 방지되는 효과가 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
예컨데, 전술한 실시예에서는 제 1 반도체 패키지(100)가 2개의 반도체 칩을 포함하고, 제 2 반도체 패키지(200)가 하나의 반도체 칩을 포함하는 경우를 언급하였으나, 본 발명은 이에 한정되지 않으면, 제 1, 제 2 반도체 패키지(100, 200)가 적어도 하나의 반도체 칩을 포함하는 모든 경우에 해당된다.
100, 200 : 제 1, 제 2 반도체 패키지
140, 230 : 제 1, 제 2 서브 기판
300 : 제 1 연결부재

Claims (8)

  1. 메인 접속패드를 갖는 메인 기판, 상기 메인 기판 상에 부착되며 상기 메인 접속패드와 연결되는 본딩패드를 갖는 반도체 칩, 상기 반도체 칩 상에 부착되며 상기 반도체 칩과 대향하는 일면에 상기 메인 접속패드와 연결되는 서브 접속패드와 상기 서브 접속패드와 이격되는 서브 볼랜드 패턴 및 상기 서브 접속패드와 상기 서브 볼랜드 패턴을 연결하는 회로배선을 갖는 서브기판을 각각 포함하는 제 1, 제 2 반도체 패키지;및
    상기 제 1 반도체 패키지의 상기 서브 볼랜드 패턴과 상기 제 2 반도체 패키지의 상기 서브 볼랜드 패턴을 전기적으로 연결하는 연결부재;
    를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  2. 제 1항에 있어서,
    상기 서브 접속패드와 상기 반도체 칩을 포함한 상기 메인 기판의 상부를 밀봉하고 상기 서브 볼랜드 패턴을 노출하는 봉지부를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  3. 제 1항에 있어서,
    상기 메인 접속패드와 상기 본딩패드를 연결하는 제 1 본딩 와이어;및
    상기 메인 접속패드와 상기 서브접속패드를 연결하는 제 2 본딩 와이어;
    를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  4. 제 1항에 있어서,
    상기 메인 기판과 상기 반도체 칩을 부착하는 제 1 접착부재;및
    상기 반도체 칩과 상기 서브 기판을 부착하는 제 2 접착부재;
    를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  5. 제 1항에 있어서,
    상기 연결부재는 솔더볼, 금속 범프 중 어느 하나로 형성하는 것을 특징으로 하는 적층 반도체 패키지.
  6. 제 1항에 있어서,
    상기 연결부재는 이방성 도전필름으로 형성하는 것을 특징으로 하는 적층 반도체 패키지.
  7. 제 1항에 있어서,
    상기 반도체 칩 일측 상기 메인 기판 상에 실장되는 추가 반도체 칩을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  8. 제 7항에 있어서,
    상기 추가 반도체 칩은 능동소자 칩 또는 수동소자 칩을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
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