KR20110091186A - 반도체 칩 및 이를 갖는 적층 반도체 패키지 - Google Patents

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KR20110091186A
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Abstract

반도체 칩 및 이를 갖는 적층 반도체 패키지가 개시되어 있다. 개시된 반도체 칩은, 제1면, 상기 제1면과 대향하는 제2면 및 회로부를 갖는 반도체 칩 몸체 및 관통 전극을 포함하며, 상기 관통 전극은 상기 제1면 및 상기 제2면을 관통하는 관통부와, 상기 제1면에 상기 관통부와 연결되도록 형성되며 상기 반도체 칩 몸체와 대향하는 상면, 상기 반도체 몸체와 대응하는 하면, 상기 하면 및 상기 상면을 연결하는 측면을 가지며 상기 상면에 상기 관통부와 대응하는 위치에서부터 상기 측면으로 연장되어 가장자리 부분이 상기 측면에서 개방되는 요홈이 형성된 접속부와, 상기 관통부와 연결되며 상기 반도체 칩 몸체의 상기 제2면으로 돌출되도록 형성된 돌출부를 포함하는 것을 특징으로 한다.

Description

반도체 칩 및 이를 갖는 적층 반도체 패키지{SEMICONDUCTOR CHIP AND STACKED SEMICONDUCTOR PACKAGE HAVING THE SAME}
본 발명은 반도체 패키징 기술에 관한 것으로, 보다 상세하게는 반도체 칩 및 이를 갖는 적층 반도체 패키지에 관한 것이다.
반도체 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화, 고용량화 및 실장 효율성을 만족시킬 수 있는 적층 반도체 패키지(stacked semiconductor package)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "적층"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.
적층 반도체 패키지 중 관통 전극을 이용한 적층 반도체 패키지는 반도체 칩에 관통 전극을 형성하고, 반도체 칩들이 관통 전극을 통해 전기적으로 연결되도록 적층된 구조를 갖는다.
관통 전극을 이용한 적층 반도체 패키지는, 전기적인 연결이 관통 전극을 통하여 이루어짐으로써 반도체 모듈의 동작 속도를 향상시킬 수 있고 소형화가 가능한 장점을 갖는다.
이러한 관통 전극을 이용한 적층 반도체 패키지에서 적층되는 반도체 칩들간 접합 신뢰성 및 얼라인 정확도(align accuracy)가 중요한 이슈(issue)로 부각되고 있다.
본 발명은, 적층되는 반도체 칩들간 접합 신뢰성 및 얼라인 정확도를 향상시키기에 적합한 구조의 반도체 칩 및 이를 갖는 적층 반도체 패키지를 제공하는데, 그 목적이 있다.
본 발명의 일 견지에 따른 반도체 칩은, 제1면, 상기 제1면과 대향하는 제2면 및 회로부를 갖는 반도체 칩 몸체 및 관통 전극을 포함하며, 상기 관통 전극은 상기 제1면 및 상기 제2면을 관통하는 관통부와, 상기 제1면에 상기 관통부와 연결되도록 형성되며 상기 반도체 칩 몸체와 대향하는 상면, 상기 반도체 몸체와 대응하는 하면, 상기 하면 및 상기 상면을 연결하는 측면을 가지며 상기 상면에 상기 관통부와 대응하는 위치에서부터 상기 측면으로 연장되어 가장자리 부분이 상기 측면에서 개방되는 요홈이 형성된 접속부와, 상기 관통부와 연결되며 상기 반도체 칩 몸체의 상기 제2면으로 돌출되도록 형성된 돌출부를 포함하는 것을 특징으로 한다.
상기 접속부는, 상기 요홈이 형성된 부분이 여타의 다른 부분에 비하여 얇은 두께로 형성되는 것을 특징으로 한다.
상기 요홈은, 상기 접속부의 일 측면으로 연장되어 가장자리 부분이 상기 접속부의 일 측면에서 개방되도록 형성되는 것을 특징으로 한다.
상기 요홈은, 상기 접속부의 상기 상면을 가로질러 가장자리 부분이 상기 접속부의 양 측면에서 개방되도록 형성된 것을 특징으로 한다.
상기 제1면에 형성되며 상기 관통부와 대응하는 부분을 포함하는 상기 반도체 칩 몸체의 일부분을 슬릿 형태로 노출하는 개구를 갖는 절연막을 더 포함하며, 상기 접속부는 상기 개구의 단축 방향으로 상기 개구를 가로지르며 상기 개구에 의한 표면 굴곡을 따라서 일정한 두께로 형성되고, 상기 접속부의 상기 상면에 형성되는 상기 요홈은 상기 개구의 단축 방향과 수직한 장축 방향을 따라서 연장되는 것을 특징으로 한다.
상기 접속부는, 상기 장축 방향으로 마주하는 상기 개구의 측면들과 이격되게 형성되는 것을 특징으로 한다.
상기 접속부는 상기 장축 방향으로 마주하는 상기 개구의 측면들 중 어느 하나를 덮고 나머지 다른 하나와는 이격되게 형성되는 것을 특징으로 한다.
상기 접속부는, 상기 제1면 상에 적어도 2개 이상 형성되고, 상기 접속부들의 상기 상면에 형성되는 요홈들은 적어도 2가지 이상의 방향으로 연장되는 것을 특징으로 한다.
본 발명의 다른 견지에 따른 적층 반도체 패키지는, (Ⅰ)제1면, 상기 제1면과 대향하는 제2면 및 회로부를 갖는 반도체 칩 몸체 및 관통 전극을 각각 포함하며 수직하게 적층되는 적어도 2개의 반도체 칩들과, 상기 반도체 칩들을 상호 부착하는 접착부재를 포함하는 반도체 칩 모듈, (Ⅱ)상기 반도체 칩 모듈이 실장되는 기판을 포함하며, 상기 관통 전극은 상기 제1면 및 상기 제2면을 관통하는 관통부와, 상기 제1면에 상기 관통부와 연결되도록 형성되며 상기 반도체 칩 몸체와 대향하는 상면, 상기 반도체 몸체와 대응하는 하면, 상기 하면 및 상기 상면을 연결하는 측면을 가지며 상기 상면에 상기 관통부와 대응하는 위치에서부터 상기 측면으로 연장되어 가장자리 부분이 상기 측면에서 개방되는 요홈이 형성된 접속부와, 상기 관통부와 연결되며 상기 반도체 칩 몸체의 상기 제2면으로 돌출되도록 형성된 돌출부를 포함하는 것을 특징으로 한다.
상기 적층되는 반도체 칩들 중 상부에 위치하는 반도체 칩의 관통부는 하부 반도체 칩의 상기 접속부에 형성된 상기 요홈에 삽입되는 것을 특징으로 한다.
본 발명에 따르면, 반도체 칩 적층시 하부 반도체 칩의 관통 전극의 접속부 상면에 형성된 요홈을 따라서 접착 부재가 외부로 배출되므로, 접착부재로 인한 상, 하 반도체 칩간 접합 불량이 방지되어 접합 신뢰성이 향상된다. 또한, 반도체 칩 적층시 접속부 상면에 형성된 요홈에 의해 반도체 칩들이 얼라인되므로 얼라인 정확도가 향상된다.
도 1은 본 발명의 제 1 실시예에 의한 반도체 칩 및 적층 반도체 패키지를 나타낸 단면이다.
도 2는 도 1에 도시된 접속부의 제 1 실시 형태를 설명하기 위한 도면이다.
도 3는 도 1에 도시된 접속부의 제 2 실시 형태를 설명하기 위한 도면이다.
도 4는 본 발명의 제 2 실시예에 의한 반도체 칩 및 적층 반도체 패키지를 나타낸 단면이다.
도 5는 도 4에 도시된 접속부의 일 실시 형태를 설명하기 위한 도면이다.
도 6은 도 4에 도시된 접속부의 다른 실시 형태를 설명하기 위한 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
제 1 실시예
도 1은 본 발명의 제 1 실시예에 의한 반도체 칩 및 적층 반도체 패키지를 나타낸 단면이다.
도 1을 참조하면, 본 발명의 제 1 실시예에 의한 적층 반도체 패키지(300)는 반도체 칩 모듈(100) 및 기판(200)을 포함한다.
반도체 칩 모듈(100)은 적어도 2개의 반도체 칩(90)들 및 접착부재(40)를 포함한다.
반도체 칩(90)은 반도체 칩 몸체(10), 관통 전극(20)을 포함한다.
반도체 칩 몸체(10)는 제1면(11), 제2면(12), 측면(13)들, 관통홀(through hole, 14) 및 회로부(15)를 포함한다.
제1면(11)은 제2면(12)과 대향하며, 측면(13)들은 제1면(11) 및 제2면(12)을 연결한다. 본 실시예에서, 반도체 칩 몸체(10)는, 예를 들어, 직육면체 형상을 가질 수 있다. 직육면체 형상을 갖는 반도체 칩 몸체(10)는 4개의 측면(13)을 갖는다.
반도체 칩 몸체(10)의 제1면(11)에는 보호막(11A)이 형성된다. 보호막(11A)은 산화막 및/또는 질화막일 수 있다. 이와 다르게, 보호막(11A)은 유기막일 수 있다.
본 실시예에서, 관통홀(14)은 반도체 칩 몸체(10)의 제2면(12) 및 제1면(11)을 관통하도록 형성된다. 관통홀(14)은 평면상에서 보았을 때, 원형 형상을 가질 수 있다. 이와 다르게, 관통홀(14)은 사각형, 다각형 등 다양한 형상을 가질 수 있다.
관통홀(14)에 의하여 형성된 반도체 칩 몸체(10)의 내측면에는 절연막(14A)이 배치된다. 절연막(14A)은 산화막 및/또는 질화막일 수 있다. 이와 다르게, 절연막(14A)은 유기막일 수 있다.
회로부(15)는 반도체 칩 몸체(10) 중앙부에 배치된다. 회로부(15)는, 예를 들어, 데이터를 저장 및 처리하기 위해 트랜지스터, 커패시터, 저항 등과 같은 소자를 포함한다.
관통 전극(20)은 접속부(21), 관통부(22) 및 돌출부(23)를 포함한다.
관통 전극(20)은 도금층일 수 있다. 관통 전극(20)으로 사용될 수 있는 물질의 예로서는 구리(Cu)를 들 수 있다.
접속부(21)는 반도체 칩 몸체(10)의 제1면(11)에 관통홀(14)과 오버랩되게 형성된다.
관통부(22)는 관통홀(14) 내부에 형성된다. 관통부(22)의 제1단부(22A)는 반도체 칩 몸체(10)의 제1면(11)에서 접속부(21)와 연결되고, 제1단부(22A)와 대향하는 제2단부(22B)는 반도체 칩 몸체(10)의 제2면(12)에서 돌출부(23)와 연결된다.
돌출부(23)는 관통부(22)와 연결되며 반도체 칩 몸체(10)의 제2면(12)으로 돌출되도록 형성된다. 돌출부(23)는 반도체 칩 적층시 다른 반도체 칩의 접속부(21) 상면(21A)에 형성된 요홈(21D)에 삽입된다.
도면으로 나타낸 실시예에서는, 관통홀(14)이 반도체 칩 몸체(10)의 제1면(11)을 관통하도록 구성되었지만, 관통홀(14)은 반도체 칩 몸체(10)의 제1면(11)을 관통하지 않고 접속부(21)와 전기적으로 연결되는 회로부(15)의 일부분, 예컨데 접속부(21)와 전기적으로 연결된 회로부(15)의 패드를 노출하는 블라인드 비아홀(blind via hole) 형태를 가질 수 있다. 이 경우, 관통홀(14) 내부에 형성되는 관통부(22)의 제1단부(22A)는 회로부(15)의 패드와 전기적으로 연결된다.
도 2는 도 1에 도시된 접속부의 제 1 실시 형태를 설명하기 위한 도면으로, 반도체 칩 상면을 도시한 평면도이다.
도 1 및 도 2를 참조하면, 제 1 실시 형태에 따른 접속부(21)는 상면(21A), 하면(21B), 측면(21C)들 및 요홈(21D)을 포함한다.
접속부(21)의 하면(21B)은 반도체 칩 몸체(10)와 대응하고, 상면(21A)은 반도체 칩 몸체(10)와 대향하며, 측면(21C)들은 하면(21B) 및 상면(21A)을 연결한다. 본 실시예에서, 접속부(21)는, 예를 들어 대략 직육면체 형상을 가질 수 있다. 직육면체 형상을 갖는 접속부(21)는 4개의 측면(21C)들을 갖는다.
요홈(21D)은 접속부(21)의 상면(21A)에 형성되며, 관통부(22)와 대응하는 위치에서부터 측면(21C)으로 연장되어 가장자리 부분이 접속부(21)의 측면(21C)에서 개방되도록 형성된다.
본 실시예에서, 요홈(21D)은 관통부(22)와 대응하는 위치에서부터 양 측면으로 연장되어 접속부(21)의 상면(21A)을 가로질러 가장자리 부분이 접속부(21)의 양 측면(21C)에서 개방되도록 형성된다.
접속부(21)는 요홈(21D)이 형성된 부분이 여타의 다른 부분보다 얇은 두께를 갖는다. 요홈(21D)이 제 1 깊이(D1)를 갖고 요홈(21D)이 형성되지 않은 부분의 접속부(21)의 두께가 D2인 경우, 요홈(21D)이 형성된 부분의 접속부(21) 두께는 D2-D1일 수 있다.
반도체 칩들 적층시 하부에 위치하는 반도체 칩(90)의 요홈(21D)에는 상부 반도체 칩(90)의 돌출부(23)가 삽입된다. 도면에서, 원형의 점선으로 표시한 부분이 상부 반도체 칩(90)의 돌출부(23)가 삽입되는 부분을 나타낸다.
접속부(21)는 반도체 칩 몸체(10)의 제1면(11)에 복수개 형성될 수 있다. 본 실시예에서, 복수개의 접속부(21)들은 반도체 칩 몸체(10)의 양측 가장자리를 따라서 형성된다.
반도체 칩들이 적층될 때 높은 얼라인 정확도를 제공하기 위하여, 복수의 접속부(21)들의 상면(21A)에 형성된 요홈(21D)들은 적어도 2가지 이상의 방향으로 연장될 수 있다. 본 실시예에서, 반도체 칩 몸체(10)의 모서리 부분에 위치하는 접속부(21)들에 형성된 요홈(21D)들은 x축 방향으로 연장되고, 나머지 접속부(21)들에 형성된 요홈(21D)들은 x축 방향과 수직한 y축 방향으로 연장된다.
도 3은 도 1에 도시된 접속부의 제 2 실시 형태를 설명하기 위한 도면으로, 반도체 칩 상면을 도시한 평면도이다.
본 발명의 제 2 실시 형태에 따른 접속부는 요홈(21D)의 형태를 제외하면, 앞서 도 2를 통해 설명된 제 1 실시 형태에 따른 접속부와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 1 및 도 3을 참조하면, 제 2 실시형태에 따른 접속부(21)는 상면(21A), 하면(21B), 측면(21C)들 및 요홈(21D)을 포함한다.
본 실시예에서, 요홈(21D)은 접속부(21)의 상면(21A)에 형성되며, 관통부(22)와 대응하는 위치에서부터 일 측면(21C)으로 연장되어, 가장자리 부분이 일 측면(21C)에서 개방되도록 형성된다.
접속부(21)는 요홈(21D)이 형성된 부분이 여타의 다른 부분보다 얇은 두께를 갖는다. 요홈(21D)이 제 1 깊이(D1)를 갖고 요홈(21D)이 형성되지 않은 부분의 접속부(21)의 두께가 D2인 경우, 요홈(21D)이 형성된 부분의 접속부(21) 두께는 D2-D1일 수 있다.
반도체 칩들 적층시 하부에 위치하는 반도체 칩(90)의 요홈(21D)에는 상부 반도체 칩(90)의 돌출부(23)가 삽입된다. 도면에서, 원형의 점선으로 표시한 부분이 상부 반도체 칩(90)의 돌출부(23)가 삽입되는 부분을 나타낸다.
접속부(21)는 반도체 칩 몸체(10)의 제1면(11)에 복수개 형성될 수 있다. 본 실시예에서, 복수개의 접속부(21)들은 반도체 칩 몸체(10)의 양측 가장자리를 따라서 형성된다.
복수의 접속부(21)들 상면(21A) 형성되는 요홈(21D)은 적어도 2가지 이상의 방향으로 연장될 수 있다. 본 실시예에서, 반도체 칩 몸체(10)의 모서리 부분에 위치하는 접속부(21)들에 형성되는 요홈(21D)들은 x축 방향으로 연장되고, 나머지 접속부(21)들에 형성되는 요홈(21D)들은 x축 방향과 수직한 y축 방향으로 연장된다.
도 1을 다시 참조하면, 적어도 2개의 반도체 칩(90)들이 접착부재(40)를 매개로 상호 부착되어 반도체 칩 모듈(100)을 구성한다. 접착부재(40)는 접착성 페이스트, 예컨데 에폭시(epoxy)로 형성될 수 있다.
인접하는 반도체 칩(90)들을 부착하는 접착부재(40)는, 인접하는 반도체 칩(90)들 중 하부에 위치하는 하부 반도체 칩(90)의 반도체 칩 몸체(10) 제1면(11)에 도포된다. 반도체 칩 몸체(10)의 제1면(11)에 도포된 접착부재(40)는 접속부(21) 상면(21A)에 형성된 요홈(21D)을 갭필한다.
그리고, 상부에 위치하는 상부 반도체 칩(90)의 돌출부(23)가 하부 반도체 칩(90) 접속 범프(21)의 요홈(21D)에 삽입되어 상, 하 반도체 칩(90)들이 적층된다.
상부 반도체 칩(90)의 돌출부(23)가 하부 반도체 칩(90) 접속부(21)의 요홈(21D)에 삽입될 때, 상부 반도체 칩(90)의 돌출부(23)에 의하여 접착부재(40)가 가압(加壓)됨에 따라, 접착부재(40)는 요홈(21D)을 따라 접속부(21)의 측면(21C)으로 이동된다. 따라서, 접착부재(40)로 인한 상부 반도체 칩(90)의 돌출부(23) 하부 반도체 칩(90)의 접속부(21)간 접합 불량이 방지된다.
반도체 칩 모듈(100)은 기판(200) 상에 실장된다. 본 실시예에서, 반도체 칩 모듈(100)은 접착부재(40)를 매개로 기판(200) 상에 부착된다. 접착부재(40)는 접착성 페이스트, 예컨데 에폭시로 형성될 수 있다.
기판(200)은 플레이트 형상을 가질 수 있다. 본 실시예에서, 기판(200)은 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다.
반도체 칩 모듈(100)과 마주하는 기판(200)의 일면에는 접속 패드(210)가 형성되고, 기판(200)의 일면과 대향하는 타면에는 볼랜드(220)가 형성된다. 접속 패드(210) 상에는 솔더 페이스트 등이 배치될 수 있다. 기판(200)의 접속 패드(210)는 반도체 칩 모듈(100)의 관통 전극(30)과 대응하는 위치에 배치된다.
볼랜드(220)는 기판(200)의 일면 및 타면을 관통하는 도전성 비아(미도시)를 통해 접속 패드(210)와 전기적으로 연결된다. 볼랜드(220)에는 솔더볼과 같은 외부접속단자(230)가 어탯치(attach)된다.
제 2 실시예
도 4는 본 발명의 제 2 실시예에 의한 적층 반도체 패키지를 나타낸 단면이다.
도 4를 참조하면, 본 발명의 제 2 실시예에 의한 적층 반도체 패키지(300)는, 반도체 칩 모듈(100) 및 기판(200)을 포함한다.
반도체 칩 모듈(100)은 적어도 2개의 반도체 칩(90)들 및 접착부재(40)를 포함한다.
반도체 칩(90)은 반도체 칩 몸체(10), 관통 전극(20)을 포함한다.
반도체 칩 몸체(10)는 제1면(11), 제2면(12), 측면(13)들, 관통홀(14) 및 회로부(15)를 포함한다. 제1면(11)은 제2면(12)과 대향하며, 측면(13)들은 제1면(11) 및 제2면(12)을 연결한다. 본 실시예에서, 반도체 칩 몸체(10)는, 예를 들어, 직육면체 형상을 가질 수 있다. 직육면체 형상을 갖는 반도체 칩 몸체(10)는 4개의 측면(13)을 갖는다.
반도체 칩 몸체(10)의 제1면(11)에는 보호막(11A)이 형성된다. 보호막(11A)은 산화막 및/또는 질화막일 수 있다. 이와 다르게, 보호막(11A)은 유기막일 수 있다.
본 실시예에서, 관통홀(14)은 반도체 칩 몸체(10)의 제2면(12) 및 제1면(11)을 관통하도록 형성된다. 관통홀(14)은, 평면상에서 보았을 때, 원형 형상을 가질 수 있다. 이와 다르게, 관통홀(14)은 원형 대신 사각형, 다각형 등 다양한 형상을 가질 수 있다.
관통홀(14)에 의하여 형성된 반도체 칩 몸체(10)의 내측면에는 절연막(14A)이 배치된다. 절연막(14A)은 산화막 및/또는 질화막일 수 있다. 이와 다르게, 절연막(14A)은 유기막일 수 있다.
회로부(15)는 반도체 칩 몸체(10) 중앙부에 배치된다. 회로부(15)는, 예를 들어, 데이터를 저장 및 처리하기 위해 트랜지스터, 커패시터, 저항 등과 같은 소자를 포함한다.
절연막(50)은 반도체 칩 몸체(10)의 제1면(11)에 관통홀(14) 및 그 주변의 반도체 칩 몸체(10) 제1면(11) 일부분을 노출하는 슬릿 형태의 개구(51)를 갖고 형성된다.
개구(51)는 직육면체 형상을 가질 수 있다. 직육면체 형상을 갖는 개구(51)는 장축 방향으로 마주하는 제1측면(51A)들 및 단축 방향으로 마주하는 제2측면(51B)들을 갖는다.
관통 전극(20)은 접속부(21), 관통부(22) 및 돌출부(23)를 포함한다.
관통 전극(20)은 도금층일 수 있다. 관통 전극(20)으로 사용될 수 있는 물질의 예로서는 구리(Cu)를 들 수 있다.
접속부(21)는 절연막(50)이 형성된 반도체 칩 몸체(10)의 제1면(11)에 관통홀(14)과 오버랩되게 형성된다.
관통부(22)는 관통홀(14) 내부에 형성된다. 관통부(22)의 제1단부(22A)는 반도체 칩 몸체(10)의 제1면(11)에서 접속부(21)와 연결되고, 제1단부(22A)와 대향하는 제2단부(22B)는 반도체 칩 몸체(10)의 제2면(12)에서 돌출부(23)와 연결된다.
돌출부(23)는 관통부(22)와 연결되며 반도체 칩 몸체(10)의 제2면(12)으로 돌출되도록 형성된다. 돌출부(23)는 반도체 칩 적층시 다른 반도체 칩의 접속부(21) 상면(21A)에 형성된 요홈(21D)에 삽입된다.
도면으로 나타낸 실시예에서는, 관통홀(14)이 반도체 칩 몸체(10)의 제1면(11)을 관통하도록 구성되었지만, 관통홀(14)은 반도체 칩 몸체(10)의 제1면(11)을 관통하지 않고 접속부(21)와 전기적으로 연결되는 회로부(15)의 일부분, 예컨데 접속부(21)와 전기적으로 연결된 회로부(15)의 패드를 노출하는 블라인드 비아홀 형태를 가질 수 있다. 이 경우, 관통홀(14) 내부에 형성되는 관통부(22)의 제1단부(22A)는 회로부(15)의 패드와 전기적으로 연결된다.
도 5는 도 4에 도시된 접속부의 일 실시 형태를 설명하기 위한 도면으로, 반도체 칩 상면을 도시한 평면도이다.
도 4 및 도 5를 참조하면, 일 실시 형태에 따른 접속부(21)는 상면(21A), 하면(21B), 측면(21C)들을 갖는다.
하면(21B)은 반도체 칩 몸체(10)와 대응하고, 상면(21A)은 반도체 칩 몸체(10)와 대향하며, 측면(21C)들은 하면(21B) 및 상면(21A)을 연결한다. 본 실시예에서, 접속부(21)는, 예를 들어 대략 직육면체 형상을 가질 수 있다. 직육면체 형상을 갖는 접속부(21)는 4개의 측면(21C)들을 갖는다.
본 실시예에서, 접속부(21)는 절연막(50)이 형성된 반도체 칩 몸체(10)의 제1면(11)에 개구(51)의 단축 방향으로 개구(51)를 가로지르며, 개구(51)를 갖는 절연막(50)의 표면 굴곡을 따라서 일정한 두께로 형성된다. 접속부(21)는 단축 방향으로 마주하는 개구(51)의 제2측면(51B)들을 가로지르고 장축 방향으로 마주하는 제1측면(51A)들과는 이격되게 형성된다. 이에 따라, 접속부(21)의 상면(21A)에는 개구(51)의 장축 방향으로 접속부(21)의 상면(21A)을 가로질러, 가장자리 부분이 접속부(21)의 양 측면(21C)에서 개방되는 요홈(21D)이 형성된다.
요홈(21D)은 관통부(22)과 대응하는 위치에서부터 양 측면(21C)으로 연장되며, 가장자리 부분이 접속부(21)의 양 측면(21C)에서 개방된다.
반도체 칩들 적층시 하부에 위치하는 반도체 칩(90)의 요홈(21D)에는 상부 반도체 칩(90)의 돌출부(23)가 삽입된다. 도면에서, 원형의 점선으로 표시한 부분이 상부 반도체 칩(90)의 돌출부(23)가 삽입되는 부분을 나타낸다.
접속부(21)는 반도체 칩 몸체(10)의 제1면(11)에 복수개 형성될 수 있다. 본 실시예에서, 복수개의 접속부(21)들은 반도체 칩 몸체(10)의 양측 가장자리를 따라서 형성된다.
반도체 칩들이 적층될 때 높은 얼라인 정확도를 제공하기 위하여, 복수의 접속부(21)들의 상면(21A)에 형성된 요홈(21D)들은 적어도 2가지 이상의 방향으로 연장될 수 있다. 본 실시예에서, 반도체 칩 몸체(10)의 모서리 부분에 위치하는 접속부(21)들에 형성된 요홈(21D)들은 x축 방향으로 연장되고, 나머지 접속부(21)들에 형성된 요홈(21D)들은 x축 방향과 수직한 y축 방향으로 연장된다.
도 6은 도 4에 도시된 접속부의 다른 실시 형태를 설명하기 위한 도면으로, 반도체 칩 상면을 도시한 평면도이다.
다른 실시 형태에 따른 접속부는 요홈(21D)의 형태를 제외하면, 앞서 도 5를 통해 설명된 일 실시 형태에 따른 접속부와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 4 및 도 6을 참조하면, 다른 실시 형태에 따른 접속부(21)는 반도체 칩 몸체(10)와 대향하는 상면(21), 반도체 칩 몸체(10)와 대응하는 하면(22), 상면(21) 및 하면(22)을 연결하는 측면(23)을 갖는다.
본 실시예에서, 접속부(21)는, 예를 들어 대략 직육면체 형상을 가질 수 있다. 직육면체 형상을 갖는 접속부(21)는 4개의 측면(21C)들을 갖는다.
본 실시예에서, 접속부(21)는 절연막(50)이 형성된 반도체 칩 몸체(10)의 제1면(11)에 개구(51)의 단축 방향으로 개구(51)를 가로지르며, 단축 방향과 수직한 장축 방향으로 마주하는 개구(51)의 제1측면(51A)들 중 어느 하나를 덮고 나머지 다른 하나와는 이격되게 형성되며, 개구(51)가 형성된 절연막(50)의 표면 굴곡을 따라서 일정한 두께로 형성된다.
이에 따라, 접속부(21)의 상면(21A)에는 개구(51)의 장축 방향을 따라서 연장되며 가장자리 부분이 접속부(21)의 일 측면(21C)에서 개방되는 요홈(21D)이 형성된다.
요홈(21D)은 관통부(22)와 대응하는 위치에서부터 일 측면(21C)으로 연장되며, 가장자리 부분이 접속부(21)의 일 측면(21C)에서 개방된다.
반도체 칩들 적층시 하부에 위치하는 반도체 칩(90)의 요홈(21D)에는 상부 반도체 칩(90)의 돌출부(23)가 삽입된다. 도면에서, 원형의 점선으로 표시한 부분이 상부 반도체 칩(90)의 돌출부(23)가 삽입되는 부분을 나타낸다.
접속부(21)는 반도체 칩 몸체(10)의 제1면(11)에 복수개 형성될 수 있다. 본 실시예에서, 복수개의 접속부(21)들은 반도체 칩 몸체(10)의 양측 가장자리를 따라서 형성된다.
반도체 칩들이 적층될 때 높은 얼라인 정확도를 제공하기 위하여, 복수의 접속부(21)들의 상면(21A)에 형성된 요홈(21D)들은 적어도 2가지 이상의 방향으로 연장될 수 있다. 본 실시예에서, 반도체 칩 몸체(10)의 모서리 부분에 위치하는 접속부(21)들에 형성된 요홈(21D)들은 x축 방향으로 연장되고, 나머지 접속부(21)들에 형성된 요홈(21D)들은 x축 방향과 수직한 y축 방향으로 연장된다.
도 4를 다시 참조하면, 적어도 2개의 반도체 칩(90)들이 접착부재(40)를 매개로 상호 부착되어 반도체 칩 모듈(100)을 구성한다. 접착부재(40)는 접착성 페이스트, 예컨데 에폭시로 형성될 수 있다.
인접하는 반도체 칩(90)들을 부착하는 접착부재(40)는, 인접하는 반도체 칩(90)들 중 하부에 위치하는 하부 반도체 칩(90)의 반도체 칩 몸체(10) 제1면(11)에 도포된다. 반도체 칩 몸체(10)의 제1면(11)에 도포된 접착부재(40)는 접속부(21) 상면(21A)에 형성된 요홈(21D)을 갭필한다.
그리고, 상부에 위치하는 상부 반도체 칩(90)의 돌출부(23)가 하부 반도체 칩(90) 접속 범프(21)의 요홈(21D)에 삽입되어 상, 하 반도체 칩(90)들이 적층된다.
상부 반도체 칩(90)의 돌출부(23)가 하부 반도체 칩(90) 접속부(21)의 요홈(21D)에 삽입될 때, 상부 반도체 칩(90)의 돌출부(23)에 의하여 접착부재(40)가 가압됨에 따라, 접착부재(40)는 요홈(21D)을 따라 하부 반도체 칩(90) 접속부(21)의 측면(21C)으로 이동된다. 따라서, 접착부재(40)로 인한 상, 하 반도체 칩간 접합 불량이 방지된다.
반도체 칩 모듈(100)은 기판(200) 상에 실장된다. 본 실시예에서, 반도체 칩 모듈(100)은 접착부재(40)를 매개로 기판(200) 상에 부착된다. 접착부재(40)는 접착성 페이스트, 예컨데 에폭시로 형성될 수 있다.
기판(200)은 플레이트 형상을 가질 수 있다. 본 실시예에서, 기판(200)은 인쇄회로기판(PCB)일 수 있다.
반도체 칩 모듈(100)과 마주하는 기판(200)의 일면에는 접속 패드(210)가 형성되고, 기판(200)의 일면과 대향하는 타면에는 볼랜드(220)가 형성된다. 접속 패드(210) 상에는 솔더 페이스트 등이 배치될 수 있다. 기판(200)의 접속 패드(210)는 반도체 칩 모듈(100)의 관통 전극(30)과 대응하는 위치에 배치된다.
볼랜드(220)는 기판(200)의 일면 및 타면을 관통하는 도전성 비아(미도시)를 통해 접속 패드(210)와 전기적으로 연결된다. 볼랜드(220)에는 솔더볼과 같은 외부접속단자(230)가 어탯치된다.
이상에서 상세하게 설명한 바에 의하면, 반도체 칩 적층시 하부 반도체 칩의 관통 전극의 접속부 상면에 형성된 요홈을 따라서 접착 부재가 외부로 배출되므로, 접착부재로 인한 상, 하 반도체 칩간 접합 불량이 방지되어 접합 신뢰성이 향상된다. 또한, 반도체 칩 적층시 접속부 상면에 형성된 요홈에 의해 반도체 칩들이 얼라인되므로 얼라인 정확도가 향상된다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
예컨데, 전술한 실시예들에서는 요홈(21D) 가장자리 부분이 접속부(21)의 일 측면 또는 양 측면에서 개방되도록 형성한 경우만 언급하였으나, 이에 한정되지 않으며, 요홈(21D) 가장자리 부분이 접속부(21) 측면(21C)에서 적어도 1회 이상 개방되는 모두 경우를 포함한다.
10 : 반도체 칩
20 : 관통전극
21 : 접속부
21D : 요홈
22 : 관통부
23 : 돌출부

Claims (10)

  1. 제1면, 상기 제1면과 대향하는 제2면 및 회로부를 갖는 반도체 칩 몸체 및 관통 전극을 포함하며,
    상기 관통 전극은,
    상기 제1면 및 상기 제2면을 관통하는 관통부;
    상기 제1면에 상기 관통부와 연결되도록 형성되며 상기 반도체 칩 몸체와 대향하는 상면, 상기 반도체 몸체와 대응하는 하면, 상기 하면 및 상기 상면을 연결하는 측면을 가지며 상기 상면에 상기 관통부와 대응하는 위치에서부터 상기 측면으로 연장되어 가장자리 부분이 상기 측면에서 개방되는 요홈이 형성된 접속부;
    상기 관통부와 연결되며 상기 반도체 칩 몸체의 상기 제2면으로 돌출되도록 형성된 돌출부;
    를 포함하는 것을 특징으로 하는 반도체 칩.
  2. 제 1항에 있어서,
    상기 접속부는, 상기 요홈이 형성된 부분이 여타의 다른 부분에 비하여 얇은 두께로 형성되는 것을 특징으로 하는 반도체 칩.
  3. 제 1항에 있어서,
    상기 요홈은, 상기 접속부의 일 측면으로 연장되어 가장자리 부분이 상기 접속부의 일 측면에서 개방되도록 형성되는 것을 특징으로 하는 반도체 칩.
  4. 제 1항에 있어서,
    상기 요홈은, 상기 접속부의 상기 상면을 가로질러 가장자리 부분이 상기 접속부의 양 측면에서 개방되도록 형성된 것을 특징으로 하는 반도체 칩.
  5. 제 1항에 있어서,
    상기 제1면에 형성되며 상기 관통부와 대응하는 부분을 포함하는 상기 반도체 칩 몸체의 일부분을 슬릿 형태로 노출하는 개구를 갖는 절연막을 더 포함하며,
    상기 접속부는 상기 개구의 단축 방향으로 상기 개구를 가로지르며 상기 개구에 의한 표면 굴곡을 따라서 일정한 두께로 형성되고, 상기 접속부의 상기 상면에 형성되는 상기 요홈은 상기 개구의 단축 방향과 수직한 장축 방향을 따라서 연장되는 것을 특징으로 하는 반도체 칩.
  6. 제 5항에 있어서,
    상기 접속부는, 상기 장축 방향으로 마주하는 상기 개구의 측면들과 이격되게 형성되는 것을 특징으로 하는 반도체 칩.
  7. 제 5항에 있어서,
    상기 접속부는, 상기 장축 방향으로 마주하는 상기 개구의 측면들 중 어느 하나를 덮고 나머지 다른 하나와는 이격되게 형성되는 것을 특징으로 하는 반도체 칩.
  8. 제 1항에 있어서,
    상기 접속부는, 상기 제1면 상에 적어도 2개 이상 형성되고, 상기 접속부들의 상기 상면에 형성되는 요홈들은 적어도 2가지 이상의 방향으로 연장되는 것을 특징으로 하는 반도체 칩.
  9. (Ⅰ)제1면, 상기 제1면과 대향하는 제2면 및 회로부를 갖는 반도체 칩 몸체 및 관통 전극을 각각 포함하며 수직하게 적층되는 적어도 2개의 반도체 칩들과, 상기 반도체 칩들을 상호 부착하는 접착부재를 포함하는 반도체 칩 모듈, (Ⅱ)상기 반도체 칩 모듈이 실장되는 기판을 포함하며,
    상기 관통 전극은,
    상기 제1면 및 상기 제2면을 관통하는 관통부;
    상기 제1면에 상기 관통부와 연결되도록 형성되며 상기 반도체 칩 몸체와 대향하는 상면, 상기 반도체 몸체와 대응하는 하면, 상기 하면 및 상기 상면을 연결하는 측면을 가지며 상기 상면에 상기 관통부와 대응하는 위치에서부터 상기 측면으로 연장되어 가장자리 부분이 상기 측면에서 개방되는 요홈이 형성된 접속부;및
    상기 관통부와 연결되며 상기 반도체 칩 몸체의 상기 제2면으로 돌출되도록 형성된 돌출부;
    를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  10. 제 9항에 있어서,
    상기 적층되는 반도체 칩들 중 상부에 위치하는 반도체 칩의 관통부는 하부 반도체 칩의 상기 접속부에 형성된 상기 요홈에 삽입되는 것을 특징으로 하는 적층 반도체 패키지.
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* Cited by examiner, † Cited by third party
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KR20140144524A (ko) * 2013-06-11 2014-12-19 에스케이하이닉스 주식회사 적층 반도체 패키지 및 이의 제조방법
KR102090579B1 (ko) 2019-07-10 2020-03-18 노청담 선박용 히팅 케이블의 마감 처리방법 및 그 방법에 의해 제조된 선박용 히팅 케이블

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