JP2682198B2 - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置およびその製造方法、特に回路基
板への半導体チップの実装方法に関するものである。
板への半導体チップの実装方法に関するものである。
従来の技術 第３図は半導体チップの実装方法の一つであるフィル
ムキャリァ実装方式を示したものある。１は半導体チッ
プ、２は接続電極、３はバンプ、４はフィルムキャリ
ァ、５はリード、８は回路基板、９は配線電極、10は保
護樹脂である。半導体チップ１の接続電極上２にバンプ
３を例えばメッキ法で形成し、ポリイミド・ガラスエポ
キシ等の有機材料から成るフィルムキャリァ上４に極め
て薄い銅箔を形成し、エッチングによってリード５を形
成し（第３図−Ａ）、このリード５の先端部と半導体チ
ップ１に設けられた接続電極２とバンプ３を加圧治具６
を用いて圧接し、接続を行う（第３図−Ｂ）。リード５
に半導体チップ１を接続したフィルムキャリァ４は打ち
抜き工程によってリード部５のみを所望の長さに切断
し、同時に所定の形状に成形され（第３図−Ｃ）、半田
層７が形成された回路基板８の配線電極９とリード５を
位置合わせ後、加圧治具６による熱圧着又、はリフロー
によって半田付けされ（第３図−Ｄ）、のちに保護樹脂
10で封止を行なわれるものであった（第３図−Ｅ）。
ムキャリァ実装方式を示したものある。１は半導体チッ
プ、２は接続電極、３はバンプ、４はフィルムキャリ
ァ、５はリード、８は回路基板、９は配線電極、10は保
護樹脂である。半導体チップ１の接続電極上２にバンプ
３を例えばメッキ法で形成し、ポリイミド・ガラスエポ
キシ等の有機材料から成るフィルムキャリァ上４に極め
て薄い銅箔を形成し、エッチングによってリード５を形
成し（第３図−Ａ）、このリード５の先端部と半導体チ
ップ１に設けられた接続電極２とバンプ３を加圧治具６
を用いて圧接し、接続を行う（第３図−Ｂ）。リード５
に半導体チップ１を接続したフィルムキャリァ４は打ち
抜き工程によってリード部５のみを所望の長さに切断
し、同時に所定の形状に成形され（第３図−Ｃ）、半田
層７が形成された回路基板８の配線電極９とリード５を
位置合わせ後、加圧治具６による熱圧着又、はリフロー
によって半田付けされ（第３図−Ｄ）、のちに保護樹脂
10で封止を行なわれるものであった（第３図−Ｅ）。
発明が解決しようとする課題 しかしながら従来における半導体装置の製造方法にお
いては近年における電子機器のポケッタブル化とより多
機能・高性能化の要望が高まりつつあり、従って、対応
すべく数多くの半導体チップのを密度に実装する必要性
が今まで以上に不可欠となる。従って、下記における問
題点が生じていた。
いては近年における電子機器のポケッタブル化とより多
機能・高性能化の要望が高まりつつあり、従って、対応
すべく数多くの半導体チップのを密度に実装する必要性
が今まで以上に不可欠となる。従って、下記における問
題点が生じていた。
１）従来、フィルムキャリァで実装される半導体チップ
の回路基板への搭載は１次元的に行われるため回路基板
の有効実装面積には限りがあり、多数の半導体チップの
搭載には限界が生じる。
の回路基板への搭載は１次元的に行われるため回路基板
の有効実装面積には限りがあり、多数の半導体チップの
搭載には限界が生じる。
２）回路基板への半導体チップ搭載数の増大により半導
体チップ間および、外部端子間の配線長が増大し、この
ことによって信号伝搬経路が長くなり信号処理速度の低
下、さらには外界のノイズの影響を受けやすくなり電子
機器の性能が著しく低下する。
体チップ間および、外部端子間の配線長が増大し、この
ことによって信号伝搬経路が長くなり信号処理速度の低
下、さらには外界のノイズの影響を受けやすくなり電子
機器の性能が著しく低下する。
３）異種の半導体チップ（例えば、MOS型素子、バイポ
ーラ素子、化合物素子等）を回路基板に搭載する際、の
実装が個々に行われるため、異種の半導体チップの利点
を生かした電子機器への搭載が非常に困難となり電子機
器の高性能化の障害となるという問題点を有していた。
ーラ素子、化合物素子等）を回路基板に搭載する際、の
実装が個々に行われるため、異種の半導体チップの利点
を生かした電子機器への搭載が非常に困難となり電子機
器の高性能化の障害となるという問題点を有していた。
本発明はかかる点に鑑み、極めて簡易な構成でかつ、
簡単な方法で半導体チップを回路基板に高密度で実装せ
しめ、小型・高機能・低コストな電子機器を提供するこ
とを目的とする。
簡単な方法で半導体チップを回路基板に高密度で実装せ
しめ、小型・高機能・低コストな電子機器を提供するこ
とを目的とする。
課題を解決するための手段 本発明は、上記の問題点を解決するため、対向する２
辺に接続電極を有する構造の半導体チップ同士を互いに
直交、重ねた状態で位置固定させ、両者の半導体チップ
の接続電極とフィルムキャリァのリードを接続し、半導
体チップの接続電極から導出したリードを回路基板の配
線電極に接続させ両者の半導体チップを回路基板上に搭
載するものである。
辺に接続電極を有する構造の半導体チップ同士を互いに
直交、重ねた状態で位置固定させ、両者の半導体チップ
の接続電極とフィルムキャリァのリードを接続し、半導
体チップの接続電極から導出したリードを回路基板の配
線電極に接続させ両者の半導体チップを回路基板上に搭
載するものである。
作用 本発明は前記した構成により、対向する２辺に接続電
極を有する構造の半導体チップ同士を互いに直交、重ね
た状態で位置固定させ、両者の半導体チップの接続電極
とフィルムキャリァのリードを接続し、リードの導出方
向を４方向にすることで４辺に接続電極を有する構造の
半導体チップとほぼ同じ占有面積でかつ、複数個の半導
体チップを同時に実装出来又、種類が異なる半導体チッ
プ同士を極めて簡単にモジュール化が可能となり小型・
高機能な電子機器を容易に実現できる。
極を有する構造の半導体チップ同士を互いに直交、重ね
た状態で位置固定させ、両者の半導体チップの接続電極
とフィルムキャリァのリードを接続し、リードの導出方
向を４方向にすることで４辺に接続電極を有する構造の
半導体チップとほぼ同じ占有面積でかつ、複数個の半導
体チップを同時に実装出来又、種類が異なる半導体チッ
プ同士を極めて簡単にモジュール化が可能となり小型・
高機能な電子機器を容易に実現できる。
実施例 本発明における実施例を図面を用いて詳しく説明す
る。第１図は本発明における半導体装置の構成図、第２
図は本発明の半導体装置の製造方法を示した工程図であ
る。ａは第１の半導体チップ、ｂは第２の半導体チッ
プ、 11は接続電極、12はリード、13はパンプ、14は回路基
板、15は配線電極である。第１図（Ａ）は対向する２辺
に接続電極11を有した構造の半導体チップa,b同士を互
いに直交、積層させてフィルムキャリァ実装方式で実装
した一実施例である。同図（Ｂ）は同図（Ａ）Ａ−Ａ′
方向から見た断面構造図、同図（Ｃ）は同じく同図
（Ａ）をＢ−Ｂ′方向から見た断面構造図である。半導
体チップａ及び、半導体チップｂは互いに直交した状態
でそれぞれの接続電極11にリード12が接合され、回路基
板13の配線電極14と接続されており、個々の半導体チッ
プa,bの接続電極11へのリード12の接合は通常のフィル
ムテープに４辺に接続電極を有する構造の半導体チップ
と同様に個々の半導体チップa,bの接続電極11と相対し
たリード12を設けたものを用いることが出来る。半導体
チップa,bの接続電極11とリード12との接合はバンプ13
を介して一括に行われ、回路基板14の配線電極15と接続
されている。
る。第１図は本発明における半導体装置の構成図、第２
図は本発明の半導体装置の製造方法を示した工程図であ
る。ａは第１の半導体チップ、ｂは第２の半導体チッ
プ、 11は接続電極、12はリード、13はパンプ、14は回路基
板、15は配線電極である。第１図（Ａ）は対向する２辺
に接続電極11を有した構造の半導体チップa,b同士を互
いに直交、積層させてフィルムキャリァ実装方式で実装
した一実施例である。同図（Ｂ）は同図（Ａ）Ａ−Ａ′
方向から見た断面構造図、同図（Ｃ）は同じく同図
（Ａ）をＢ−Ｂ′方向から見た断面構造図である。半導
体チップａ及び、半導体チップｂは互いに直交した状態
でそれぞれの接続電極11にリード12が接合され、回路基
板13の配線電極14と接続されており、個々の半導体チッ
プa,bの接続電極11へのリード12の接合は通常のフィル
ムテープに４辺に接続電極を有する構造の半導体チップ
と同様に個々の半導体チップa,bの接続電極11と相対し
たリード12を設けたものを用いることが出来る。半導体
チップa,bの接続電極11とリード12との接合はバンプ13
を介して一括に行われ、回路基板14の配線電極15と接続
されている。
次に本発明の半導体装置の製造方法について第２図を
用いて説明する。対向する２辺に接続電極を有する半導
体チップa,bを互いに直交した状態で重ね（第２図−
Ａ）、接着樹脂等により（図示せず）直交させた状態で
重ねて位置固定させる（第２図−Ｂ）。直交させた状態
で重ねて位置固定した半導体チップa,bの接続電極11と
フィルムキャリァ16のリード12とを互いに位置合わせを
行う（第２図−Ｃ）。第２図（Ｄ）と第２図（Ｅ）はそ
れぞれ半導体チップa,bの接続電極11とフィルムキャリ
ァ16のリード12との位置合わせの状態を示したものであ
る。半導体チップa,bの接着電極11とフィルムキャリァ1
6のリード12との位置合わせ後、加熱した加圧治具17を
用いて半導体チップa,bの接続電極11とフィルムキャリ
ァ16のリード12とを熱圧着で接合する（第２図−F,
G）。半導体チップa,bの接続電極11とフィルムキャリァ
16のリード12部の接合後、フィルムキャリァ16よりリー
ド12を打ち抜きと同時に重ね合わされた半導体チップの
厚さの相違をなくすように個々の半導体チップa,bから
導出するリード12を所定の形状に成形し、回路基板14の
配線電極15と位置合わせし、半田付等によって電気的な
接続を行うものである（第２図−H,I）。
用いて説明する。対向する２辺に接続電極を有する半導
体チップa,bを互いに直交した状態で重ね（第２図−
Ａ）、接着樹脂等により（図示せず）直交させた状態で
重ねて位置固定させる（第２図−Ｂ）。直交させた状態
で重ねて位置固定した半導体チップa,bの接続電極11と
フィルムキャリァ16のリード12とを互いに位置合わせを
行う（第２図−Ｃ）。第２図（Ｄ）と第２図（Ｅ）はそ
れぞれ半導体チップa,bの接続電極11とフィルムキャリ
ァ16のリード12との位置合わせの状態を示したものであ
る。半導体チップa,bの接着電極11とフィルムキャリァ1
6のリード12との位置合わせ後、加熱した加圧治具17を
用いて半導体チップa,bの接続電極11とフィルムキャリ
ァ16のリード12とを熱圧着で接合する（第２図−F,
G）。半導体チップa,bの接続電極11とフィルムキャリァ
16のリード12部の接合後、フィルムキャリァ16よりリー
ド12を打ち抜きと同時に重ね合わされた半導体チップの
厚さの相違をなくすように個々の半導体チップa,bから
導出するリード12を所定の形状に成形し、回路基板14の
配線電極15と位置合わせし、半田付等によって電気的な
接続を行うものである（第２図−H,I）。
発明の効果 以上説明したように、本発明によれば、対向する２辺
に接続電極を有する半導体チップを互いに直交した状態
で重ね合わせて積層し、フィルムキャリァ実装方式によ
って実装することにより極めて高密度な実装が可能とな
り、異種の半導体チップ例えば、MOS型半導体チップと
バイポーラ型半導体チップを組み合わせたBYCMOSモジュ
ールが極めて容易にかつ、低コストに実現出来、電子機
器の性能を著しく向上することが可能となる。又、さら
にはコンピュータ・メモリカード等情報機器に用いられ
るメモリモジュールにおいてメモリチップを本発明の方
法によって実装することにより従来の方法と比較し２倍
メモリチップが実装出来、小型・薄型かつ、大容量なメ
モリモジュールを実現可能となる。さらには積層化によ
る一括接続により半導体チップ間の配線長が著しく短縮
出来、信号伝搬効率が向上し信号処理速度の高速化、外
界のノイズの影響に無関係な極めて高性能な電子機器を
低コストで実現することができ、その実用的効果は極め
て大きい。
に接続電極を有する半導体チップを互いに直交した状態
で重ね合わせて積層し、フィルムキャリァ実装方式によ
って実装することにより極めて高密度な実装が可能とな
り、異種の半導体チップ例えば、MOS型半導体チップと
バイポーラ型半導体チップを組み合わせたBYCMOSモジュ
ールが極めて容易にかつ、低コストに実現出来、電子機
器の性能を著しく向上することが可能となる。又、さら
にはコンピュータ・メモリカード等情報機器に用いられ
るメモリモジュールにおいてメモリチップを本発明の方
法によって実装することにより従来の方法と比較し２倍
メモリチップが実装出来、小型・薄型かつ、大容量なメ
モリモジュールを実現可能となる。さらには積層化によ
る一括接続により半導体チップ間の配線長が著しく短縮
出来、信号伝搬効率が向上し信号処理速度の高速化、外
界のノイズの影響に無関係な極めて高性能な電子機器を
低コストで実現することができ、その実用的効果は極め
て大きい。
第１図（Ａ）〜（Ｃ）は本発明の実施例における半導体
装置の構成斜視及び断面図、第２図（Ａ）〜（Ｉ）は本
発明における半導体装置の製造工程図、第３図（Ａ）〜
（Ｅ）は従来における半導体装置の断面工程図である。 ａ……第１の半導体チップ、ｂ……第２の半導体チッ
プ、11……接続電極、12……リード、13……バンプ、14
……回路基板、15……配線電極、16……フィルムキャリ
ァ、17……加圧治具。
装置の構成斜視及び断面図、第２図（Ａ）〜（Ｉ）は本
発明における半導体装置の製造工程図、第３図（Ａ）〜
（Ｅ）は従来における半導体装置の断面工程図である。 ａ……第１の半導体チップ、ｂ……第２の半導体チッ
プ、11……接続電極、12……リード、13……バンプ、14
……回路基板、15……配線電極、16……フィルムキャリ
ァ、17……加圧治具。
Claims (2)
- 【請求項１】対向する２辺に接続電極を有する第１の半
導体チップと対向する２辺に接続電極を有する第２の半
導体チップとを互いに直交させて重ね、前記第１の半導
体チップの接続電極と前記第２の半導体チップの接続電
極にリード部材が接続され、前記第１および第２の半導
体チップの接続電極から導出したリード部材が回路基板
の配線電極へ接続されていることを特徴とする半導体装
置。 - 【請求項２】対向する２辺に接続電極を有する第１の半
導体チップの接続電極にリード部材を圧接、接続する工
程と対向する２辺に接続電極を有する第２の半導体チッ
プを前記第１の半導体チップとを直交させて重ね、位置
固定する工程と前記第２の半導体チップの接続電極にリ
ード部材を圧接、接続する工程と前記第１、第２の半導
体チップの接続電極に接続されたリード部材を所望の長
さに切断、成形する工程と前記第１、第２の半導体チッ
プの接続電極に接続されたリード部材を回路基板の配線
電極に接続する工程から成ることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130665A JP2682198B2 (ja) | 1990-05-21 | 1990-05-21 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130665A JP2682198B2 (ja) | 1990-05-21 | 1990-05-21 | 半導体装置および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0425166A JPH0425166A (ja) | 1992-01-28 |
| JP2682198B2 true JP2682198B2 (ja) | 1997-11-26 |
Family
ID=15039685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2130665A Expired - Fee Related JP2682198B2 (ja) | 1990-05-21 | 1990-05-21 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2682198B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04155954A (ja) * | 1990-10-19 | 1992-05-28 | Nec Kyushu Ltd | 半導体装置 |
| US5721452A (en) * | 1995-08-16 | 1998-02-24 | Micron Technology, Inc. | Angularly offset stacked die multichip device and method of manufacture |
| US5886412A (en) | 1995-08-16 | 1999-03-23 | Micron Technology, Inc. | Angularly offset and recessed stacked die multichip device |
| US5874781A (en) * | 1995-08-16 | 1999-02-23 | Micron Technology, Inc. | Angularly offset stacked die multichip device and method of manufacture |
| US6884657B1 (en) | 1995-08-16 | 2005-04-26 | Micron Technology, Inc. | Angularly offset stacked die multichip device and method of manufacture |
| JP2001094227A (ja) * | 1999-09-20 | 2001-04-06 | Shinko Electric Ind Co Ltd | 半導体チップ実装用の配線基板と該基板を用いた半導体チップの実装方法 |
| JP2001110981A (ja) | 1999-10-14 | 2001-04-20 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
-
1990
- 1990-05-21 JP JP2130665A patent/JP2682198B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0425166A (ja) | 1992-01-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |