JP3855627B2 - 半導体装置及び電子装置ならびにその製造方法 - Google Patents
半導体装置及び電子装置ならびにその製造方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び電子装置ならびにその製造方法に関し、特に、複数個の半導体チップが絶縁体を介在して積層されている三次元構造の半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
従来、複数個の半導体チップを実装基板上に高密度で実装する方法の一つとして、前記各半導体チップを積層した三次元構造の半導体装置が用いられる。前記半導体チップを積層した半導体装置には、例えば、ＴＡＢ（Tape Automated Bonding）テープ等の絶縁基板に配線を設けた配線基板（テープ基板）を半導体チップの外部電極形成面に張り付けて、前記配線の接続端子と前記外部電極を接続したものを実装基板上に積層している。前記積層型の半導体装置では、前記配線の半導体チップの外側に突出した部分を折り曲げて実装基板上の電極端子と接続している。
【０００３】
前記積層型の半導体装置には、例えば、デジタルカメラや、ＰＤＡ（Personal Digital Assistant）等の記憶媒体として用いられるメモリーカードのような、ＳＲＡＭ（Static Random Access Memory ）やＥＥＰＲＯＭなどのメモリー系の半導体チップを複数個積層したものや、前記メモリー系の半導体チップ、ＣＰＵ、ＤＳＰ等を積層してモジュール化した電子システムモジュールなどがある。前記積層型の半導体装置は、近年の半導体チップの薄型化により、例えば、前記メモリーカードでは、積層する半導体チップの個数を増やして記憶容量の大容量化が進み、前記電子システムモジュールでは、高機能化、小型化などが進んでいる。
【０００４】
【発明が解決しようとする課題】
しかしながら、前記従来の技術では、前記各半導体チップに張り付ける配線基板を製造する際に、図１８に示すように、前記半導体チップを接着する領域１６の外側に突出した配線１７を形成するため、前記配線基板を形成するための配線基板形成領域１５が大きくなってしまう。例えば、図１８に示すように、従来の３５mm幅のテープ材料１０を用いたときに、半導体チップ１個に必要な配線基板形成領域１５は、スプロケット１１の約５個分の長さが必要になる。また、複数個の半導体チップを積層すると、積層した半導体チップの数と同数の配線基板が必要であり、例えば、１０個の半導体チップを積層する場合には、図１８に示したような、面積の広い配線基板が１０個必要になる。
【０００５】
また、複数個の半導体チップを積層する場合には、前記半導体チップを接着する領域１６の外側に突出した配線１７を折り曲げて、実装基板の電極端子と接続するため、上層、言い換えると、実装基板から離れた所に積層される半導体チップに張り付けられる配線基板は、前記実装基板に近いところに積層される配線基板に比べて、長い配線が必要になり、前記実装基板に近いところに積層される配線基板よりも面積の広い配線基板を製造しなければならない。そのため、積層する半導体チップの数が増えると、必要な配線基板の数が増えるとともに、面積の広い配線基板を製造しなくてはならないので、前記配線基板を製造するための材料費が増大し、前記積層型の半導体装置の製造コストが増大するという問題があった。
【０００６】
また、従来の積層型の半導体装置では、積層する半導体チップの間に、前記配線基板（テープ基板）、前記半導体チップとテープ基板を接着する接着剤を介在させている。近年、半導体チップの薄型化が進み、前記半導体チップを積層したときの厚さを薄くすることができるが、多数個積層した場合には前記テープ基板及び接着剤の厚さが加わってしまうため、半導体装置の薄型化が難しいという問題があった。
【０００７】
本発明の目的は、複数個の半導体チップを、絶縁体を介在して積層した半導体装置において、半導体装置の製造コストを低減することが可能な技術を提供することにある。
【０００８】
本発明の他の目的は、複数個の半導体チップを、絶縁体を介して積層した半導体装置において、前記半導体装置が厚くなることを抑えることが可能な技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明の概要を説明すれば、以下のとおりである。
【００１１】
（１）複数個の半導体チップがそれぞれ絶縁体を介在して積層され、絶縁基板に配線を設けた配線基板が前記積層されたそれぞれの半導体チップの外側の所定位置に配置され、前記配線基板に設けられた前記配線の接続端子が前記半導体チップの外部電極に接続され、前記配線基板に設けられた開口部で前記各配線同士が接続された半導体装置であって、前記配線のうち、それぞれの半導体チップの同一信号が入力される外部電極に接続された共通配線の前記開口部に延在する部分は、少なくともその一部が前記開口部内でそれぞれ下層側に変形されて下層の配線基板における前記共通配線と接続されている半導体装置である。
【００１２】
（２）実装基板上に、複数個の半導体チップがそれぞれ絶縁体を介在して積層された半導体装置が実装された電子装置であって、前記半導体装置は、絶縁基板に配線を設けた配線基板が前記積層されたそれぞれの半導体チップの外側の所定位置に配置され、前記配線基板に設けられた前記配線の接続端子が前記半導体チップの外部電極に接続され、前記配線基板に設けられた開口部で前記各配線同士が接続されており、前記配線のうち、それぞれの半導体チップの同一信号が入力される外部電極に接続された共通配線の前記開口部に延在する部分は、すくなくともその一部が前記開口部内でそれぞれ下層側に変形されて下層の配線基板における前記共通配線と接続され、前記共通配線が前記実装基板上の一つの配線と接続され、前記それぞれの半導体チップに入出力信号を与える前記共通配線とは別の配線は、前記配線基板に設けられたスルーホール配線を介して、前記実装基板上の前記配線とは別の配線に接続されている電子装置である。
【００１３】
（３）絶縁基板に配線を形成するとともに、所定位置に第１開口部を形成する配線基板形成工程と、接着性を有する絶縁テープに、前記配線基板に設けられた第１開口部と対応する第２開口部を形成する絶縁テープ形成工程と、前記配線基板を、前記第１開口部と第２開口部が平面的に重なるように前記絶縁テープに接着する配線基板接着工程と、前記配線基板が接着された絶縁テープの、前記配線基板の外側の所定位置に半導体チップを接着する半導体チップ接着工程と、前記配線基板に設けられた接続端子と前記半導体チップの外部電極とを接続する接続工程と、前記接続端子と前記外部電極が接続された絶縁テープを複数枚積層して接着するチップ積層工程と、前記接続端子と外部電極の接続部分を封止する封止工程を備えることを特徴とする半導体装置の製造方法。
【００１４】
前記（１）によれば、前記複数個の半導体チップをそれぞれ、絶縁体２を介在させて積層し、積層された半導体チップの外側の所定位置に、前記半導体チップと対応する配線基板を積層させて配置することで、複数個の半導体チップを積層したときに、前記配線基板が前記半導体チップ間に介在されることがなく、前記半導体チップのみを積層した厚さ程度に抑えることができる。そのため、半導体装置を薄型化することが可能できる。またこのとき、前記半導体チップの厚さと配線基板の厚さを等しくすることで、各半導体チップと配線基板の相対的な位置が等しく、配線長のばらつきを少なくすることができる。
【００１５】
また、前記各配線基板に設けられる配線のうち、前記それぞれの半導体チップに同一信号を入力する共通配線は、前記各配線基板の開口部に延在するそれぞれの配線を変形させて接続する。このとき、例えば、第１配線基板に設けられた第１配線、第２配線基板に設けられた第２配線のそれぞれを、前記開口部に延在する部分が第１端子と第２端子に分岐させておき、前記第１配線基板と前記第２配線基板は、前記第１配線の第１端子と前記第２配線の第２端子、及び前記第１配線の第２端子と前記第２配線の第１端子がそれぞれ平面的に重なるように積層する。そして、前記第２配線の第１端子を変形させて前記第１配線の第２端子と接続することにより、前記各配線基板間の共通配線の接続が容易になる。また、上層に積層された配線基板に形成された配線を容易に配線基板外部に引き出すことができる。
【００１６】
また、前記共通配線の開口部に延在する部分を分岐させた場合、前記第１端子を変形させて、他の配線基板の第２端子と接続するため、金型を用いて前記第１端子を変形させなければならないが、前記配線基板上の配線が微細化されているため、前記第１端子を変形させることが難しくなってきている。そのため、前記共通配線を分岐させずに、前記各共通配線上の所定位置に円形あるいは矩形の開口部を形成し、各開口部に導電体を充填してスルーホール配線を形成し、前記各共通配線同士を前記スルーホール配線により接続することで、前記各配線基板間の共通配線同士を容易に接続することができる。
【００１７】
また、前記（２）によれば、前記（１）の半導体装置を実装基板上に実装したときに、前記実装基板に対して上層に積層されている配線基板に形成された配線のうち、前記共通配線は、前記（１）の手段のように、開口部で変形させて下層の配線基板の共通配線と接続することで、前記実装基板の配線と接続することができる。また、前記共通配線とは別の、例えばチップセレクト信号などの入力あるいは出力信号を与える配線は、前記配線基板に設けたスルーホール配線に接続する。そして、前記スルーホール配線と前記実装基板の前記配線とは別の配線に接続することにより、前記実装基板の配線と、前記上層の配線基板の配線の接続を容易にすることができる。また、前記配線基板に設けられるスルーホール配線と実装基板上の配線を突起導体（バンプ）により接続することにより、最下層の前記配線基板と実装基板の間に隙間がある場合でも接続が容易であり、実装したときの半導体装置の安定性も向上する。
【００１８】
また、前記（３）によれば、前記（１）の半導体装置を製造する際に、配線基板とは別の接着性を有する絶縁テープに前記配線基板を接着し、前記絶縁テープの、前記配線基板の外側の所定位置に半導体チップを接着することにより、前記配線基板と半導体チップが平面的に重ならないようにすることができる。そのため、前記絶縁テープに接着した前記配線基板及び半導体チップをそれぞれ積層して前記絶縁テープにより接着することで、前記半導体チップを複数個積層した場合に、前記半導体装置が厚くなることを抑えることができる。
【００１９】
また、前記各配線基板の配線のうち、同一の信号を入力する共通配線は、その一端を第１端子と第２端子分岐させておき、前記配線基板を積層させたときに第１配線基板の第１端子と第２配線基板の第２端子が平面的に重なるように二種類の配線パターンを形成し、前記各配線基板の第１端子を変形させることにより、前記各配線基板が積層されたときに、前記共通配線の接続を容易にすることができる。
【００２０】
また、前記絶縁テープを用いることにより、前記配線基板は、半導体チップの外部電極と接続する端子電極及び外部端子が形成できる程度の面積があればよく、従来の配線基板に比べて、ＴＡＢテープ上に割当てられる１個分の配線基板形成領域を小さくすることができる。そのため、１個の配線基板を形成するのに必要な材料費を低減できる。また、配線基板１個あたりに必要な材料費が低減されるため、複数個の半導体チップを積層するために複数個の配線基板を用いる場合でも材料費の増大を抑えることができる。そのため、半導体装置の製造コストを低減させることができる。
【００２１】
以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
【００２２】
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号をつけ、その繰り返しの説明は省略する。
【００２３】
【発明の実施の形態】
（実施例１）
図１及び図２は、本発明による実施例１の半導体装置の概略構成を示す模式図であり、図１は半導体装置の平面図、図２は図１の正面図である。
【００２４】
図１及び図２において、１は半導体チップ、２は絶縁テープ（接着テープ）、２０１は第２開口部、３は配線基板、３０１は絶縁基板（テープ基材）、３０２は配線、３０５は第１開口部、４は封止樹脂、５は放熱板、６は実装基板、７は接着剤、８は電極端子、９は突起導体（バンプ）である。
【００２５】
本実施例１の半導体装置は、図１及び図２に示すように、複数個、例えば１０個の半導体チップ１が、接着性を有する絶縁テープ２を介在して積層接着されている。また、前記積層された半導体チップ１の外側の所定位置には、前記各半導体チップ１と対応する１０個の配線基板３のそれぞれが、前記絶縁テープ２を介在して積層接着されている。前記各配線基板３は、例えば、ポリイミドテープのような絶縁基板（テープ基材）３０１に配線３０２が設けられており、前記配線３０２の一部は、図１に示すように、前記配線基板３（絶縁基板３０１）に設けられた第１開口部３０５に延在している。また、図１及び図２では省略しているが、前記各配線基板３に設けられる配線３０２は、前記絶縁テープ２に設けられた第２開口部２０１で前記各半導体チップ１の外部電極と接続されている。前記配線基板３に用いる絶縁基板（テープ基材）３０１は、ポリイミドテープに限らず、ガラスエポキシテープ、アラミドエポキシテープ等を用いてもよい。このとき、前記各配線基板３の積層方向の厚さは、前記各半導体チップ１の積層方向の厚さと同じ厚さ、例えば、前記半導体チップ１が薄型の場合には約５０μｍから７０μｍ程度の厚さにする。
【００２６】
また、前記絶縁体２は、ＰＥＴ（ポリエチレンテレフタレート）等のテープ材料の両面に、例えば、エポキシ系の接着剤を塗布した３層構造の接着テープであり、前記配線と外部電極の接続部分には、図１に示すように、第１開口部２０１が設けられており、前記第２開口部２０１から充填されたモールド樹脂４により、前記半導体チップ１の外部電極と前記配線３０２の接続部分が樹脂封止されている。前記絶縁体２に塗布する接着剤は、エポキシ系に限らず、アクリル変成エポキシ系や、シリコーンゴム系、熱可塑性ポリイミド、酢酸ビニル系、アクリルニトリルゴム等を用いてもよい。
【００２７】
また、前記積層された半導体チップ１の最上層にある半導体チップ上には、前記半導体チップ１で発生する熱を放出する放熱板５が設けられている。
【００２８】
前記積層型の半導体装置は、例えば、図２に示したように、最下層の半導体チップ１を実装基板６上に接着剤８により接着し、最下層の配線基板３に設けられた配線３０２と前記実装基板６の電極端子８とを接続、あるいは前記最下層の配線基板２に設けられた端子電極（図示しない）と前記電極端子８とを突起電極（バンプ）９により接続して実装される。
【００２９】
次に、本実施例１の半導体装置における、配線接続部分の構成を説明するが、説明を簡単にするために、３個の半導体チップを積層した場合について説明する。また、前記３個の半導体チップは、ＳＲＡＭやＥＥＰＲＯＭのようなメモリー系の半導体装置であるとする。
【００３０】
図３乃至図７は、本実施例１の半導体装置の要部拡大模式図であり、図３は第３配線基板２Ｃ及び第３半導体チップ１Ｃの部分拡大平面図、図４は第２配線基板２Ｂ及び第２半導体チップ１Ｂの部分拡大平面図、図５は第１配線基板２Ａ及び第１半導体チップ１Ａの部分拡大平面図、図６は図３乃至図５におけるＡ−Ａ’線での模式断面図、図７は図３乃至図５におけるＢ−Ｂ’線での模式断面図である。
【００３１】
図３乃至図７において、１Ａは第１半導体チップ、１Ｂは第２半導体チップ、１Ｃは第３半導体チップ、１０１は外部電極、２は絶縁テープ（接着テープ）、２０１は第２開口部、３Ａは第１配線基板、３Ｂは第２配線基板、３Ｃは第３配線基板、３０１は絶縁基板、３０２は共通配線、３０２Ａは接続端子、３０２Ｂは第１端子、３０２Ｃは第２端子、３０３は選択配線、３０４Ａは第１スルーホール配線、３０４Ｂは第２スルーホール配線、３０４Ｃは第３スルーホール配線、３０５は第１開口部である。
【００３２】
本実施例１の半導体装置における、前記各半導体チップ１及び各配線基板３の接続部分のうち、最下層に設けられる第１配線基板３Ａは、図３、図６、及び図７に示すように、例えば、ポリイミドなどの絶縁基板３０１に各半導体チップに共通の信号を入力する共通配線３０２と、各半導体チップで区別される選択信号を入力する選択配線３０３が形成されており、前記共通配線３０２の接続端子３０２Ａ及び前記選択配線３０３の接続端子３０３Ａは、前記接着テープ２に設けられた第２開口部２０１に突出している。前記第２開口部２０１に突出した共通配線３０２の接続端子３０２Ａ及び前記選択配線３０３の接続端子３０３Ａは、最下層に設けられる第１半導体チップ１Ａの外部電極１０１と接続される。
【００３３】
また、前記共通配線３０２は、前記絶縁基板３０１上で第１端子３０２Ｂと第２端子３０２Ｃに分岐しており、前記第１端子３０２Ｂ及び第２端子３０２Ｃは前記絶縁基板３０１上に設けられた第１開口部３０５に延在している。このとき、例えば、前記第１端子３０２Ｂの先端は前記第１開口部３０５上にあり、前記第２端子３０２Ｃの先端は、前記第１開口部３０５を横切って前記絶縁基板３０１上にある。また、前記第１端子３０２Ｂは、図６に示すように、前記第１開口部３０５内で変形して前記実装基板６に設けられた電極端子８と接続されている。
【００３４】
また、前記選択配線３０３は、前記絶縁基板３０１上を所定のパターンで引き回されて、前記絶縁基板３０１上に形成された第１スルーホール配線３０４Ａと接続されている。前記第１スルーホール３０４配線Ａは図６に示すように、前記各配線基板及び接着テープを貫通するように設けられており、前記実装基板６上の配線８と、例えば、Ｐｂ−Ｓｎ系はんだ等の突起導体（バンプ）９により接続されている。また、図では省略しているが、前記接着テープ２の、前記第１開口部３０５と重なる部分にも開口部が設けられている。
【００３５】
前記第１配線基板３Ａ及び第１半導体チップ１Ａの上に積層される第２配線基板３Ｂ及び第２半導体チップ１Ｂは、前記第１配線基板３Ａ及び第１半導体チップ１Ａ部分とほぼ同様の構成であり、図４、図６、及び図７に示すように、前記第２配線基板３Ｂには、絶縁基板３０１に前記共通配線３０２と選択配線３０３が形成されている。前記共通配線３０２の接続端子３０２Ａ及び前記選択配線３０３の接続端子３０３Ａは、前記接着テープ２に設けられた第２開口部２０１に突出しており、前記第２半導体チップ１Ｂの外部電極１０１と接続される。
【００３６】
また、前記共通配線３０２は、前記絶縁基板３０１上で第１端子３０２Ｂと第２端子３０２Ｃに分岐しており、前記第１端子３０２Ｂ及び第２端子３０２Ｃは前記絶縁基板３０１上に設けられた第１開口部３０５に延在している。このとき、前記第２配線基板３Ｂでは、図４に示すように、前記第１端子３０２Ｂの先端は前記第１開口部上３０５にあり、前記第２端子３０２Ｃの先端は、前記第１開口部を横切って前記絶縁基板３０１上にある。
【００３７】
またこのとき、前記第１配線基板３Ａと第２配線基板３Ｂ、第１半導体チップ１Ａと第２半導体チップ１Ｂは、図４におけるＡ−Ａ’線及びＢ−Ｂ’線のそれぞれが、図３のＡ−Ａ’線及びＢ−Ｂ’線と重なるように積層されている。そのため、前記第１配線基板３Ａの第１端子３０２Ｂ上に前記第２配線基板３Ｂの第２端子３０２Ｃがきて、前記第１配線基板３Ａの第２端子３０２Ｃ上に前記第２配線基板の第１端子３０２Ｂがくる。また、前記第２配線基板３Ｂの第１端子３０２Ｂは、図７に示すように、前記第１開口部３０５内で変形しており、前記第１配線基板３Ａの第２端子３０２Ｃと接続されている。そのため、前記第１配線基板３Ａの第１端子３０２Ｂから入力された信号は、前記第１半導体チップ１Ａの外部電極１０１に入力されるとともに、同一の信号が、前記第１配線基板３Ａの第２端子３０２Ｃから前記第２配線基板３Ｂの第１接続端子３０２Ｂを通って、前記第２半導体チップ１Ｂの外部電極１０１にも入力される。
【００３８】
また、前記第２配線基板３Ｂに設けられた選択配線３０３は、前記絶縁基板３０１上を所定のパターンで引き回されて、前記第１配線基板３Ａに設けられた第１スルーホール配線３０４Ａとは異なる位置に形成された第２スルーホール３０配線４Ｂと接続されている。また、図では示していないが、前記第２スルーホール配線３０４Ｂは、前記第１スルーホール配線３０４Ａと同様に、前記実装基板上の別の配線と突起導体（バンプ）で接続されている。
【００３９】
最上層に積層される第３配線基板３Ｃ及び第３半導体チップ１Ｃも、前記第１配線基板３Ａ及び第１半導体チップ１Ａとほぼ同様の構成であり、図５、図６、及び図７に示すように、絶縁基板３０１には共通配線３０２と選択配線３０３が形成されている。また、前記共通配線３０２の接続端子３０２Ａ及び前記選択配線３０３の接続端子３０３Ａは、前記接着テープ２に設けられた第２開口部２０１に突出しており、最上層に設けられる第３半導体チップ１Ｃの外部電極１０１と接続される。
【００４０】
また、前記共通配線３０２は、前記絶縁基板３０１上で第１端子３０２Ｂと第２端子３０２Ｃに分岐しており、前記第１端子３０２Ｂ及び第２端子３０２Ｃは前記絶縁基板３０１上に設けられた第１開口部３０５に延在している。前記第３配線基板３Ｃでは、図５に示すように、前記第１端子３０２Ｂの先端は前記第１開口部上３０５にあり、前記第２端子３０２Ｃの先端は、前記第２開口部を横切って前記絶縁基板３０１上にある。
【００４１】
またこのとき、前記第３配線基板３Ｃと第２配線基板３Ｂ、第３半導体チップ１Ｃと第２半導体チップ１Ｂは、図５におけるＡ−Ａ’線及びＢ−Ｂ’線のそれぞれが、図４のＡ−Ａ’線及びＢ−Ｂ’線と重なるように積層されている。そのため、前記第２配線基板３Ｂの第１端子３０２Ｂ上に前記第３配線基板３Ｃの第２端子３０２Ｃがきて、前記第２配線基板３Ｂの第２端子３０２Ｃ上に前記第３配線基板３Ｃの第１端子３０２Ｂがくる。また、前記第３配線基板３Ｃの第１端子３０２Ｂは、図６に示すように、前記第１開口部３０５内で変形しており、前記第２配線基板３Ｂの第２端子３０２Ｃと接続されている。そのため、前記第１配線基板３Ａの第１端子３０２Ｂから、前記第１半導体チップ１Ａの外部電極１０１に入力されるとともに、前記第１配線基板３Ａの第２端子３０２Ｃから前記第２配線基板３Ｂの第１端子３０２Ｂを通って、前記第２半導体チップ１Ｂの外部電極１０１に入力される信号と同一の信号が、前記第２配線基板３Ｂの第２端子３０２Ｃから前記第３配線基板３Ｃの第１端子３０２Ｂを通って、前記第３半導体チップ１Ｃの外部電極１０１にも入力される。
【００４２】
また、前記第２配線基板３Ｂに設けられた選択配線３０３は、前記絶縁基板３０１上を所定のパターンで引き回されて、前記第１配線基板３Ａに設けられた第１スルーホール配線３０４Ａ、前記第２配線基板３Ｂに設けられた第２スルーホール配線３０４Ｂとは異なる位置に設けられた第３スルーホール配線３０４Ｃ接続されている。また、図では示していないが、前記第３スルーホール配線３０４Ｃも、前記第１スルーホール３０４Ａと同様に、前記実装基板６上の他の配線と突起導体（バンプ）により接続されている。
【００４３】
このように、前記半導体チップ１を、接着材２を介在させて積層し、積層された半導体チップ１の外側の所定位置に、前記半導体チップと対応する配線基板を積層させて配置することで、複数個の半導体チップを積層したときに、前記半導体チップのみを積層した厚さ程度に抑えることができる。そのため、半導体装置を薄型化することができる。またこのとき、前記半導体チップの厚さと配線基板の厚さを等しくすることで、各半導体チップと配線基板の相対的な位置が等しく、配線長のばらつきを低くすることができる。また、図２、図６、及び図７に示したように、前記配線基板に設けられるスルーホール配線と実装基板上の配線を突起導体（バンプ）により接続することにより、最下層の前記配線基板３Ａと実装基板６の間に隙間がある場合でも、接続が容易であり、実装したときの半導体装置の安定性も向上する。
【００４４】
また、図３乃至図７では、第１半導体チップ１Ａ、第２半導体チップ１Ｂ、第３半導体チップ１Ｃの３個の半導体チップを積層した場合の例を示しているが、３つ以上の場合、例えば図２に示したように半導体チップが１０個の場合も、同様の構成で積層することができる。
【００４５】
図８乃至図１７は、本実施例１の半導体装置の製造方法を説明するための模式図である。
【００４６】
以下、図８乃至図１７に沿って、本実施例１の半導体装置の製造方法について説明する。なお、本実施例１では、フラッシュメモリのように、外部電極が、半導体チップの主面上の１辺に沿って設けられているような半導体チップを複数個積層する場合の製造方法について説明する。
【００４７】
まず、図８及び図９に示したように、絶縁基板となるベースフィルム１０に、第１開口部３０５，３０６を形成し、前記ベースフィルム１０上に割り当てられる所定形状の配線基板形成領域１２に、例えば、圧延銅箔、電解銅箔等の銅箔により配線パターンを形成する。このとき、各配線基板形成領域には、図９に示すように、前記共通配線３０２及び選択配線３０３の前記半導体装置を形成するのに必要な配線パターンと、外部接続端子を設けることができるだけの面積があればよいので、例えば、図８に示すように、従来から用いられている３５mm幅のテープで、２列形成することができるとともに、１個分に使用するテープの長さをスプロケット１１の２個分の長さにすることができる。そのため、図１８に示したような、従来の配線基板１個分の配線基板形成領域１５に、１０個の配線基板形成領域を設けることもできる。
【００４８】
また、前記ベースフィルム１０上の各配線基板形成領域１２Ａ，１２Ｂ，１２Ｃに形成される配線パターンは、図９に示すように、各半導体チップに対応してそれぞれ異なる配線パターンが形成される。このとき、前記各半導体チップで共通の同一信号が入力される外部電極と接続する共通配線３０２は、前記図３乃至図５を用いて説明したような、前記外部電極に接続される接続端子と前記第１開口部に延在する第１端子及び第２端子を有する。また、チップセレクト信号のように前記半導体チップごとに別の信号を入力する選択配線３０３は、接続端子と反対側の端子が他の配線基板形成領域の選択配線の端子と重ならないように設計されている。その後、前記配線パターンに金（Ａｕ）もしくは錫（Ｓｎ）等のめっき処理を行う。
【００４９】
次に、ＰＥＴ（ポリエチレンテレフタレート）等の絶縁性のテープ基材の両面に、例えば、エポキシ系の接着剤を塗布した３層構造の接着テープ１３を用意し、金型による打ち抜きなどで、図１０に示すように、前記ベースフィルム１０の第１開口部３０５，３０６に対応する第２開口部２０１，２０２を開口する。
【００５０】
次に、前記ベースフィルムの第１開口部３０５，３０６と前記接着テープ１３の第２開口部２０１，２０２の位置合わせを行い、前記ベースフィルム１０を切断して配線基板３Ａを切り出して、図１１（ａ）及び図１１（ｂ）に示すように、配線基板３Ａを前記接着テープ１３に接着する。本実施例１の半導体装置の製造方法では、図１１（ｂ）に示すように、配線基板３Ａの配線形成面を前記接着テープ１３に向かい合わせて接着する。またこのとき、図１１（ａ）及び図１１（ｂ）では、配線基板１個分しか示していないが、実際には、前記接着テープ１３上に設けられる複数個の各開口部上に各配線基板が順次接着されていく。
【００５１】
次に、図１２（ａ）及び図１２（ｂ）に示すように、前記接着テープ１３に接着された前記配線基板３Ａの外側の所定位置に半導体チップ１（１Ａ）を接着する。このとき、前記半導体チップ１は、図１２（ｂ）に示すように、前記配線基板３Ａの接続端子３０２Ａと前記半導体チップ１（１Ａ）の外部電極１０１が接続できる位置に接着される。また、図１２（ｂ）では、前記半導体チップ１Ａを、前記配線基板３Ａを接着した面の裏側の面に接着しているが、これに限らず、前記配線基板と同じ面に接着しても構わない。
【００５２】
次に、図１３（ａ）及び図１３（ｂ）に示すように、前記配線基板３Ａの接続端子３０２Ａと前記半導体チップ１の外部電極１０１を接続する。このときの接続方法としては、例えば、図では省略しているが、前記半導体チップの外部電極１０１上に金バンプなどの突起電極（バンプ）を形成しておき、加熱ツールにより金錫（Ａｕ−Ｓｎ）の共晶一括接合法により接合する方法、または金めっきリードを前記半導体チップの外部電極（アルミ電極）１０１と直接に超音波シングルポイントボンディングにより接合する方法などがあげられる。また、このとき、前記共通配線３０２の第１端子３０２Ｂの折り曲げ加工も同時に行う。
【００５３】
次に、前記接着テープ１３から、前記配線基板３Ａ及び半導体チップ１Ａの部分を切り出すと、図１４（ａ）及び図１４（ｂ）に示したような、本一実施例の半導体装置における１層分の半導体チップ１Ａ及び配線基板３Ａが得られる。このとき、最下層になる配線基板などでは、前記選択配線３０３の他端側を、例えば、金型による打ち抜きあるいはレーザ等により開口してスルーホール配線３０４Ａを形成してもよい。なお、図１１から図１４では、半導体チップ１個分の図を示しているが、実際には接着テープ上に複数個まとめて製造しているため、前記配線基板の配線パターンが異なるものが複数個一度に得られ、例えば、図１５に示したように、共通配線の第１端子３０２Ｂと第２端子３０２Ｃの配置や、選択配線３０３の配線パターンが異なるものが得られる。
【００５４】
次に、前記手順に沿って製造し、図１４及び図１５に示したような、複数個の接着テープに配線基板及び半導体チップを接着したものを、図１６（ａ）及び図１６（ｂ）に示すように、積層して接着する。このとき、図１６では示していないが、図７に示したように、上層に積層した第２配線基板３Ｂの第１端子３０２Ｂと前記第１端子の下にある前記第１配線基板３Ａの第２端子３０２Ｃは平面的に重なり、前記上層の第２配線基板３Ｂの前記第１端子３０２Ｂが変形して、前記第１配線基板３Ａの第２端子３０２Ｃと接触するようになっている。そのため、積層する前に、前記第２配線基板３Ｂの第１端子３０２Ｂに、例えば、はんだペースト等の導電性ペーストを塗布しておくと、積層して加熱接着する際に前記第１端子３０２Ｂと第２端子３０２Ｃが接合される。
【００５５】
その後、図１４及び図１５に示したような、前記接着テープに前記半導体チップ及び配線基板を接着したものと順次積層し接着していくと、図１７に示したようになる。そして、真空中で前記接着テープ２の第２開口部２０１からモールド樹脂を注入して、前記各配線の接続端子と半導体チップの外部電極部分を封止し、必要に応じて放熱板を取り付けると本実施例１の半導体装置が得られる。このとき、前記配線基板の厚さを、前記半導体チップの厚さと同じ約５０μｍから７０μｍ程度にすることで、前記積層した配線基板の高さが前記積層した半導体チップの高さと同じになる。そのため、前記半導体チップと、その半導体チップの外部電極と接続される配線基板の相対的な位置が変わらず、前記半導体チップと配線基板を隙間なく積層することができる。
【００５６】
以上の手順に沿って製造された半導体装置を実装基板に実装する場合には、図６及び図７に示したように、最下層の第１配線基板３Ａに設けられた前記共通配線３０２の、変形した第１端子３０２Ｂと実装基板の配線８とを接続し、前記選択配線３０３と接続されるスルーホール配線３０４は、Ｐｂ−Ｓｎ系はんだなどの突起電極（バンプ）９により接続する。
【００５７】
以上説明したように、本実施例１によれば、前記半導体チップ１を、接着材２を介在させて積層し、積層された半導体チップの外側の所定位置に、前記半導体チップと対応する配線基板を積層させて配置することで、複数個の半導体チップを積層した半導体装置を薄型化することが可能できる。またこのとき、前記半導体チップの厚さと配線基板の厚さを等しくすることで、各半導体チップと配線基板の相対的な位置が等しく、隙間なく積層することができる。
【００５８】
また、前記半導体装置に用いる配線基板を、前記配線及び接続端子を形成するのに必要な所定の大きさにすることで、１個あたりの配線基板に使用する絶縁基板の面積を小さくすることができる。そのため、従来の配線基板を１個作る面積に複数個の配線基板を作ることができ、配線基板の製造に必要な材料費を低減し、半導体装置の製造コストを低減させることができる。
【００５９】
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることはもちろんである。
【００６０】
例えば、前記実施例１では、例えば、フラッシュメモリのような、外部電極が前記半導体チップの一つの辺に沿って形成されている半導体チップを積層した半導体装置について説明したが、これに限らず、前記外部電極が対向する二辺に沿って形成されている半導体チップを用いることも可能である。ただし、外部電極が二方向にある半導体チップの場合には、前記図１１に示したような、接着テープに配線基板を接着する工程で、半導体チップを接着する領域の両側に二つの配線基板を接着し、前記二つの配線基板の間に半導体チップを接着するときの、前記半導体チップの外部電極と両側の配線基板の接続端子との位置合わせに高精度が要求される。そこで、位置合わせの精度を上げるために接着テープの移動速度、言い換えれば作業速度を遅くする必要がある。
【００６１】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００６２】
（１）複数個の半導体チップを、絶縁体を介在して積層した半導体装置において、半導体装置の製造コストを低減することができる。
【００６３】
（２）複数個の半導体チップを、絶縁体を介して積層した半導体装置において、前記半導体装置が厚くなるのを抑えることができる。
【図面の簡単な説明】
【図１】 本発明による実施例１の電子装置の概略構成を示す模式平面図である。
【図２】 図１の模式正面図である。
【図３】 本実施例１の電子装置における半導体装置の概略構成を示す部分拡大図である。
【図４】 本実施例１の電子装置における半導体装置の概略構成を示す部分拡大図である。
【図５】 本実施例１の電子装置における半導体装置の概略構成を示す部分拡大図である。
【図６】 本実施例１の電子装置における半導体装置の概略構成を示す部分拡大図である。
【図７】 本実施例１の電子装置における半導体装置の概略構成を示す部分拡大図である。
【図８】 本実施例１の半導体装置の製造方法を説明するための模式図である。
【図９】 本実施例１の半導体装置の製造方法を説明するための模式図である。
【図１０】 本実施例１の半導体装置の製造方法を説明するための模式図である。
【図１１】 本実施例１の半導体装置の製造方法を説明するための模式図である。
【図１２】 本実施例１の半導体装置の製造方法を説明するための模式図である。
【図１３】 本実施例１の半導体装置の製造方法を説明するための模式図である。
【図１４】 本実施例１の半導体装置の製造方法を説明するための模式図である。
【図１５】 本実施例１の半導体装置の製造方法を説明するための模式図である。
【図１６】 本実施例１の半導体装置の製造方法を説明するための模式図である。
【図１７】 本実施例１の半導体装置の製造方法を説明するための模式図である。
【図１８】 従来の配線基板の形成例を示す模式図である。
【符号の説明】
１ 半導体チップ
１Ａ 第１半導体チップ
１Ｂ 第２半導体チップ
１Ｃ 第３半導体チップ
２ 絶縁体（接着テープ）
２０１，２０２ 第２開口部
３ 配線基板
３Ａ 第１配線基板
３Ｂ 第２配線基板
３Ｃ 第３配線基板
３０１ 絶縁基板
３０２ 共通配線
３０２Ａ 接続端子
３０２Ｂ 第１端子
３０２Ｃ 第２端子
３０３ 選択配線
３０４Ａ 第１スルーホール配線
３０４Ｂ 第２スルーホール配線
３０４Ｃ 第３スルーホール配線
３０５，３０６ 第１開口部
３０７ 共通スルーホール配線
４ 封止樹脂
５ 放熱板
６ 実装基板
７ 接着剤
８ 配線
９ 突起導体（バンプ）
１０ ベースフィルム
１１ スプロケットホール
１２，１２Ａ，１２Ｂ，１２Ｃ 配線基板形成領域
１３ 絶縁テープ
１４ はんだボール
１５ 配線基板形成領域
１６ 半導体チップ接着領域
１７ 配線
【発明の属する技術分野】
本発明は、半導体装置及び電子装置ならびにその製造方法に関し、特に、複数個の半導体チップが絶縁体を介在して積層されている三次元構造の半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
従来、複数個の半導体チップを実装基板上に高密度で実装する方法の一つとして、前記各半導体チップを積層した三次元構造の半導体装置が用いられる。前記半導体チップを積層した半導体装置には、例えば、ＴＡＢ（Tape Automated Bonding）テープ等の絶縁基板に配線を設けた配線基板（テープ基板）を半導体チップの外部電極形成面に張り付けて、前記配線の接続端子と前記外部電極を接続したものを実装基板上に積層している。前記積層型の半導体装置では、前記配線の半導体チップの外側に突出した部分を折り曲げて実装基板上の電極端子と接続している。
【０００３】
前記積層型の半導体装置には、例えば、デジタルカメラや、ＰＤＡ（Personal Digital Assistant）等の記憶媒体として用いられるメモリーカードのような、ＳＲＡＭ（Static Random Access Memory ）やＥＥＰＲＯＭなどのメモリー系の半導体チップを複数個積層したものや、前記メモリー系の半導体チップ、ＣＰＵ、ＤＳＰ等を積層してモジュール化した電子システムモジュールなどがある。前記積層型の半導体装置は、近年の半導体チップの薄型化により、例えば、前記メモリーカードでは、積層する半導体チップの個数を増やして記憶容量の大容量化が進み、前記電子システムモジュールでは、高機能化、小型化などが進んでいる。
【０００４】
【発明が解決しようとする課題】
しかしながら、前記従来の技術では、前記各半導体チップに張り付ける配線基板を製造する際に、図１８に示すように、前記半導体チップを接着する領域１６の外側に突出した配線１７を形成するため、前記配線基板を形成するための配線基板形成領域１５が大きくなってしまう。例えば、図１８に示すように、従来の３５mm幅のテープ材料１０を用いたときに、半導体チップ１個に必要な配線基板形成領域１５は、スプロケット１１の約５個分の長さが必要になる。また、複数個の半導体チップを積層すると、積層した半導体チップの数と同数の配線基板が必要であり、例えば、１０個の半導体チップを積層する場合には、図１８に示したような、面積の広い配線基板が１０個必要になる。
【０００５】
また、複数個の半導体チップを積層する場合には、前記半導体チップを接着する領域１６の外側に突出した配線１７を折り曲げて、実装基板の電極端子と接続するため、上層、言い換えると、実装基板から離れた所に積層される半導体チップに張り付けられる配線基板は、前記実装基板に近いところに積層される配線基板に比べて、長い配線が必要になり、前記実装基板に近いところに積層される配線基板よりも面積の広い配線基板を製造しなければならない。そのため、積層する半導体チップの数が増えると、必要な配線基板の数が増えるとともに、面積の広い配線基板を製造しなくてはならないので、前記配線基板を製造するための材料費が増大し、前記積層型の半導体装置の製造コストが増大するという問題があった。
【０００６】
また、従来の積層型の半導体装置では、積層する半導体チップの間に、前記配線基板（テープ基板）、前記半導体チップとテープ基板を接着する接着剤を介在させている。近年、半導体チップの薄型化が進み、前記半導体チップを積層したときの厚さを薄くすることができるが、多数個積層した場合には前記テープ基板及び接着剤の厚さが加わってしまうため、半導体装置の薄型化が難しいという問題があった。
【０００７】
本発明の目的は、複数個の半導体チップを、絶縁体を介在して積層した半導体装置において、半導体装置の製造コストを低減することが可能な技術を提供することにある。
【０００８】
本発明の他の目的は、複数個の半導体チップを、絶縁体を介して積層した半導体装置において、前記半導体装置が厚くなることを抑えることが可能な技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明の概要を説明すれば、以下のとおりである。
【００１１】
（１）複数個の半導体チップがそれぞれ絶縁体を介在して積層され、絶縁基板に配線を設けた配線基板が前記積層されたそれぞれの半導体チップの外側の所定位置に配置され、前記配線基板に設けられた前記配線の接続端子が前記半導体チップの外部電極に接続され、前記配線基板に設けられた開口部で前記各配線同士が接続された半導体装置であって、前記配線のうち、それぞれの半導体チップの同一信号が入力される外部電極に接続された共通配線の前記開口部に延在する部分は、少なくともその一部が前記開口部内でそれぞれ下層側に変形されて下層の配線基板における前記共通配線と接続されている半導体装置である。
【００１２】
（２）実装基板上に、複数個の半導体チップがそれぞれ絶縁体を介在して積層された半導体装置が実装された電子装置であって、前記半導体装置は、絶縁基板に配線を設けた配線基板が前記積層されたそれぞれの半導体チップの外側の所定位置に配置され、前記配線基板に設けられた前記配線の接続端子が前記半導体チップの外部電極に接続され、前記配線基板に設けられた開口部で前記各配線同士が接続されており、前記配線のうち、それぞれの半導体チップの同一信号が入力される外部電極に接続された共通配線の前記開口部に延在する部分は、すくなくともその一部が前記開口部内でそれぞれ下層側に変形されて下層の配線基板における前記共通配線と接続され、前記共通配線が前記実装基板上の一つの配線と接続され、前記それぞれの半導体チップに入出力信号を与える前記共通配線とは別の配線は、前記配線基板に設けられたスルーホール配線を介して、前記実装基板上の前記配線とは別の配線に接続されている電子装置である。
【００１３】
（３）絶縁基板に配線を形成するとともに、所定位置に第１開口部を形成する配線基板形成工程と、接着性を有する絶縁テープに、前記配線基板に設けられた第１開口部と対応する第２開口部を形成する絶縁テープ形成工程と、前記配線基板を、前記第１開口部と第２開口部が平面的に重なるように前記絶縁テープに接着する配線基板接着工程と、前記配線基板が接着された絶縁テープの、前記配線基板の外側の所定位置に半導体チップを接着する半導体チップ接着工程と、前記配線基板に設けられた接続端子と前記半導体チップの外部電極とを接続する接続工程と、前記接続端子と前記外部電極が接続された絶縁テープを複数枚積層して接着するチップ積層工程と、前記接続端子と外部電極の接続部分を封止する封止工程を備えることを特徴とする半導体装置の製造方法。
【００１４】
前記（１）によれば、前記複数個の半導体チップをそれぞれ、絶縁体２を介在させて積層し、積層された半導体チップの外側の所定位置に、前記半導体チップと対応する配線基板を積層させて配置することで、複数個の半導体チップを積層したときに、前記配線基板が前記半導体チップ間に介在されることがなく、前記半導体チップのみを積層した厚さ程度に抑えることができる。そのため、半導体装置を薄型化することが可能できる。またこのとき、前記半導体チップの厚さと配線基板の厚さを等しくすることで、各半導体チップと配線基板の相対的な位置が等しく、配線長のばらつきを少なくすることができる。
【００１５】
また、前記各配線基板に設けられる配線のうち、前記それぞれの半導体チップに同一信号を入力する共通配線は、前記各配線基板の開口部に延在するそれぞれの配線を変形させて接続する。このとき、例えば、第１配線基板に設けられた第１配線、第２配線基板に設けられた第２配線のそれぞれを、前記開口部に延在する部分が第１端子と第２端子に分岐させておき、前記第１配線基板と前記第２配線基板は、前記第１配線の第１端子と前記第２配線の第２端子、及び前記第１配線の第２端子と前記第２配線の第１端子がそれぞれ平面的に重なるように積層する。そして、前記第２配線の第１端子を変形させて前記第１配線の第２端子と接続することにより、前記各配線基板間の共通配線の接続が容易になる。また、上層に積層された配線基板に形成された配線を容易に配線基板外部に引き出すことができる。
【００１６】
また、前記共通配線の開口部に延在する部分を分岐させた場合、前記第１端子を変形させて、他の配線基板の第２端子と接続するため、金型を用いて前記第１端子を変形させなければならないが、前記配線基板上の配線が微細化されているため、前記第１端子を変形させることが難しくなってきている。そのため、前記共通配線を分岐させずに、前記各共通配線上の所定位置に円形あるいは矩形の開口部を形成し、各開口部に導電体を充填してスルーホール配線を形成し、前記各共通配線同士を前記スルーホール配線により接続することで、前記各配線基板間の共通配線同士を容易に接続することができる。
【００１７】
また、前記（２）によれば、前記（１）の半導体装置を実装基板上に実装したときに、前記実装基板に対して上層に積層されている配線基板に形成された配線のうち、前記共通配線は、前記（１）の手段のように、開口部で変形させて下層の配線基板の共通配線と接続することで、前記実装基板の配線と接続することができる。また、前記共通配線とは別の、例えばチップセレクト信号などの入力あるいは出力信号を与える配線は、前記配線基板に設けたスルーホール配線に接続する。そして、前記スルーホール配線と前記実装基板の前記配線とは別の配線に接続することにより、前記実装基板の配線と、前記上層の配線基板の配線の接続を容易にすることができる。また、前記配線基板に設けられるスルーホール配線と実装基板上の配線を突起導体（バンプ）により接続することにより、最下層の前記配線基板と実装基板の間に隙間がある場合でも接続が容易であり、実装したときの半導体装置の安定性も向上する。
【００１８】
また、前記（３）によれば、前記（１）の半導体装置を製造する際に、配線基板とは別の接着性を有する絶縁テープに前記配線基板を接着し、前記絶縁テープの、前記配線基板の外側の所定位置に半導体チップを接着することにより、前記配線基板と半導体チップが平面的に重ならないようにすることができる。そのため、前記絶縁テープに接着した前記配線基板及び半導体チップをそれぞれ積層して前記絶縁テープにより接着することで、前記半導体チップを複数個積層した場合に、前記半導体装置が厚くなることを抑えることができる。
【００１９】
また、前記各配線基板の配線のうち、同一の信号を入力する共通配線は、その一端を第１端子と第２端子分岐させておき、前記配線基板を積層させたときに第１配線基板の第１端子と第２配線基板の第２端子が平面的に重なるように二種類の配線パターンを形成し、前記各配線基板の第１端子を変形させることにより、前記各配線基板が積層されたときに、前記共通配線の接続を容易にすることができる。
【００２０】
また、前記絶縁テープを用いることにより、前記配線基板は、半導体チップの外部電極と接続する端子電極及び外部端子が形成できる程度の面積があればよく、従来の配線基板に比べて、ＴＡＢテープ上に割当てられる１個分の配線基板形成領域を小さくすることができる。そのため、１個の配線基板を形成するのに必要な材料費を低減できる。また、配線基板１個あたりに必要な材料費が低減されるため、複数個の半導体チップを積層するために複数個の配線基板を用いる場合でも材料費の増大を抑えることができる。そのため、半導体装置の製造コストを低減させることができる。
【００２１】
以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
【００２２】
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号をつけ、その繰り返しの説明は省略する。
【００２３】
【発明の実施の形態】
（実施例１）
図１及び図２は、本発明による実施例１の半導体装置の概略構成を示す模式図であり、図１は半導体装置の平面図、図２は図１の正面図である。
【００２４】
図１及び図２において、１は半導体チップ、２は絶縁テープ（接着テープ）、２０１は第２開口部、３は配線基板、３０１は絶縁基板（テープ基材）、３０２は配線、３０５は第１開口部、４は封止樹脂、５は放熱板、６は実装基板、７は接着剤、８は電極端子、９は突起導体（バンプ）である。
【００２５】
本実施例１の半導体装置は、図１及び図２に示すように、複数個、例えば１０個の半導体チップ１が、接着性を有する絶縁テープ２を介在して積層接着されている。また、前記積層された半導体チップ１の外側の所定位置には、前記各半導体チップ１と対応する１０個の配線基板３のそれぞれが、前記絶縁テープ２を介在して積層接着されている。前記各配線基板３は、例えば、ポリイミドテープのような絶縁基板（テープ基材）３０１に配線３０２が設けられており、前記配線３０２の一部は、図１に示すように、前記配線基板３（絶縁基板３０１）に設けられた第１開口部３０５に延在している。また、図１及び図２では省略しているが、前記各配線基板３に設けられる配線３０２は、前記絶縁テープ２に設けられた第２開口部２０１で前記各半導体チップ１の外部電極と接続されている。前記配線基板３に用いる絶縁基板（テープ基材）３０１は、ポリイミドテープに限らず、ガラスエポキシテープ、アラミドエポキシテープ等を用いてもよい。このとき、前記各配線基板３の積層方向の厚さは、前記各半導体チップ１の積層方向の厚さと同じ厚さ、例えば、前記半導体チップ１が薄型の場合には約５０μｍから７０μｍ程度の厚さにする。
【００２６】
また、前記絶縁体２は、ＰＥＴ（ポリエチレンテレフタレート）等のテープ材料の両面に、例えば、エポキシ系の接着剤を塗布した３層構造の接着テープであり、前記配線と外部電極の接続部分には、図１に示すように、第１開口部２０１が設けられており、前記第２開口部２０１から充填されたモールド樹脂４により、前記半導体チップ１の外部電極と前記配線３０２の接続部分が樹脂封止されている。前記絶縁体２に塗布する接着剤は、エポキシ系に限らず、アクリル変成エポキシ系や、シリコーンゴム系、熱可塑性ポリイミド、酢酸ビニル系、アクリルニトリルゴム等を用いてもよい。
【００２７】
また、前記積層された半導体チップ１の最上層にある半導体チップ上には、前記半導体チップ１で発生する熱を放出する放熱板５が設けられている。
【００２８】
前記積層型の半導体装置は、例えば、図２に示したように、最下層の半導体チップ１を実装基板６上に接着剤８により接着し、最下層の配線基板３に設けられた配線３０２と前記実装基板６の電極端子８とを接続、あるいは前記最下層の配線基板２に設けられた端子電極（図示しない）と前記電極端子８とを突起電極（バンプ）９により接続して実装される。
【００２９】
次に、本実施例１の半導体装置における、配線接続部分の構成を説明するが、説明を簡単にするために、３個の半導体チップを積層した場合について説明する。また、前記３個の半導体チップは、ＳＲＡＭやＥＥＰＲＯＭのようなメモリー系の半導体装置であるとする。
【００３０】
図３乃至図７は、本実施例１の半導体装置の要部拡大模式図であり、図３は第３配線基板２Ｃ及び第３半導体チップ１Ｃの部分拡大平面図、図４は第２配線基板２Ｂ及び第２半導体チップ１Ｂの部分拡大平面図、図５は第１配線基板２Ａ及び第１半導体チップ１Ａの部分拡大平面図、図６は図３乃至図５におけるＡ−Ａ’線での模式断面図、図７は図３乃至図５におけるＢ−Ｂ’線での模式断面図である。
【００３１】
図３乃至図７において、１Ａは第１半導体チップ、１Ｂは第２半導体チップ、１Ｃは第３半導体チップ、１０１は外部電極、２は絶縁テープ（接着テープ）、２０１は第２開口部、３Ａは第１配線基板、３Ｂは第２配線基板、３Ｃは第３配線基板、３０１は絶縁基板、３０２は共通配線、３０２Ａは接続端子、３０２Ｂは第１端子、３０２Ｃは第２端子、３０３は選択配線、３０４Ａは第１スルーホール配線、３０４Ｂは第２スルーホール配線、３０４Ｃは第３スルーホール配線、３０５は第１開口部である。
【００３２】
本実施例１の半導体装置における、前記各半導体チップ１及び各配線基板３の接続部分のうち、最下層に設けられる第１配線基板３Ａは、図３、図６、及び図７に示すように、例えば、ポリイミドなどの絶縁基板３０１に各半導体チップに共通の信号を入力する共通配線３０２と、各半導体チップで区別される選択信号を入力する選択配線３０３が形成されており、前記共通配線３０２の接続端子３０２Ａ及び前記選択配線３０３の接続端子３０３Ａは、前記接着テープ２に設けられた第２開口部２０１に突出している。前記第２開口部２０１に突出した共通配線３０２の接続端子３０２Ａ及び前記選択配線３０３の接続端子３０３Ａは、最下層に設けられる第１半導体チップ１Ａの外部電極１０１と接続される。
【００３３】
また、前記共通配線３０２は、前記絶縁基板３０１上で第１端子３０２Ｂと第２端子３０２Ｃに分岐しており、前記第１端子３０２Ｂ及び第２端子３０２Ｃは前記絶縁基板３０１上に設けられた第１開口部３０５に延在している。このとき、例えば、前記第１端子３０２Ｂの先端は前記第１開口部３０５上にあり、前記第２端子３０２Ｃの先端は、前記第１開口部３０５を横切って前記絶縁基板３０１上にある。また、前記第１端子３０２Ｂは、図６に示すように、前記第１開口部３０５内で変形して前記実装基板６に設けられた電極端子８と接続されている。
【００３４】
また、前記選択配線３０３は、前記絶縁基板３０１上を所定のパターンで引き回されて、前記絶縁基板３０１上に形成された第１スルーホール配線３０４Ａと接続されている。前記第１スルーホール３０４配線Ａは図６に示すように、前記各配線基板及び接着テープを貫通するように設けられており、前記実装基板６上の配線８と、例えば、Ｐｂ−Ｓｎ系はんだ等の突起導体（バンプ）９により接続されている。また、図では省略しているが、前記接着テープ２の、前記第１開口部３０５と重なる部分にも開口部が設けられている。
【００３５】
前記第１配線基板３Ａ及び第１半導体チップ１Ａの上に積層される第２配線基板３Ｂ及び第２半導体チップ１Ｂは、前記第１配線基板３Ａ及び第１半導体チップ１Ａ部分とほぼ同様の構成であり、図４、図６、及び図７に示すように、前記第２配線基板３Ｂには、絶縁基板３０１に前記共通配線３０２と選択配線３０３が形成されている。前記共通配線３０２の接続端子３０２Ａ及び前記選択配線３０３の接続端子３０３Ａは、前記接着テープ２に設けられた第２開口部２０１に突出しており、前記第２半導体チップ１Ｂの外部電極１０１と接続される。
【００３６】
また、前記共通配線３０２は、前記絶縁基板３０１上で第１端子３０２Ｂと第２端子３０２Ｃに分岐しており、前記第１端子３０２Ｂ及び第２端子３０２Ｃは前記絶縁基板３０１上に設けられた第１開口部３０５に延在している。このとき、前記第２配線基板３Ｂでは、図４に示すように、前記第１端子３０２Ｂの先端は前記第１開口部上３０５にあり、前記第２端子３０２Ｃの先端は、前記第１開口部を横切って前記絶縁基板３０１上にある。
【００３７】
またこのとき、前記第１配線基板３Ａと第２配線基板３Ｂ、第１半導体チップ１Ａと第２半導体チップ１Ｂは、図４におけるＡ−Ａ’線及びＢ−Ｂ’線のそれぞれが、図３のＡ−Ａ’線及びＢ−Ｂ’線と重なるように積層されている。そのため、前記第１配線基板３Ａの第１端子３０２Ｂ上に前記第２配線基板３Ｂの第２端子３０２Ｃがきて、前記第１配線基板３Ａの第２端子３０２Ｃ上に前記第２配線基板の第１端子３０２Ｂがくる。また、前記第２配線基板３Ｂの第１端子３０２Ｂは、図７に示すように、前記第１開口部３０５内で変形しており、前記第１配線基板３Ａの第２端子３０２Ｃと接続されている。そのため、前記第１配線基板３Ａの第１端子３０２Ｂから入力された信号は、前記第１半導体チップ１Ａの外部電極１０１に入力されるとともに、同一の信号が、前記第１配線基板３Ａの第２端子３０２Ｃから前記第２配線基板３Ｂの第１接続端子３０２Ｂを通って、前記第２半導体チップ１Ｂの外部電極１０１にも入力される。
【００３８】
また、前記第２配線基板３Ｂに設けられた選択配線３０３は、前記絶縁基板３０１上を所定のパターンで引き回されて、前記第１配線基板３Ａに設けられた第１スルーホール配線３０４Ａとは異なる位置に形成された第２スルーホール３０配線４Ｂと接続されている。また、図では示していないが、前記第２スルーホール配線３０４Ｂは、前記第１スルーホール配線３０４Ａと同様に、前記実装基板上の別の配線と突起導体（バンプ）で接続されている。
【００３９】
最上層に積層される第３配線基板３Ｃ及び第３半導体チップ１Ｃも、前記第１配線基板３Ａ及び第１半導体チップ１Ａとほぼ同様の構成であり、図５、図６、及び図７に示すように、絶縁基板３０１には共通配線３０２と選択配線３０３が形成されている。また、前記共通配線３０２の接続端子３０２Ａ及び前記選択配線３０３の接続端子３０３Ａは、前記接着テープ２に設けられた第２開口部２０１に突出しており、最上層に設けられる第３半導体チップ１Ｃの外部電極１０１と接続される。
【００４０】
また、前記共通配線３０２は、前記絶縁基板３０１上で第１端子３０２Ｂと第２端子３０２Ｃに分岐しており、前記第１端子３０２Ｂ及び第２端子３０２Ｃは前記絶縁基板３０１上に設けられた第１開口部３０５に延在している。前記第３配線基板３Ｃでは、図５に示すように、前記第１端子３０２Ｂの先端は前記第１開口部上３０５にあり、前記第２端子３０２Ｃの先端は、前記第２開口部を横切って前記絶縁基板３０１上にある。
【００４１】
またこのとき、前記第３配線基板３Ｃと第２配線基板３Ｂ、第３半導体チップ１Ｃと第２半導体チップ１Ｂは、図５におけるＡ−Ａ’線及びＢ−Ｂ’線のそれぞれが、図４のＡ−Ａ’線及びＢ−Ｂ’線と重なるように積層されている。そのため、前記第２配線基板３Ｂの第１端子３０２Ｂ上に前記第３配線基板３Ｃの第２端子３０２Ｃがきて、前記第２配線基板３Ｂの第２端子３０２Ｃ上に前記第３配線基板３Ｃの第１端子３０２Ｂがくる。また、前記第３配線基板３Ｃの第１端子３０２Ｂは、図６に示すように、前記第１開口部３０５内で変形しており、前記第２配線基板３Ｂの第２端子３０２Ｃと接続されている。そのため、前記第１配線基板３Ａの第１端子３０２Ｂから、前記第１半導体チップ１Ａの外部電極１０１に入力されるとともに、前記第１配線基板３Ａの第２端子３０２Ｃから前記第２配線基板３Ｂの第１端子３０２Ｂを通って、前記第２半導体チップ１Ｂの外部電極１０１に入力される信号と同一の信号が、前記第２配線基板３Ｂの第２端子３０２Ｃから前記第３配線基板３Ｃの第１端子３０２Ｂを通って、前記第３半導体チップ１Ｃの外部電極１０１にも入力される。
【００４２】
また、前記第２配線基板３Ｂに設けられた選択配線３０３は、前記絶縁基板３０１上を所定のパターンで引き回されて、前記第１配線基板３Ａに設けられた第１スルーホール配線３０４Ａ、前記第２配線基板３Ｂに設けられた第２スルーホール配線３０４Ｂとは異なる位置に設けられた第３スルーホール配線３０４Ｃ接続されている。また、図では示していないが、前記第３スルーホール配線３０４Ｃも、前記第１スルーホール３０４Ａと同様に、前記実装基板６上の他の配線と突起導体（バンプ）により接続されている。
【００４３】
このように、前記半導体チップ１を、接着材２を介在させて積層し、積層された半導体チップ１の外側の所定位置に、前記半導体チップと対応する配線基板を積層させて配置することで、複数個の半導体チップを積層したときに、前記半導体チップのみを積層した厚さ程度に抑えることができる。そのため、半導体装置を薄型化することができる。またこのとき、前記半導体チップの厚さと配線基板の厚さを等しくすることで、各半導体チップと配線基板の相対的な位置が等しく、配線長のばらつきを低くすることができる。また、図２、図６、及び図７に示したように、前記配線基板に設けられるスルーホール配線と実装基板上の配線を突起導体（バンプ）により接続することにより、最下層の前記配線基板３Ａと実装基板６の間に隙間がある場合でも、接続が容易であり、実装したときの半導体装置の安定性も向上する。
【００４４】
また、図３乃至図７では、第１半導体チップ１Ａ、第２半導体チップ１Ｂ、第３半導体チップ１Ｃの３個の半導体チップを積層した場合の例を示しているが、３つ以上の場合、例えば図２に示したように半導体チップが１０個の場合も、同様の構成で積層することができる。
【００４５】
図８乃至図１７は、本実施例１の半導体装置の製造方法を説明するための模式図である。
【００４６】
以下、図８乃至図１７に沿って、本実施例１の半導体装置の製造方法について説明する。なお、本実施例１では、フラッシュメモリのように、外部電極が、半導体チップの主面上の１辺に沿って設けられているような半導体チップを複数個積層する場合の製造方法について説明する。
【００４７】
まず、図８及び図９に示したように、絶縁基板となるベースフィルム１０に、第１開口部３０５，３０６を形成し、前記ベースフィルム１０上に割り当てられる所定形状の配線基板形成領域１２に、例えば、圧延銅箔、電解銅箔等の銅箔により配線パターンを形成する。このとき、各配線基板形成領域には、図９に示すように、前記共通配線３０２及び選択配線３０３の前記半導体装置を形成するのに必要な配線パターンと、外部接続端子を設けることができるだけの面積があればよいので、例えば、図８に示すように、従来から用いられている３５mm幅のテープで、２列形成することができるとともに、１個分に使用するテープの長さをスプロケット１１の２個分の長さにすることができる。そのため、図１８に示したような、従来の配線基板１個分の配線基板形成領域１５に、１０個の配線基板形成領域を設けることもできる。
【００４８】
また、前記ベースフィルム１０上の各配線基板形成領域１２Ａ，１２Ｂ，１２Ｃに形成される配線パターンは、図９に示すように、各半導体チップに対応してそれぞれ異なる配線パターンが形成される。このとき、前記各半導体チップで共通の同一信号が入力される外部電極と接続する共通配線３０２は、前記図３乃至図５を用いて説明したような、前記外部電極に接続される接続端子と前記第１開口部に延在する第１端子及び第２端子を有する。また、チップセレクト信号のように前記半導体チップごとに別の信号を入力する選択配線３０３は、接続端子と反対側の端子が他の配線基板形成領域の選択配線の端子と重ならないように設計されている。その後、前記配線パターンに金（Ａｕ）もしくは錫（Ｓｎ）等のめっき処理を行う。
【００４９】
次に、ＰＥＴ（ポリエチレンテレフタレート）等の絶縁性のテープ基材の両面に、例えば、エポキシ系の接着剤を塗布した３層構造の接着テープ１３を用意し、金型による打ち抜きなどで、図１０に示すように、前記ベースフィルム１０の第１開口部３０５，３０６に対応する第２開口部２０１，２０２を開口する。
【００５０】
次に、前記ベースフィルムの第１開口部３０５，３０６と前記接着テープ１３の第２開口部２０１，２０２の位置合わせを行い、前記ベースフィルム１０を切断して配線基板３Ａを切り出して、図１１（ａ）及び図１１（ｂ）に示すように、配線基板３Ａを前記接着テープ１３に接着する。本実施例１の半導体装置の製造方法では、図１１（ｂ）に示すように、配線基板３Ａの配線形成面を前記接着テープ１３に向かい合わせて接着する。またこのとき、図１１（ａ）及び図１１（ｂ）では、配線基板１個分しか示していないが、実際には、前記接着テープ１３上に設けられる複数個の各開口部上に各配線基板が順次接着されていく。
【００５１】
次に、図１２（ａ）及び図１２（ｂ）に示すように、前記接着テープ１３に接着された前記配線基板３Ａの外側の所定位置に半導体チップ１（１Ａ）を接着する。このとき、前記半導体チップ１は、図１２（ｂ）に示すように、前記配線基板３Ａの接続端子３０２Ａと前記半導体チップ１（１Ａ）の外部電極１０１が接続できる位置に接着される。また、図１２（ｂ）では、前記半導体チップ１Ａを、前記配線基板３Ａを接着した面の裏側の面に接着しているが、これに限らず、前記配線基板と同じ面に接着しても構わない。
【００５２】
次に、図１３（ａ）及び図１３（ｂ）に示すように、前記配線基板３Ａの接続端子３０２Ａと前記半導体チップ１の外部電極１０１を接続する。このときの接続方法としては、例えば、図では省略しているが、前記半導体チップの外部電極１０１上に金バンプなどの突起電極（バンプ）を形成しておき、加熱ツールにより金錫（Ａｕ−Ｓｎ）の共晶一括接合法により接合する方法、または金めっきリードを前記半導体チップの外部電極（アルミ電極）１０１と直接に超音波シングルポイントボンディングにより接合する方法などがあげられる。また、このとき、前記共通配線３０２の第１端子３０２Ｂの折り曲げ加工も同時に行う。
【００５３】
次に、前記接着テープ１３から、前記配線基板３Ａ及び半導体チップ１Ａの部分を切り出すと、図１４（ａ）及び図１４（ｂ）に示したような、本一実施例の半導体装置における１層分の半導体チップ１Ａ及び配線基板３Ａが得られる。このとき、最下層になる配線基板などでは、前記選択配線３０３の他端側を、例えば、金型による打ち抜きあるいはレーザ等により開口してスルーホール配線３０４Ａを形成してもよい。なお、図１１から図１４では、半導体チップ１個分の図を示しているが、実際には接着テープ上に複数個まとめて製造しているため、前記配線基板の配線パターンが異なるものが複数個一度に得られ、例えば、図１５に示したように、共通配線の第１端子３０２Ｂと第２端子３０２Ｃの配置や、選択配線３０３の配線パターンが異なるものが得られる。
【００５４】
次に、前記手順に沿って製造し、図１４及び図１５に示したような、複数個の接着テープに配線基板及び半導体チップを接着したものを、図１６（ａ）及び図１６（ｂ）に示すように、積層して接着する。このとき、図１６では示していないが、図７に示したように、上層に積層した第２配線基板３Ｂの第１端子３０２Ｂと前記第１端子の下にある前記第１配線基板３Ａの第２端子３０２Ｃは平面的に重なり、前記上層の第２配線基板３Ｂの前記第１端子３０２Ｂが変形して、前記第１配線基板３Ａの第２端子３０２Ｃと接触するようになっている。そのため、積層する前に、前記第２配線基板３Ｂの第１端子３０２Ｂに、例えば、はんだペースト等の導電性ペーストを塗布しておくと、積層して加熱接着する際に前記第１端子３０２Ｂと第２端子３０２Ｃが接合される。
【００５５】
その後、図１４及び図１５に示したような、前記接着テープに前記半導体チップ及び配線基板を接着したものと順次積層し接着していくと、図１７に示したようになる。そして、真空中で前記接着テープ２の第２開口部２０１からモールド樹脂を注入して、前記各配線の接続端子と半導体チップの外部電極部分を封止し、必要に応じて放熱板を取り付けると本実施例１の半導体装置が得られる。このとき、前記配線基板の厚さを、前記半導体チップの厚さと同じ約５０μｍから７０μｍ程度にすることで、前記積層した配線基板の高さが前記積層した半導体チップの高さと同じになる。そのため、前記半導体チップと、その半導体チップの外部電極と接続される配線基板の相対的な位置が変わらず、前記半導体チップと配線基板を隙間なく積層することができる。
【００５６】
以上の手順に沿って製造された半導体装置を実装基板に実装する場合には、図６及び図７に示したように、最下層の第１配線基板３Ａに設けられた前記共通配線３０２の、変形した第１端子３０２Ｂと実装基板の配線８とを接続し、前記選択配線３０３と接続されるスルーホール配線３０４は、Ｐｂ−Ｓｎ系はんだなどの突起電極（バンプ）９により接続する。
【００５７】
以上説明したように、本実施例１によれば、前記半導体チップ１を、接着材２を介在させて積層し、積層された半導体チップの外側の所定位置に、前記半導体チップと対応する配線基板を積層させて配置することで、複数個の半導体チップを積層した半導体装置を薄型化することが可能できる。またこのとき、前記半導体チップの厚さと配線基板の厚さを等しくすることで、各半導体チップと配線基板の相対的な位置が等しく、隙間なく積層することができる。
【００５８】
また、前記半導体装置に用いる配線基板を、前記配線及び接続端子を形成するのに必要な所定の大きさにすることで、１個あたりの配線基板に使用する絶縁基板の面積を小さくすることができる。そのため、従来の配線基板を１個作る面積に複数個の配線基板を作ることができ、配線基板の製造に必要な材料費を低減し、半導体装置の製造コストを低減させることができる。
【００５９】
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることはもちろんである。
【００６０】
例えば、前記実施例１では、例えば、フラッシュメモリのような、外部電極が前記半導体チップの一つの辺に沿って形成されている半導体チップを積層した半導体装置について説明したが、これに限らず、前記外部電極が対向する二辺に沿って形成されている半導体チップを用いることも可能である。ただし、外部電極が二方向にある半導体チップの場合には、前記図１１に示したような、接着テープに配線基板を接着する工程で、半導体チップを接着する領域の両側に二つの配線基板を接着し、前記二つの配線基板の間に半導体チップを接着するときの、前記半導体チップの外部電極と両側の配線基板の接続端子との位置合わせに高精度が要求される。そこで、位置合わせの精度を上げるために接着テープの移動速度、言い換えれば作業速度を遅くする必要がある。
【００６１】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００６２】
（１）複数個の半導体チップを、絶縁体を介在して積層した半導体装置において、半導体装置の製造コストを低減することができる。
【００６３】
（２）複数個の半導体チップを、絶縁体を介して積層した半導体装置において、前記半導体装置が厚くなるのを抑えることができる。
【図面の簡単な説明】
【図１】 本発明による実施例１の電子装置の概略構成を示す模式平面図である。
【図２】 図１の模式正面図である。
【図３】 本実施例１の電子装置における半導体装置の概略構成を示す部分拡大図である。
【図４】 本実施例１の電子装置における半導体装置の概略構成を示す部分拡大図である。
【図５】 本実施例１の電子装置における半導体装置の概略構成を示す部分拡大図である。
【図６】 本実施例１の電子装置における半導体装置の概略構成を示す部分拡大図である。
【図７】 本実施例１の電子装置における半導体装置の概略構成を示す部分拡大図である。
【図８】 本実施例１の半導体装置の製造方法を説明するための模式図である。
【図９】 本実施例１の半導体装置の製造方法を説明するための模式図である。
【図１０】 本実施例１の半導体装置の製造方法を説明するための模式図である。
【図１１】 本実施例１の半導体装置の製造方法を説明するための模式図である。
【図１２】 本実施例１の半導体装置の製造方法を説明するための模式図である。
【図１３】 本実施例１の半導体装置の製造方法を説明するための模式図である。
【図１４】 本実施例１の半導体装置の製造方法を説明するための模式図である。
【図１５】 本実施例１の半導体装置の製造方法を説明するための模式図である。
【図１６】 本実施例１の半導体装置の製造方法を説明するための模式図である。
【図１７】 本実施例１の半導体装置の製造方法を説明するための模式図である。
【図１８】 従来の配線基板の形成例を示す模式図である。
【符号の説明】
１ 半導体チップ
１Ａ 第１半導体チップ
１Ｂ 第２半導体チップ
１Ｃ 第３半導体チップ
２ 絶縁体（接着テープ）
２０１，２０２ 第２開口部
３ 配線基板
３Ａ 第１配線基板
３Ｂ 第２配線基板
３Ｃ 第３配線基板
３０１ 絶縁基板
３０２ 共通配線
３０２Ａ 接続端子
３０２Ｂ 第１端子
３０２Ｃ 第２端子
３０３ 選択配線
３０４Ａ 第１スルーホール配線
３０４Ｂ 第２スルーホール配線
３０４Ｃ 第３スルーホール配線
３０５，３０６ 第１開口部
３０７ 共通スルーホール配線
４ 封止樹脂
５ 放熱板
６ 実装基板
７ 接着剤
８ 配線
９ 突起導体（バンプ）
１０ ベースフィルム
１１ スプロケットホール
１２，１２Ａ，１２Ｂ，１２Ｃ 配線基板形成領域
１３ 絶縁テープ
１４ はんだボール
１５ 配線基板形成領域
１６ 半導体チップ接着領域
１７ 配線
Claims (11)
- 複数個の半導体チップがそれぞれ絶縁体を介在して積層され、
絶縁基板に配線を設けた配線基板が前記積層されたそれぞれの半導体チップの外側の所定位置に配置され、
前記配線基板に設けられた前記配線の接続端子が前記半導体チップの外部電極に接続され、
前記配線基板に設けられた開口部で前記各配線同士が接続された半導体装置であって、
前記配線のうち、それぞれの半導体チップの同一信号が入力される外部電極に接続された共通配線の前記開口部に延在する部分は、少なくともその一部が前記開口部内でそれぞれ下層側に変形されて下層の配線基板における前記共通配線と接続されていることを特徴とする半導体装置。 - 前記請求項１に記載の半導体装置において、
前記配線基板の積層方向の厚さが前記半導体チップの積層方向の厚さと等しいことを特徴とする半導体装置。 - 前記請求項１または２に記載の半導体装置において、
第１配線基板に設けられた第１配線、第２配線基板に設けられた第２配線のそれぞれは、前記開口部に延在する部分が第１端子と第２端子に分岐しており、
前記第１配線基板と前記第２配線基板は、前記第１配線の第１端子と前記第２配線の第２端子、及び前記第１配線の第２端子と前記第２配線の第１端子がそれぞれ平面的に重なるように積層されており、
前記第２配線の第２端子が変形して前記第１配線の第１端子と接続されることを特徴とする半導体装置。 - 前記請求項１乃至３に記載の半導体装置において、
前記それぞれの半導体チップに共通の入力信号を与える共通配線とは別の配線は、前記配線基板に設けられたスルーホール配線を介して接続されていることを特徴とする半導体装置。 - 実装基板上に、複数個の半導体チップがそれぞれ絶縁体を介在して積層された半導体装置が実装された電子装置であって、
前記半導体装置は、絶縁基板に配線を設けた配線基板が前記積層されたそれぞれの半導体チップの外側の所定位置に配置され、
前記配線基板に設けられた前記配線の接続端子が前記半導体チップの外部電極に接続され、
前記配線基板に設けられた開口部で前記各配線同士が接続されており、
前記配線のうち、それぞれの半導体チップの同一信号が入力される外部電極に接続された共通配線の前記開口部に延在する部分は、すくなくともその一部が前記開口部内でそれぞれ下層側に変形されて下層の配線基板における前記共通配線と接続され、前記共通配線が前記実装基板上の一つの配線と接続され、
前記それぞれの半導体チップに入出力信号を与える前記共通配線とは別の配線は、前記配線基板に設けられたスルーホール配線を介して、前記実装基板上の前記配線とは別の配線に接続されていることを特徴とする電子装置。 - 前記請求項５に記載の電子装置において、
前記スルーホール配線と前記実装基板上の配線とは、突起導体で接続されていることを特徴とする電子装置。 - 絶縁基板に配線を形成するとともに、所定位置に第１開口部を形成する配線基板形成工程と、
接着性を有する絶縁テープに、前記配線基板に設けられた第１開口部と対応する第２開口部を形成する絶縁テープ形成工程と、
前記配線基板を、前記第１開口部と第２開口部が平面的に重なるように前記絶縁テープに接着する配線基板接着工程と、
前記配線基板が接着された絶縁テープの、前記配線基板の外側の所定位置に半導体チップを接着する半導体チップ接着工程と、
前記配線基板に設けられた接続端子と前記半導体チップの外部電極とを接続する接続工程と、
前記接続端子と前記外部電極が接続された絶縁テープを複数枚積層して接着するチップ積層工程と、
前記接続端子と外部電極の接続部分を封止する封止工程を備えることを特徴とする半導体装置の製造方法。 - 前記請求項７に記載の半導体装置の製造方法において、
前記配線基板形成工程は、
前記絶縁性のテープ材料の、複数の配線基板形成領域のそれぞれに所定の開口部を設ける開口部形成工程と、
前記開口部に延在し、前記配線基板形成領域ごとに異なる配線パターンを有する配線を形成する配線形成工程とを備えており、前記各配線基板形成領域を可能な限り小さくすることを特徴とする半導体装置の製造方法。 - 前記請求項８に記載の半導体装置の製造方法において、
前記配線形成工程は、
前記各配線基板形成領域に形成される配線のうち、同一信号を入力する共通配線の前記開口部に延在する部分が第１端子と第２端子に分岐しており、各開口部の基準点からの相対位置が同一になるように形成することを特徴とする半導体装置の製造方法。 - 前記請求項９に記載の半導体装置の製造方法において、
前記接続工程は、
前記配線の接続端子と前記半導体チップの外部電極を接続する工程と、
前記共通配線の第１端子を前記開口部内で変形させる工程とを備えることを特徴とする半導体装置の製造方法。 - 前記請求項９または１０に記載の半導体装置の製造方法において、
前記チップ積層工程は、
第１配線基板の前記第２端子と前記第１配線基板上に積層される第２配線基板の前記第１端子が平面的に重なり、前記第１配線基板の第２端子と前記第１配線基板の第１端子が接続されるように積層することを特徴とする半導体装置の製造方法。
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