JP2001332580A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2001332580A
JP2001332580A JP2000152191A JP2000152191A JP2001332580A JP 2001332580 A JP2001332580 A JP 2001332580A JP 2000152191 A JP2000152191 A JP 2000152191A JP 2000152191 A JP2000152191 A JP 2000152191A JP 2001332580 A JP2001332580 A JP 2001332580A
Authority
JP
Japan
Prior art keywords
metal foil
semiconductor
semiconductor device
semiconductor chip
electrode pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000152191A
Other languages
English (en)
Inventor
Takao Yamazaki
隆雄 山崎
Naoharu Senba
直治 仙波
Yuzo Shimada
勇三 嶋田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2000152191A priority Critical patent/JP2001332580A/ja
Priority to US09/863,077 priority patent/US20010054762A1/en
Publication of JP2001332580A publication Critical patent/JP2001332580A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1029—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1064—Electrical connections provided on a side surface of one or more of the containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00015—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed as prior art
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 複数段の積層構造を容易に得られると共に、
パッケージ外形サイズが半導体チップとほぼ同じで、高
密度実装に適した安価な半導体装置及びその製造方法を
提供する。 【解決手段】 半導体装置は、半導体チップ１とパター
ニングされた金属箔リード２とを備えている。金属箔リ
ード２の先端部には電極パッド３ａが設けられており、
この電極パッド３ａと半導体チップの回路面電極パッド
３ｄとが導電性バンプ４によって電気的に接続され、半
導体チップ回路面全体が絶縁樹脂５で封止されている。
半導体チップ１の回路面外周部には金属箔リード２の平
坦性を保つために、導電性バンプ４とほぼ同じ厚さの絶
縁層６が設けられている。また金属箔リード２は端部が
半導体チップ回路面からはみ出す長さになっており、こ
の端部にはバンプ形成用パッド３ｂ、３ｃが設けられて
いる。この電極パッド３ｂ、３ｃに形成された導電性バ
ンプ７によって上下のチップ間を電気的に接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、更に詳しくは、複数段の積層が可能
であると共に、コンパクト且つ低コストである半導体装
置及びその製造方法に関する。
【０００２】
【従来技術】図１３及び図１４は、特許第２７６５８２
３号公報に記載された従来の三次元積層型の半導体装置
を単体で示す断面図である。図１４に示す半導体装置は
最下段に配置されるものを示し、図１３に示す半導体装
置は最下段以外に配置されるものである。
【０００３】図１３に示す半導体装置は、所定パターン
を有すると共に所定形状に折り曲げられたリードフレー
ム１０７と、このリードフレーム１０７に接着剤１０６
により接着された半導体チップ１０５とを有する。リー
ドフレーム１０７及び半導体チップ１０５は樹脂製のパ
ッケージ胴体１０８で封止されている。リードフレーム
１０７の内部リード部１０２に、半導体チップ１０５の
対応するボンディングパッド１０１がワイヤボンディン
グにより接続されている。また、リードフレーム１０７
は、先端がパッケージ胴体１０８の外部に露出する外部
リード部１０９と、内部リード部１０２と外部リード部
１０９との間に形成された結合リード部１０３とを有す
る。
【０００４】結合リード部１０３は上方に屈曲してパッ
ケージ胴体１０８の上面に露出しており、結合リード部
１０３の裏面には、先端がパッケージ胴体１０８の下面
から露出する垂直接続部１０４が接続されている。結合
リード部１０３及び垂直接続部１０４を介して、上下方
向に積層される複数の半導体装置が相互に電気的且つ機
械的に結合される。
【０００５】図１４に示す半導体装置は、図１３の半導
体装置とほぼ同様の構成を有するが、図１４の半導体装
置においては、外部リード部１０９の露出端が更に外方
に延出し、その延出部を折り曲げて外部リード１１０が
形成されている。
【０００６】図１３の半導体装置を積層して相互に接続
し、図１４の半導体装置を最下段に接続する場合には、
ハンダ又は導電性ペースト等の導電性物質を垂直接続部
１０４の露出端に設け、この導電性物質と結合リード部
分１０３とを接合させて電気的且つ機械的に結合する。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
従来の半導体装置においては、リードフレーム１０７は
その半導体チップの搭載ランドがディンプル構造となっ
ているが、半導体チップ１０５の外形サイズ及び厚さと
無関係に半導体チップ１０５よりも大きくなるように形
成されている。また、垂直接続部１０４が、半導体チッ
プ１０７よりも外側に離れた位置に設けられている。こ
のような構造を有するため、従来の半導体装置は、パッ
ケージサイズが半導体チップ１０７よりも著しく大き
く、標準の半導体モールドパッケージよりも一層大きく
なっている。
【０００８】樹脂封止によるパッケージ胴体１０８は、
垂直接続部１０４の部分のパッケージ胴体用樹脂を除く
形状の特殊な構造を備えた成型金型を用いて形成される
ので、設計変更がある際にはその変更に長時間を要し、
リソースが大となる。また、成型金型を用いているた
め、垂直接続部１０４の加工精度には限界があり、１５
０μｍ以下の狭ピッチに対応することが極めて困難であ
る。このため、パッケージの小型化に限界があり、その
結果として高密度実装が極めて困難になる。更に、積層
時の位置によって外部リード部１０９の露出端の形状が
異なるなど、特殊加工が必要であり、製品コストを上昇
させてしまう。従来のリードフレームは０．１２ｍｍ程
度と比較的厚く形成されているので、パッケージ全体が
厚くなっていた。
【０００９】三次元積層構造においては、電気的に各段
の半導体チップを個別に選択する手段が必須であるが、
これを具体的に可能にする構造は、上記特許公報を含め
て従来開示されていない。各段の半導体装置毎に適合す
る種類のリードフレームが必要になると、各種リードフ
レームの開発工数及び日程等のリソースが大きくなると
同時に、各段数毎の製品管理及び資材管理等の管理費用
が増大する。また、三次元半導体装置の製造数が、歩留
まりが最も低い段における製品発生数によって制限され
ることになり、その他の段数の製品が不良在庫品として
残り、これに伴い高コストを招く。
【００１０】本発明はかかる問題点に鑑みてなされたも
のであって、複数段の積層構造を容易に得ることができ
る構造を有しながらも、パッケージ外形が半導体チップ
よりもあまり大きくなく、高密度実装に適した構造の安
価な半導体装置及びその製造方法を提供することを目的
とする。
【００１１】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体チップと、パターニングされた金属箔リード
と、前記金属箔リードの端部に形成された第１電極パッ
ドと、前記半導体チップの回路面に形成された第２電極
パッドと、前記第１電極パッドと前記第２電極パッドと
を電気的に接続する導電性バンプと、前記半導体チップ
の回路面を封止する樹脂膜と、を有し、前記金属箔リー
ドはその一方の端部が前記半導体チップの回路面からは
み出した部分を有することを特徴とする。
【００１２】また、本発明に係る三次元積層型の半導体
装置は、前記半導体装置が複数段積層されて構成された
三次元積層型の半導体装置であって、前記半導体チップ
の相互間の電気的な接続を、前記金属箔リードの前記第
３電極パッド上に形成された第２導電性バンプにより得
ていることを特徴とする。
【００１３】更に、本発明に係る他の三次元積層型の半
導体装置は、前記半導体装置が複数段積層されて構成さ
れた三次元積層型の半導体装置であって、前記半導体チ
ップの相互間の電気的な接続を、前記半導体チップの側
面に沿って折り曲げられた金属箔リード同士を接続する
ことにより得ていることを特徴とする。
【００１４】更にまた、本発明に係る更に他の三次元積
層型の半導体装置は、前記半導体装置が複数段積層され
て構成された三次元積層型の半導体装置であって、前記
半導体チップの相互間の電気的な接続を前記半導体チッ
プの側面に折り曲げられた金属箔リードと、別の導体パ
ターンとを接続させて得ていることを特徴とする。
【００１５】本発明に係る半導体装置の製造方法は、半
導体チップの回路面の外周部領域に、金属箔リード上の
第１電極パッド、前記半導体チップの回路面上の第２電
極パッド、及び前記第１電極パッドと第２電極パッドと
を接続するための導電性バンプの総厚と実質的に同一の
厚さの第１絶縁層を形成する工程と、前記第１電極パッ
ド又は前記第２電極パッド上に予め第１導電性バンプを
形成する工程と、前記半導体チップと前記金属箔リード
とを前記第１導電性バンプの熱圧着又はリフローにより
接続する工程と、前記金属箔リードを含めた半導体チッ
プ回路面を樹脂封止する工程と、前記金属箔リードの前
記半導体チップからはみ出た部分に設けられた第３電極
パッド上に第２導電性バンプを形成する工程とを有する
ことを特徴とする。
【００１６】また、本発明に係る他の半導体装置の製造
方法は、半導体素子が形成されたウエハ上に、各半導体
素子の外周部領域にのみ第１絶縁層を形成する工程と、
前記ウエハ上の各半導体素子の第２電極パッド上にあら
かじめ第１導電性バンプを形成する工程と、前記第２電
極パッドと前記金属箔リードの端部に形成された第１電
極パッドとをウエハ全体で一括に前記第１導電性バンプ
の熱圧着又はリフローにより接続する工程と、前記金属
箔リードを含めた半導体ウエハ回路面を樹脂封止する工
程と、ウエハ裏面からダイサーで各半導体素子と金属箔
リードとを切断して、個別の半導体装置とする工程とを
有することを特徴とする。
【００１７】本発明の半導体装置では、金属箔リードの
寸法をほぼチップサイズにすることができ、しかも金属
箔リード及び封止樹脂の厚さを極めて薄く形成すること
ができるので、パッケージの外形寸法を半導体チップ外
形よりあまり大きくすることなく、高密度実装に適した
小型形状が得られる。
【００１８】また、本発明の半導体装置を複数段積層す
る際には、金属箔リード末端部に形成された導電性バン
プ同士を熱圧着法又はリフロー法で一括して電気的に結
合するか、又は半導体チップの側面に沿って折り曲げら
れた金属箔リード同士を結合するか、又は半導体チップ
の側面に折り曲げられた金属箔リードと別の導体パター
ンとを結合することにより、三次元積層構型の半導体装
置を簡便に形成することができる。
【００１９】ここで、前記半導体チップの回路面外周領
域には、前記回路面電極パッド上に形成された導電性バ
ンプ厚と実質的に同一の厚さの絶縁層が形成されている
ことが好ましい。このような絶縁層を形成することによ
り、前記金属箔リードと半導体チップの回路面とを絶縁
することができ、且つ金属箔リードの接続後の平坦性を
保つことができる。また、金属箔リードと半導体チップ
との間に隙間ができるので、そこに封止樹脂を挿入しや
すく、金属箔リードを容易に固定することができる。
【００２０】
【発明の実施の形態】以下、添付の図面を参照し、本発
明の実施例について具体的に説明する。図１は本発明の
第１実施例に係る半導体装置を示す断面図である。半導
体装置は、半導体チップ１と、２個の金属箔リード２と
を有する。各金属箔リード２の一方の端部の片面と、他
方の端部の両面には、Ｎｉ／Ａｕ、Ｐｄめっき等で成膜
した夫々電極パッド３ａと、電極パッド３ｂ、３ｃとが
形成されている。そして、電極バッド３ａが形成された
一方の端部側同士を突き合わせて１対の金属箔リード２
が配置されている。この金属箔リード２は、厚さ１００
μｍ以下のＣｕ、Ａｌ等の導電性材料により形成されて
いる。
【００２１】半導体チップ１の回路面上の電極パッド３
ｄと金属箔リード２の一方の端部に形成された電極パッ
ド３ａとは、Ａｕ又はＳｎ−Ｐｂ合金等の導電性バンプ
４によって電気的に接続されている。この接続温度は導
電性バンプの材料によって異なるが、約１５０〜３５０
℃であり、熱圧着法又はリフローによって容易に接続す
ることができる。
【００２２】また、半導体チップ１の回路面の外周領域
には、金属箔リードの接続後の平坦性を保つために、導
電性バンプ４及び電極パッド３ａ、３ｄの総厚とほぼ同
じ厚さで５０μｍ以下の絶縁層６が形成されている。絶
縁層６はポリイミド等の絶縁樹脂、熱可塑接着性樹脂、
又はレジスト等からなり、この絶縁層６は、金属箔リー
ド２を半導体チップ１に接続する前に、半導体チップ１
上にリソグラフィー技術を用いたエッチングによって形
成するものである。又は、金属箔リード２の全面に絶縁
性樹脂膜を塗布又は貼りつけた後、エッチングにより余
分な絶縁性樹脂膜を除去することによって形成すること
もできる。半導体チップ１と金属箔リード２との隙間、
及び金属箔リード２の全体はエポキシ樹脂又は熱可塑接
着性樹脂等の樹脂膜５により封止されて固定されてい
る。金属箔リード２の他方の端部にはバンプ形成用電極
パッド３ｂ、３ｃが形成されており、電極パッド３ｃに
は半導体装置を接続するため、Ｓｎ−Ｐｂ合金、Ｓｎ−
Ｚｎ合金、Ｓｎ−Ａｇ合金等の導電性バンプ７が形成さ
れている。
【００２３】このように構成された本実施例の半導体装
置によれば、金属箔リード２の寸法を半導体チップ１の
寸法と同程度にすることができ、パッケージの外形を半
導体チップ１とほぼ同じサイズにすることができ、高密
度実装が容易になる。また、金属リード２における半導
体チップ１の外方に延出した部分を利用して導電性バン
プ７を形成し、この導電性バンプ７を熱圧着法又はリフ
ロー法により一括して電極パッドに接続することによ
り、半導体チップ１を容易に搭載することができる。
【００２４】次に、本発明の第２実施例について説明す
る。図２は、本発明の第２実施例を示す断面図である。
本実施例は第１の実施例に係る半導体装置を４段重ね、
温度１５０〜２５０℃でのリフローにより、導電性バン
プ７を溶解して下段の半導体装置の電極パッド３ｂに接
続し、半導体チップ１を４段に重ねて、４段構成の三次
元半導体装置としたものである。
【００２５】このように構成された本実施例の半導体装
置においては、金属箔リード２の半導体チップ１からは
み出た部分を利用して電極パッド３ｂ、３ｃを形成し、
上下に積層された図１の半導体装置の上側の半導体装置
の電極パッド３ｃと下側の半導体装置の電極パッド３ｂ
とを導電性パッド７により接続するので、小型で高密度
実装に適した３次元積層構造の半導体装置を得ることが
できる。また、導電性パッド７を熱圧着又はリフローす
ることにより一括して電極パッドに接続することがで
き、積層された各半導体装置の金属泊リード２を容易に
接続することができ、３次元積層構造の半導体装置を容
易に製造することができる。
【００２６】図３は、本発明の第３の実施例を示す断面
図である。本実施例の半導体装置は、半導体チップ１
と、厚さが５０μｍ以下の極薄のＣｕ又はＡｕ等の金属
箔で形成された金属箔リード２とを備えている。本発明
の特徴は、金属箔リード２の上面、即ち、金属箔リード
２における半導体チップ１側と反対側の面に、厚さが５
０μｍ以下のポリイミド等の絶縁層８を形成した点にあ
る。絶縁層８の半導体チップ１からはみ出た部分には、
リソグラフィー技術を用いたエッチング又はレーザー等
によって開口部が形成されており、この開口部に電極パ
ッド３ｂが形成されている。また、金属箔リード２の半
導体チップ１の中央側の端部及び半導体チップ１からは
み出た部分の端部には、夫々、導電性バンプ形成用電極
パッド３ａ、３ｃが形成されている。その他の構成は、
図１に示す第１実施例と同様である。
【００２７】このように、絶縁層８を設けることによ
り、金属箔リード２の平坦性を保つことができると共
に、金属箔リード２の折り曲げ性を容易にすることがで
きる。また、本実施例においても、半導体チップ１から
はみ出た部分に電極パッド３ｂ、３ｃが配置されている
ので、半導体チップ１の接続が容易であり、図１に示す
実施例と同様の効果を奏する。
【００２８】図４は、このように、絶縁層８に積層され
た２層構造の金属箔リード２のパターンの一例を絶縁層
８側から見たものである。この図４に示すように、絶縁
層８には、封止樹脂５を金属箔リード２と半導体チップ
１との隙間に挿入しやすくするために、穴９が開口して
いることが望ましい。なお、図４に示す金属箔リード２
は互い違いに配置されているものである。
【００２９】図５は、本発明の第４実施例を示す断面図
である。本実施例は、図３に示す第３の実施例に係る半
導体装置を４段重ね、温度１５０〜２５０℃でリフロー
することにより、導電性バンプ４を溶解し、半導体チッ
プ１を４段に重ねて、４段構成の三次元半導体装置とし
たものである。
【００３０】図６（ａ）、（ｂ）は、本発明の第５実施
例を示す断面図である。本実施例の半導体装置は、半導
体チップ１と、厚さが５０μm以下の極薄のＣｕ又はＡ
ｕ等で形成された金属箔リード２とを備えている。本実
施例においては、図３に示す第３実施例と同様に、金属
箔リード２の上面、即ち半導体チップ１側と反対側の面
に、金属箔リード２の平坦性を保つため、又は金属箔リ
ードの折り曲げを容易にするために、厚さが５０μｍ以
下のポリイミド等の絶縁層８が形成されている。また、
本実施例においては、半導体チップからはみ出した絶縁
層８の各端部領域に２カ所の開口が形成され、この開口
内に金属箔リード２に接続される電極パッド３ｂが２箇
所形成されている。更に、半導体チップ１の樹脂膜５に
被覆されていない下面（裏面）及び側面には、絶縁層１
０が形成されている。そして、半導体チップ１からはみ
出した部分の金属箔リード２は、図６（ｂ）に示すよう
に、半導体チップ１の側面及び裏面に沿って折り曲げら
れ、半導体チップ１の側面及び裏面に夫々電極パッド３
ｂが配置される。この半導体チップ１の裏面に位置した
電極パッド３ｂに導電性バンプ７が形成されている。そ
の他の構成は第３実施例と同様の構造を有する。
【００３１】このように構成された本実施例の半導体装
置においては、半導体チップ１からはみ出た金属箔リー
ド２の部分が半導体チップ１の側面及び裏面に沿って折
り曲げられているので、半導体装置を更に一層小型化す
ることができ、高密度実装に適したものとすることがで
きる。
【００３２】図７（ａ）、（ｂ）は、本発明の第６実施
例を示す断面図である。この半導体装置の構造は、図６
に示す第５実施例の半導体装置とほぼ同じ構造だが、こ
の第５実施例と比較して、金属箔リード２の半導体チッ
プ１からはみ出た端部領域に配置された電極パッド３
ｂ、３ｃのみが異なる。即ち、本実施例において、絶縁
層８の半導体チップ１からはみ出た部分には、夫々１個
の開口部が形成されており、この開口部内に金属箔リー
ド２に接続された１個の金属パッド３ｂが形成されてい
る。一方、金属箔リード２の半導体チップ１からはみ出
た部分の下面には、夫々１個の金属パッド３ｃが形成さ
れている。つまり、本実施例においては、金属箔リード
２の半導体チップ１からはみ出た部分には、夫々その上
面及び下面に夫々電極パッド３ｂ、３ｃが形成されてい
る。その他の構造は第５実施例と同じである。
【００３３】このように構成された半導体装置におい
て、図７（ｂ）に示すように、金属箔リード２及び絶縁
層８を半導体チップ１の側面に沿って折り曲げると、半
導体装置の外面に電極パッド３ｂが配置され、内面に電
極パッド３ｃが配置される。
【００３４】図８は、本発明の第７実施例を示す断面図
である。本実施例においては、図６（ｂ）に示した第５
実施例の半導体装置の上に、図７（ｂ）に示した第６実
施例の半導体装置を重ねて下段の半導体装置の電極パッ
ド３ｂと上段の半導体装置の電極パッド３ｃとを機械的
及び電気的に接続したものである。電極パッド３ｂ、３
ｃはＮｉ／Ａｕ、Ｐｄなどの導電体からなり、電極パッ
ド同士を熱圧着するか、又は電極パッド３ｂ、３ｃのい
ずれかの電極パッド上にＡｕスタッドバンプを形成した
後、電極パッド３ｂ、３ｃを熱圧着することにより容易
に接続できる。また、この２段構成の半導体装置の上
に、更に図７（ｂ）に示す半導体装置を積層し、上層の
半導体装置の電極パッド３ｃと、下層の半導体装置の電
極パッド３ｂとを接続することにより、多段構成の半導
体装置を得ることができる。
【００３５】図９（ａ）〜（ｃ）、図１０（ａ）〜
（ｃ）、図１１（ａ）〜（ｃ）は、本発明の第８実施例
に係る半導体装置の製造方法を工程順に示す断面図であ
り、図１１（ｃ）は得られた本発明の第８実施例の半導
体装置を示す断面図である。
【００３６】図９（ａ）に示すように、半導体ウエハ１
１上の各チップ外周領域に導電性バンプ４とほぼ同じ厚
さで５０μｍ以下の厚さの絶縁層６を形成する。絶縁層
６は熱可塑性接着樹脂であることが好ましい。半導体ウ
エハ１１の各チップ上の位置には、電極パッド３ｄが形
成されている。
【００３７】次に、図９（ｂ）に示すように、半導体ウ
エハ１１上の各チップ上の各電極パッド３ｄ上に、例え
ばＡｕスタッドバンプ等の導電性バンプ４を形成する。
【００３８】次いで、図９（ｃ）に示すように、金属箔
リード２と絶縁層８との積層体を、その下面に金属箔リ
ード２に接続されて形成された電極パッド３ａと、導電
性バンプ４とを整合させて、半導体ウエハ１１上に重ね
る。そして、電極パッド３ａと導電性バンプ４とをウエ
ハ全体で一括して熱圧着し、又はリフローすることによ
り、接続する。
【００３９】図９（ｃ）に示す金属箔リード２の上に形
成されている絶縁層は、図４のようなパターンで、後工
程で封止樹脂を半導体ウエハ１１と金属箔リード２との
隙間に挿入しやすいように穴が開口されていることが好
ましい。
【００４０】次に、図１０（ａ）に示すように、半導体
ウエハ１１の裏面から、ダイサー１５を使用して半導体
ウエハ１１を切断することにより、図１０（ｂ）に示す
ように、個別の半導体装置に分割する。
【００４１】次に、図１０（ｃ）に示すように、分割さ
れた半導体チップ１１ａからはみ出した金属箔リード２
と熱可塑接着性樹脂を用いた絶縁層６との積層体を、半
導体チップ１１ａの側面に沿って折り曲げ、熱圧着で図
１０（ｃ）に示すように、前記積層体を半導体チップ１
１ａに固定する。
【００４２】次いで、図１１（ａ）に示すように、半導
体チップ１１ａと金属箔リード２との隙間を封止樹脂膜
５で充填し、更に半導体装置の上面を封止樹脂膜５で覆
う。このとき、封止樹脂膜５は、後工程で半導体装置を
３次元積層実装するときに、上下の半導体装置を容易に
接着できるように、熱可塑接着性樹脂であることが好ま
しい。
【００４３】次に、図１１（ａ）に示した半導体装置
を、図１１（ｂ）に示すように、例えば４段に、３次元
的に多段積載し、１５０℃〜２５０℃で熱圧着し、又は
リフローで機械的に上下の半導体装置を接着する。
【００４４】次に、図１２に示すような多段接続用シー
ト状導体パターン１２（金属箔リード１２ａ及び絶縁層
１２ｂの積層体）を用意する。このシート状導体パター
ン１２には、電極パッド１３が、各金属箔リード１２ａ
について４個設けられており、この金属箔リード１２ａ
の一方の端部上には、絶縁層１４が形成されている。こ
の絶縁層１４の裏側の絶縁層１２ｂには、金属箔リード
１２ａに接続された電極パッド１３（図１１（ｃ）参
照）が形成されている。
【００４５】そして、図１１（ｃ）に示すように、シー
ト状導体パターン１２の電極パッド１３を４段積載の半
導体装置の金属箔リード２に整合させて重ねあわせ、こ
の電極パッド１３と、半導体装置の側面に露出した金属
箔リード２とを熱圧着等で接続する。この場合に、シー
ト状導体パターン１２の絶縁層１２ｂは熱可塑接着性樹
脂であるので、シート状導体パターン１２を半導体装置
の最下段の裏面に折り曲げて１５０℃〜２５０℃で熱圧
着することにより接着することができる。また、絶縁層
１４はシート状導体パターン１２と半導体チップ１１ａ
との間に介在して両者を絶縁する。
【００４６】次に、シート状導体パターン１２の最下段
の半導体装置に重ねられた部分にて、その下面に露出す
る電極パッド１３（絶縁層１２ｂ側に形成された電極パ
ッド）に、Ｓｎ−Ｐｂ合金、Ｓｎ−Ｚｎ合金、Ｓｎ−Ａ
ｇ合金等の導電性バンプ７をリフローにより形成する
と、図１１（ｃ）に示す３次元半導体装置が得られる。
【００４７】以上、本発明をその好適な実施例に基づい
て説明したが、本発明は上述の実施例に限定されるもの
ではなく、本発明の特許請求の範囲の記載に基づく技術
的範囲内で、種々の修正及び変更をすることができるこ
とは勿論である。
【００４８】
【発明の効果】以上説明したように、本発明によれば、
パッケージ外形が半導体チップとほぼ同じサイズにな
り、複数段の積層構造も容易に得ることができる。従っ
て、本発明により、安価で高密度の実装に適した半導体
装置を容易に得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る半導体装置を示す断
面図である。
【図２】本発明の第１実施例の半導体装置を多段接続し
て構成された第２実施例に係る半導体装置を示す断面図
である。
【図３】本発明の第３実施例に係る半導体装置を示す断
面図である。
【図４】本発明の金属箔リードを示す平面図である。
【図５】本発明の第３実施例の半導体装置を多段接続し
て構成された第４実施例の半導体装置を示す断面図であ
る。
【図６】本発明の第５実施例に係る半導体装置を示す断
面である。
【図７】本発明の第６実施形態に係る半導体装置を示す
断面である。
【図８】本発明の第５実施例の半導体装置と第６実施例
の半導体装置を多段接続して構成された第７実施例に係
る半導体装置を示す断面図である。
【図９】本発明の第８実施例に係る半導体装置の製造方
法を工程順に示す断面図である。
【図１０】同じく、第８実施例の製造方法を工程順に示
す断面図であり、図９の次の工程を示すものである。
【図１１】同じく、第８実施例の製造方法を工程順に示
す断面図であり、図１０の次の工程を示すものである。
【図１２】本発明の第８実施例の中で用いられているシ
ート状導体パターン１２を示す平面図である。
【図１３】従来の半導体装置を示す断面図である。
【図１４】従来の半導体装置を示す断面図である。
【符号の説明】
１：半導体チップ ２：金属箔リード ３ａ、３ｂ、３ｃ：電極パッド ４、７：導電性バンプ ５：封止樹脂膜 ６、８、１０：絶縁層 ９：穴 １１：半導体ウエハ １２：シート状導体パターン １２ａ：金属箔リード １２ｂ：絶縁層 １３：電極パッド １４：絶縁層 １５：ダイサー １０１：ボンディングパッド １０２：内部リード １０３：結合リード １０４：垂直手段 １０５：半導体チップ １０６：接着剤 １０７：リードフレーム １０８：パッケージ胴体 １０９：外部リード １１０：成型外部リード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/11 (72)発明者 嶋田 勇三 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5F044 NN04 NN07

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップと、パターニングされた金
    属箔リードと、前記金属箔リードの端部に形成された第
    １電極パッドと、前記半導体チップの回路面に形成され
    た第２電極パッドと、前記第１電極パッドと前記第２電
    極パッドとを電気的に接続する導電性バンプと、前記半
    導体チップの回路面を封止する樹脂膜と、を有し、前記
    金属箔リードはその一方の端部が前記半導体チップの回
    路面からはみ出した部分を有することを特徴とする半導
    体装置。
  2. 【請求項２】 前記半導体チップの回路面の外周領域に
    は、前記第１電極パッド、前記導電性バンプ及び前記第
    ２電極パッドの総厚と実質的に同一厚さの第１絶縁層が
    形成されていることを特徴とする請求項１に記載の半導
    体装置。
  3. 【請求項３】 前記金属箔リードにおける前記半導体チ
    ップ回路面に接続する側の面と反対側の面に第２絶縁層
    が形成されていることを特徴とする請求項１又は２に記
    載の半導体装置。
  4. 【請求項４】 前記樹脂膜は熱可塑性及び接着性を有し
    ていることを特徴とする請求項１乃至３のいずれか１項
    に記載の半導体装置。
  5. 【請求項５】 前記金属箔リードの前記半導体チップか
    らはみ出した部分の片面又は両面に第３電極パッドが形
    成されていることを特徴とする請求項１乃至４のいずれ
    か１項に記載の半導体装置。
  6. 【請求項６】 前記半導体チップの側面又は側面及び裏
    面に第３絶縁層が形成されていることを特徴とする請求
    項１乃至５のいずれか１項に記載の半導体装置。
  7. 【請求項７】 前記第２絶縁層は、前記金属箔リードの
    前記半導体チップからはみ出す部分にも積層されてお
    り、この第２絶縁層に開口を形成することにより、前記
    金属箔リードに接続された前記第３電極パッドが形成さ
    れていることを特徴とする請求項１乃至６のいずれか１
    項に記載の半導体装置。
  8. 【請求項８】 前記請求項１乃至７のいずれか１項に記
    載の半導体装置が複数段積層されて構成された三次元積
    層型の半導体装置であって、前記半導体チップの相互間
    の電気的な接続を、前記金属箔リードの前記第３電極パ
    ッド上に形成された第２導電性バンプにより得ているこ
    とを特徴とする三次元積層型の半導体装置。
  9. 【請求項９】 前記請求項１乃至７のいずれか１項に記
    載の半導体装置が複数段積層されて構成された三次元積
    層型の半導体装置であって、前記半導体チップの相互間
    の電気的な接続を、前記半導体チップの側面に沿って折
    り曲げられた金属箔リード同士を接続することにより得
    ていることを特徴とする三次元積層型の半導体装置。、
  10. 【請求項１０】 前記請求項１乃至７のいずれか１項に
    記載の半導体装置が複数段積層されて構成された三次元
    積層型の半導体装置であって、前記半導体チップの相互
    間の電気的な接続を前記半導体チップの側面に折り曲げ
    られた金属箔リードと、別の導体パターンとを接続させ
    て得ていることを特徴とする三次元積層型の半導体装
    置。
  11. 【請求項１１】 実装基板上に、請求項１乃至１０のい
    ずれか１項に記載の半導体装置が実装されていることを
    特徴とする半導体装置。
  12. 【請求項１２】 半導体チップの回路面の外周部領域
    に、金属箔リード上の第１電極パッド、前記半導体チッ
    プの回路面上の第２電極パッド、及び前記第１電極パッ
    ドと第２電極パッドとを接続するための導電性バンプの
    総厚と実質的に同一の厚さの第１絶縁層を形成する工程
    と、前記第１電極パッド又は前記第２電極パッド上に予
    め第１導電性バンプを形成する工程と、前記半導体チッ
    プと前記金属箔リードとを前記第１導電性バンプの熱圧
    着又はリフローにより接続する工程と、前記金属箔リー
    ドを含めた半導体チップ回路面を樹脂封止する工程と、
    前記金属箔リードの前記半導体チップからはみ出た部分
    に設けられた第３電極パッド上に第２導電性バンプを形
    成する工程とを有することを特徴とする半導体装置の製
    造方法。
  13. 【請求項１３】 半導体素子が形成されたウエハ上に、
    各半導体素子の外周部領域にのみ第１絶縁層を形成する
    工程と、前記ウエハ上の各半導体素子の第２電極パッド
    上にあらかじめ第１導電性バンプを形成する工程と、前
    記第２電極パッドと前記金属箔リードの端部に形成され
    た第１電極パッドとをウエハ全体で一括に前記第１導電
    性バンプの熱圧着又はリフローにより接続する工程と、
    前記金属箔リードを含めた半導体ウエハ回路面を樹脂封
    止する工程と、ウエハ裏面からダイサーで各半導体素子
    と金属箔リードとを切断して、個別の半導体装置とする
    工程とを有することを特徴とする半導体装置の製造方
    法。
JP2000152191A 2000-05-23 2000-05-23 半導体装置及びその製造方法 Pending JP2001332580A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000152191A JP2001332580A (ja) 2000-05-23 2000-05-23 半導体装置及びその製造方法
US09/863,077 US20010054762A1 (en) 2000-05-23 2001-05-23 Semiconductor device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000152191A JP2001332580A (ja) 2000-05-23 2000-05-23 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2001332580A true JP2001332580A (ja) 2001-11-30

Family

ID=18657646

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000152191A Pending JP2001332580A (ja) 2000-05-23 2000-05-23 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US20010054762A1 (ja)
JP (1) JP2001332580A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100709175B1 (ko) 2003-05-06 2007-04-20 가부시키가이샤 히타치세이사쿠쇼 반도체모듈
KR100772098B1 (ko) * 2005-06-21 2007-11-01 주식회사 하이닉스반도체 적층형 패키지
US7372130B2 (en) 2004-05-20 2008-05-13 Elpida Memory, Inc. Semiconductor device including a semiconductor chip formed on an insulating element such as a tape, and including an improved insulating arrangement

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7190060B1 (en) * 2002-01-09 2007-03-13 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same
US6683385B2 (en) * 2002-04-23 2004-01-27 Ultratera Corporation Low profile stack semiconductor package
CN1650426A (zh) * 2002-12-17 2005-08-03 富士通株式会社 半导体装置及叠层型半导体装置
EP2192613A4 (en) * 2007-09-19 2011-03-16 Nec Corp SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
US7855439B2 (en) * 2008-08-28 2010-12-21 Fairchild Semiconductor Corporation Molded ultra thin semiconductor die packages, systems using the same, and methods of making the same
JP6133093B2 (ja) * 2013-03-25 2017-05-24 本田技研工業株式会社 電力変換装置
JP7272587B2 (ja) * 2019-10-04 2023-05-12 本田技研工業株式会社 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100709175B1 (ko) 2003-05-06 2007-04-20 가부시키가이샤 히타치세이사쿠쇼 반도체모듈
US7372130B2 (en) 2004-05-20 2008-05-13 Elpida Memory, Inc. Semiconductor device including a semiconductor chip formed on an insulating element such as a tape, and including an improved insulating arrangement
KR101046117B1 (ko) * 2004-05-20 2011-07-01 엘피다 메모리, 아이엔씨. 반도체 장치 및 그 제조 방법
KR100772098B1 (ko) * 2005-06-21 2007-11-01 주식회사 하이닉스반도체 적층형 패키지

Also Published As

Publication number Publication date
US20010054762A1 (en) 2001-12-27

Similar Documents

Publication Publication Date Title
US6344683B1 (en) Stacked semiconductor package with flexible tape
KR100523495B1 (ko) 반도체 장치 및 그 제조 방법
JP3481444B2 (ja) 半導体装置及びその製造方法
JP5215244B2 (ja) 半導体装置
JP2001015679A (ja) 半導体装置及びその製造方法
JPH0448767A (ja) 樹脂封止型半導体装置
JP4766050B2 (ja) 電子回路装置の製造方法
JP2003163324A (ja) ユニット半導体装置及びその製造方法並びに３次元積層型半導体装置
JP2953899B2 (ja) 半導体装置
US9972560B2 (en) Lead frame and semiconductor device
JP2001035998A (ja) ウェーハレベルスタックパッケージ及びその製造方法
WO2007148782A1 (ja) 樹脂封止型半導体装置とその製造方法、半導体装置用基材および積層型樹脂封止型半導体装置
JP2001332580A (ja) 半導体装置及びその製造方法
JP2005294443A (ja) 半導体装置及びその製造方法
JP3360669B2 (ja) 半導体パッケージ素子、３次元半導体装置及びこれらの製造方法
KR20160093248A (ko) 반도체 패키지 및 제조 방법
JPH08306724A (ja) 半導体装置およびその製造方法ならびにその実装方法
KR101123799B1 (ko) 반도체 패키지 및 그 제조방법
KR20010011310A (ko) 적층 패키지의 제조 방법
JP4923760B2 (ja) 半導体パッケージ及びその製造方法
JP2007116030A (ja) 半導体装置とそれを用いた半導体パッケージ
JP3490601B2 (ja) フィルムキャリアおよびそれを用いた積層型実装体
JPH1126648A (ja) 半導体装置およびそのリードフレーム
JP4135616B2 (ja) 半導体モジュールの製造方法
JPS63204635A (ja) メモリ−モジユ−ル

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20070112

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070423

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080612

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090513

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090519

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090714

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090825