JP2001110981A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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和士 畑内
Tadashi Mitarai
忠 御手洗
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Mitsubishi Electric Engineering Co Ltd
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Abstract

(57)【要約】 【課題】 半導体チップのサイズや半導体チップ内の電
極配置を考慮する必要のない積層マルチチップタイプの
半導体装置を得ると共に、この半導体装置に適した製造
方法を提供する。 【解決手段】 リードフレームのダイパッド部２に、第
１半導体チップ１ａの表面（接合電極を有する面）側を
接着剤４により接合し、第１半導体チップ１ａの裏面上
に第２半導体チップ１ｂの裏面を接着剤５により接合す
ると共に、第１半導体チップ１ａの表面電極とリードフ
レームのインナーリード部３をボンディングワイヤ６ａ
により電気的に接合し、第２半導体チップ１ｂの表面電
極とリードフレームのインナーリード部３をボンディン
グワイヤにより電気的に接合する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、複数の半導体チ
ップを１つのパッケージに収納するマルチチップ型の半
導体装置の構造、並びにその製造方法に関するものであ
る。
【０００２】
【従来の技術】図１１は例えば特開平１−２３５３６３
号公報に示された従来の積層マルチチップタイプの半導
体装置を示す断面図であり、図において、１０１ａは上
側の半導体チップ、１０１ｂは下側の半導体チップ、１
０２はタブ、１０３はＡｇペースト等のペレット付用接
着剤、１０４はペレット付用非導電性接着剤、１０５
ａ、１０５ｂはボンディングワイヤ、１０６はリードフ
レーム、１０７はレジン等のモールド封止用樹脂であ
る。
【０００３】図１２は例えば特開平４−２５１６６号公
報に示された従来の積層マルチチップタイプの半導体装
置を示す斜視図である。図において、１１１ａ、１１１
ｂは第１及び第２の半導体チップ、１１２は接続電極、
１１３はリードである。
【０００４】次に、上記半導体装置の構造について詳細
に説明する。図１１において、下側の半導体チップ１０
１ｂがタブ１０２上に、Ａｇペースト等のペレット付用
接着剤１０３によりペレット付けされている。そして、
下側の半導体チップ１０１ｂの上に、上側の半導体チッ
プ１０１ａが、ペレット付用非導電性接着剤１０４によ
りペレット付けされている。更に、上側及び下側の半導
体チップ１０１ａ及び１０１ｂは、それぞれボンディン
グワイヤ１０５ａ、１０５ｂにより、リードフレーム１
０６に接続され、これら全体がレジン等のモールド封止
用樹脂１０７により封止されている。
【０００５】図１２において、半導体チップ１１１ａ及
び１１１ｂはそれぞれ対向する２辺に接続電極１１２を
有しており、この半導体チップ１１１ａ、１１１ｂを互
いに直交する（すなわち、半導体チップ１１１ａ、１１
１ｂの接続電極１１２は互いに同じ辺には存在しない）
ように配置されている。そしてこの半導体チップ１１１
ａ、１１１ｂは互いに接着剤等により重ねて固定されて
いる。そして、接続電極１１２にリード１１３を接続し
て電気的接続を行う。
【０００６】
【発明が解決しようとする課題】従来の積層マルチチッ
プタイプの半導体装置は以上のように構成されているの
で、図１１においては、上側の半導体チップは下側の半
導体チップより十分小さいものでなくてはならず、同サ
イズレベルの半導体チップを組み合わせることは不可能
である。また、図１２においては、第１及び第２半導体
チップの接続電極はそれぞれ２辺のみに存在し、かつ互
いに同じ辺には存在しないように配置する制約があっ
た。更に、上下又は第１，第２の半導体チップの組み合
わせを十分に考慮する必要があった。
【０００７】この発明は、上記のような問題点を解消す
るためになされたもので、積層する半導体チップのサイ
ズや半導体チップ内の電極配置を考慮する必要のない積
層マルチチップタイプの半導体装置を得ることを目的と
しており、さらにこの装置に適した製造方法を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】請求項１の半導体装置の
発明は、リードフレームのダイパッド部にその表面（接
合電極を有する面）の一部が接合された第１半導体チッ
プと、第１半導体チップの裏面にその裏面が接合された
第２半導体チップとを備え、第１半導体チップ表面の電
極とリードフレームのインナーリード部がワイヤによっ
て電気的に接合され、第２半導体チップ表面の電極とリ
ードフレームのインナーリード部がワイヤによって電気
的に接合されていることを特徴とする。
【０００９】請求項２の半導体装置の発明は、上記リー
ドフレームのダイパッド部が分割され若しくは空孔を有
するものであり、この分割部若しくは空孔の内部を通し
て第１半導体チップ表面の電極からリードフレームのイ
ンナーリード部にワイヤが電気的に接合されていること
を特徴とする。
【００１０】請求項３の半導体装置の発明は、上記リー
ドフレームのダイパッド部に、複数個の第１半導体チッ
プが接合されていることを特徴とする。
【００１１】請求項４の半導体装置の発明は、第１半導
体チップに、複数個の第２半導体チップが接合されてい
ることを特徴とする。
【００１２】請求項５の半導体装置の製造方法の発明
は、リードフレームのダイパッド部に第１半導体チップ
の表面（接合電極を有する面）側を接合する第１ダイボ
ンド工程と、第１半導体チップ表面の電極とリードフレ
ームのインナーリード部をワイヤにより電気的に接続す
る第１ワイヤボンド工程と、第１半導体チップと第２半
導体チップの裏面同士を接合する第２ダイボンド工程
と、第２半導体チップ表面の電極とリードフレームのイ
ンナーリード部をワイヤにより電気的に接続する第２ワ
イヤボンド工程からなる。
【００１３】請求項６の半導体装置の製造方法の発明
は、リードフレームのダイパッド部に第１半導体チップ
の表面（接合電極を有する面）側を接合する第１ダイボ
ンド工程と、第１半導体チップと第２半導体チップの裏
面同士を接合する第２ダイボンド工程と、第１半導体チ
ップ表面の電極とリードフレームのインナーリード部を
ワイヤにより電気的に接続する第１ワイヤボンド工程
と、第２半導体チップ表面の電極とリードフレームのイ
ンナーリード部をワイヤにより電気的に接続する第２ワ
イヤボンド工程からなる。
【００１４】請求項７の半導体装置の製造方法の発明
は、リードフレームのダイパッド部に第１半導体チップ
の表面（接合電極を有する面）側を接合する第１ダイボ
ンド工程と、第１半導体チップと第２半導体チップの裏
面同士を接合する第２ダイボンド工程と、第２半導体チ
ップ表面の電極とリードフレームのインナーリード部を
ワイヤにより電気的に接続する第２ワイヤボンド工程
と、第１半導体チップ表面の電極とリードフレームのイ
ンナーリード部をワイヤにより電気的に接続する第１ワ
イヤボンド工程からなる。
【００１５】
【発明の実施の形態】実施の形態１．図１は、この発明
の実施の形態１による半導体装置を示す断面図であり、
まず実施の形態１の半導体装置の構造について説明す
る。
【００１６】図１において、１ａ及び１ｂは第１、第２
半導体チップであり、内部には半導体集積回路が形成さ
れている。第１半導体チップ１ａは、リードフレームの
ダイパッド部２に接着剤４を介して、その表面（接合電
極を有する面）を下向き、すなわち接着剤４側に向けて
リードフレームのダイパッド部２に接合されている。ま
た、第２半導体チップ１ｂは、その裏面（接合電極を有
しない面）が第１半導体チップ１ａの裏面に接着剤５を
介して接合されている。
【００１７】第１半導体チップ１ａ表面の電極は、ボン
ディングワイヤ６ａを介してリードフレームのインナー
リード部３に接続されており、第２半導体チップ１ｂ表
面の電極は、ボンディングワイヤ６ｂを介してリードフ
レームのインナーリード部３に接続されている。そし
て、これら全体は封止剤（モールド樹脂）７により封止
されている。
【００１８】次に、実施の形態１による半導体装置の製
造方法を、図２〜図４に基づいて説明する。図２は実施
の形態１の半導体装置の製造方法を示すフローチャート
図であり、図３（Ａ）〜図４（Ｂ）は各々の製造段階を
示す縦断面図である。
【００１９】 （１）第１ダイボンド工程（図２のＳ１０１） 図３（Ａ）に示すように、リードフレームのダイパッド
部２に接着剤４を塗布又は貼付する。この接着剤４は、
非導電性であり、ペーストやフィルムタイプ等のもので
ある。そして、この接着剤４の上に第１半導体チップ１
ａを表面（接合電極を有する面）を下向き、すなわち接
着剤４側に向けてリードフレームのダイパッド部２と接
合する。この接合方法としては、半導体チップの表面電
極と基板電極を対向させて位置合せし加圧及び加熱によ
り接合する際に使用される、いわゆるフリップチップ接
合技術が適用される。
【００２０】なお、上記の工程を第１ダイボンド工程と
呼ぶことにする。また、この第１ダイボンド工程におい
て、リードフレームのダイパッド部２及び接着剤４の面
積は、第１半導体チップ１ａ表面の電極にオーバーラッ
プしないようにすることが必要であり、かつ第１半導体
チップ１ａとの接合強度を保つために必要以上に狭くし
ないようにする。
【００２１】 （２）第１ワイヤボンド工程（図２のＳ１０２） 次に、図３（Ｂ）に示すように、リードフレームを上下
反転、すなわちリードフレームのダイパッド部２に接合
した第１半導体チップ１ａの表面を上向きにして、半導
体チップ１ａ表面の電極とリードフレームのインナーリ
ード部３とをボンディングワイヤ６ａにより電気的に接
続する。このとき、ボンディングワイヤ６ａを形成する
ためのボンディングツール先端（図示せず）が、第１半
導体チップ１ａ上の電極とリードフレームのインナーリ
ード部３とをボンディングできるように、リードフレー
ムのインナーリード部３とダイパッド部２との間を所定
距離だけ開けることが必要である。上記の工程を第１ワ
イヤボンディング工程と呼ぶことにする。
【００２２】 （３）第２ダイボンド工程（図２のＳ１０３） 次に、図３（Ｃ）に示すように、リードフレームを再び
上下反転、すなわちリードフレームのダイパッド部２に
接合した第１半導体チップ１ａの裏面を上向きにする。
そして、第１半導体チップ１ａの裏面（接合電極を有し
ない面）に接着剤５を塗布または貼付する。この接着剤
５は、導電性又は非導電性のどちらでも良く、ペースト
やフィルムタイプ等のものである。
【００２３】そして、接着剤５の上から第２半導体チッ
プ１ｂを表面（電極を有する面）を上向きにし、第２半
導体チップ１ｂの裏面と第１半導体チップ１ａの裏面と
を接合する。これらを第２ダイボンディング工程と呼ぶ
ことにする。
【００２４】 （４）第２ワイヤボンド工程（図２のＳ１０４） 次に、図４（Ａ）に示すように、第２半導体チップ１ｂ
表面の電極とリードフレーム部３とをボンディングワイ
ヤ６ｂにより電気的に接続する。これらを第２ワイヤボ
ンディング工程と呼ぶことにする。
【００２５】（５）封止工程（図２のＳ１０５） 最後に、図４（Ｂ）に示すように、第１及び第２半導体
チップ１ａ及び１ｂ、リードフレームのダイパッド部
２、インナーリード部３、ボンディングワイヤ６ａ及び
６ｂなどを、封止剤（モールド樹脂）７により封止す
る。
【００２６】以上のように実施の形態１によれば、第
１，第２半導体チップ１ａ，１ｂは、互いにその大きさ
や電極の位置を制限することなく自在に組み合わせるこ
とが可能となる。
【００２７】また、複数の半導体チップを同一の半導体
装置（パッケージ）内に組込むように構成したので、半
導体装置を小型化することができ、また、実装面積を小
さくすることができる。
【００２８】更に、半導体装置（パッケージ）を大きく
することなく、複数の半導体チップを１つの半導体装置
に封止することができ、高集積化及び高機能化が図れ
る。
【００２９】実施の形態２．実施の形態２は、実施の形
態１による半導体装置の一連の製造工程において、第１
ワイヤボンド工程と第２ダイボンド工程とを入れ替える
ようにしたものである。
【００３０】次に、実施の形態２による半導体装置の製
造方法を、図５及び図６に基づいて説明する。図５は実
施の形態２の半導体装置の製造方法を示すフローチャー
ト図であり、図６（Ａ）〜（Ｃ）は製造段階を示す縦断
面図である。
【００３１】 （１）第１ダイボンド工程（図５のＳ２０１） まず、図６（Ａ）に示すように、リードフレームのダイ
パッド部２に接着剤４を塗布又は貼付して、この接着剤
４の上に第１半導体チップ１ａを表面（接合電極を有す
る面）を下向き、すなわち接着剤４側に向けて、リード
フレームのダイパッド部２と接合する。この製造工程は
実施の形態１で説明したものと同様である。
【００３２】 （２）第２ダイボンド工程（図５のＳ２０２） 次に、図６（Ｂ）に示すように、リードフレームのダイ
パッド部２に接合した第１半導体チップ１ａの裏面を上
向きにしたまま、第１半導体チップ１ａの裏面（接合電
極を有しない面）に接着剤５を塗布または貼付する。こ
の接着剤５は、導電性又は非導電性のどちらでも良く、
ペーストやフィルムタイプ等のものである。そして、接
着剤５の上から第２半導体チップ１ｂを表面（電極を有
する面）を上向きにし、第２半導体チップ１ｂの裏面と
第１半導体チップ１ａの裏面とを接合する。
【００３３】 （３）第１ワイヤボンド工程（図５のＳ２０３） 次に、リードフレームを上下反転、すなわちリードフレ
ームのダイパッド部２に接合した第１半導体チップ１ａ
の表面を上向きにして、半導体チップ１ａ表面の電極と
リードフレームのインナーリード部３とをボンディング
ワイヤ６ａにより電気的に接続する。
【００３４】 （４）第２ワイヤボンド工程（図５のＳ２０４） 次に、図６（Ｃ）に示すように、再度リードフレームを
上下反転、すなわち第２半導体チップ１ｂの表面を上向
きにして、第２半導体チップ１ｂ表面の電極とリードフ
レーム部３とをボンディングワイヤ６ｂにより電気的に
接続する。
【００３５】（５）封止工程（図５のＳ２０５） 最後に、第１及び第２半導体チップ１ａ及び１ｂ、リー
ドフレームのダイパッド部２、インナーリード部３、ボ
ンディングワイヤ６ａ及び６ｂなどを、封止剤（モール
ド樹脂）７により封止する。
【００３６】なお、上記一連の製造過程において、図７
に示すように、第１ワイヤボンド工程と第２ワイヤボン
ド工程とを入れ替えることも可能である。
【００３７】すなわち、図７のＳ３０３に示すように、
Ｓ３０２の第２ダイボンド工程の次工程として、第２半
導体チップ１ｂの表面を上向きにして、第２半導体チッ
プ１ｂ表面の電極とリードフレーム部３とをボンディン
グワイヤ６ｂにより電気的に接続する。その後、図７の
Ｓ３０４に示すように、リードフレームを上下反転、す
なわちリードフレームのダイパッド部２に接合した第１
半導体チップ１ａの表面を上向きにして、半導体チップ
１ａ表面の電極とリードフレームのインナーリード部３
とをボンディングワイヤ６ａにより電気的に接続する。
【００３８】以上のように実施の形態２によれば、この
発明の半導体装置を製造する過程において、第１ワイヤ
ボンド工程と第２ダイボンド工程とを入れ替えることに
より、半導体装置及びその製造設備に合致した最適な方
法を選択することができる。
【００３９】実施の形態３．実施の形態３による半導体
装置は、リードフレームのダイパッド部が分割され若し
くは空孔を有するものを用い、この分割部若しくは空孔
の内部を通して第１半導体チップの電極からリードフレ
ームのインナーリード部にワイヤが電気的に接合される
ようにする。
【００４０】図８は実施の形態３による半導体装置を示
す断面図であり、リードフレームのダイパッド部２がそ
の中央付近で分割され若しくは空孔を有している。そし
て、この分割され若しくは空孔を有するダイパッド部２
上に接着剤４を塗布又は貼付して、この接着剤４の上に
第１半導体チップ１ａを表面（接合電極を有する面）を
下向きにして、リードフレームのダイパッド部２と接合
する。その他の構成は実施の形態１と同様である。
【００４１】ここで、第１半導体チップ１ａの表面に
は、その中央付近に接合電極を備えており、これらの電
極とリードフレームのインナーリード部は、ダイパッド
部２の分割若しくは空孔の内部を通して、ボンディング
ワイヤ６ａにより電気的に接合される。
【００４２】なお、上記の例では、リードフレームのダ
イパッド部２がその中央付近で分割され若しくは空孔が
あるものを示したが、半導体チップ１ａ表面の電極位置
に応じてリードフレームのダイパッド部の分割若しくは
空孔の配置を変えても良い。
【００４３】以上のように実施の形態３によれば、リー
ドフレームのダイパッド部が分割され若しくは空孔を有
するものを用い、この分割部若しくは空孔の内部を通し
て第１半導体チップのボンディングワイヤを接続するよ
うにしたので、半導体チップ１ａ表面に形成された色々
なタイプの電極位置に適用することができる。
【００４４】実施の形態４．実施の形態４による半導体
装置は、リードフレームのダイパッド部に、複数個の第
１半導体チップを接合するようにする。
【００４５】図９は実施の形態４による半導体装置を示
す断面図である。図において、リードフレームのダイパ
ッド部２上に接着剤４を塗布又は貼付して、この接着剤
４の上に複数個の第１半導体チップ１ｃ，１ｄをその表
面（接合電極を有する面）を下向きにして、リードフレ
ームのダイパッド部２と接合する。その他の構成は実施
の形態１と同様である。
【００４６】以上のように実施の形態４によれば、リー
ドフレームのダイパッド部に複数個の第１半導体チップ
を接合したので、より多数個の半導体チップを搭載した
マルチチップパッケージを実現することができる。
【００４７】実施の形態５．実施の形態５による半導体
装置は、第１半導体チップの裏面に、複数個の第２半導
体チップを接合するようにする。
【００４８】図１０は実施の形態５による半導体装置を
示す断面図である。図において、リードフレームのダイ
パッド部２上に接着剤４を塗布又は貼付して、第１半導
体チップ１ａの表面（接合電極を有する面）を下向きに
して、リードフレームのダイパッド部２と接合する。そ
して、第１半導体チップ１の裏面に複数個の第２半導体
チップ１ｅ、１ｆをその裏面を下向きにして接合する。
【００４９】以上のように実施の形態５によれば、第１
半導体チップの裏面に複数個の第２半導体チップを接合
したので、より多数個の半導体チップを搭載したマルチ
チップパッケージを実現することができる。
【００５０】
【発明の効果】請求項１〜請求項４の発明によれば、複
数の半導体チップを同一の半導体装置（パッケージ）内
に組込むように構成したので、半導体装置を小型化する
ことができ、また、実装面積を小さくすることができ
る。
【００５１】また、半導体装置（パッケージ）を大きく
することなく、複数の半導体チップを１つの半導体装置
に封止することができ、高集積化及び高機能化が図れ
る。
【００５２】更に、複数の半導体チップの組み合わせや
配置に制約されることなく、マルチチップパッケージを
実現することができる。
【００５３】また、請求項２の発明によれば、リードフ
レームのダイパッド部が分割され若しくは空孔を有する
ものを使用し、この分割部若しくは空孔の内部を通して
第１半導体チップのボンディングワイヤを接続するよう
にしたので、半導体チップ１ａ表面に形成された色々な
タイプの電極位置に適用することができる。
【００５４】また、請求項３の発明によれば、リードフ
レームのダイパッド部に複数個の第１半導体チップを接
合したので、より多数個の半導体チップを搭載したマル
チチップパッケージを実現することができる。
【００５５】更に、請求項４の発明によれば、第１半導
体チップの裏面に複数個の第２半導体チップを接合した
ので、より多数個の半導体チップを搭載したマルチチッ
プパッケージを実現することができる。
【００５６】請求項５〜請求項７の発明によれば、請求
項１〜請求項４に係る半導体装置を製造する過程におい
て、第１ワイヤボンド工程と第２ダイボンド工程とを入
れ替える等、半導体装置及びその製造設備に合致した最
適な方法を選択することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体装置を
示す断面図である。
【図２】 この発明の実施の形態１による半導体装置の
製造方法を示すフローチャート図である。
【図３】 この発明の実施の形態１による半導体装置の
製造段階を示す縦断面図である。
【図４】 この発明の実施の形態１による半導体装置の
製造段階を示す縦断面図である。
【図５】 この発明の実施の形態２による半導体装置の
製造方法を示すフローチャート図である。
【図６】 この発明の実施の形態２による半導体装置の
製造段階を示す縦断面図である。
【図７】 この発明の実施の形態２による半導体装置の
製造方法を示すフローチャート図である。
【図８】 この発明の実施の形態３による半導体装置を
示す断面図である。
【図９】 この発明の実施の形態４による半導体装置を
示す断面図である。
【図１０】 この発明の実施の形態５による半導体装置
を示す断面図である。
【図１１】 従来の半導体装置を示す断面図である。
【図１２】 従来の半導体装置を示す断面図である。
【符号の説明】
１ａ，１ｃ，１ｄ 第１半導体チップ、１ｂ，１ｅ，１
ｆ 第２半導体チップ、２ リードフレームのダイパッ
ド部、３ リードフレームのインナーリード部、４ 接
着剤、５ 接着剤、６ａ，６ｂ ボンディングワイヤ、
７ 封止剤（モールド樹脂）。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 リードフレームのダイパッド部にその表
    面（接合電極を有する面）側が接合された第１半導体チ
    ップと、第１半導体チップの裏面にその裏面が接合され
    た第２半導体チップとを備え、 第１半導体チップ表面の電極とリードフレームのインナ
    ーリード部がワイヤによって電気的に接合され、第２半
    導体チップ表面の電極とリードフレームのインナーリー
    ド部がワイヤによって電気的に接合されていることを特
    徴とする半導体装置。
  2. 【請求項２】 上記リードフレームのダイパッド部が分
    割され若しくは空孔を有するものであり、この分割部若
    しくは空孔の内部を通して第１半導体チップの電極から
    リードフレームのインナーリード部にワイヤが電気的に
    接合されていることを特徴とする請求項１に記載の半導
    体装置。
  3. 【請求項３】 上記リードフレームのダイパッド部に、
    複数個の第１半導体チップが接合されている請求項１又
    は請求項２に記載の半導体装置。
  4. 【請求項４】 上記第１半導体チップに、複数個の第２
    半導体チップが接合されている請求項１から請求項３の
    いずれか１項に記載の半導体装置。
  5. 【請求項５】 リードフレームのダイパッド部に第１半
    導体チップの表面（接合電極を有する面）側を接合する
    第１ダイボンド工程と、 第１半導体チップ表面の電極とリードフレームのインナ
    ーリード部をワイヤにより電気的に接続する第１ワイヤ
    ボンド工程と、 第１半導体チップと第２半導体チップの裏面同士を接合
    する第２ダイボンド工程と、 第２半導体チップ表面の電極とリードフレームのインナ
    ーリード部をワイヤにより電気的に接続する第２ワイヤ
    ボンド工程からなる半導体装置の製造方法。
  6. 【請求項６】 リードフレームのダイパッド部に第１半
    導体チップの表面（接合電極を有する面）側を接合する
    第１ダイボンド工程と、 第１半導体チップと第２半導体チップの裏面同士を接合
    する第２ダイボンド工程と、 第１半導体チップ表面の電極とリードフレームのインナ
    ーリード部をワイヤにより電気的に接続する第１ワイヤ
    ボンド工程と、 第２半導体チップ表面の電極とリードフレームのインナ
    ーリード部をワイヤにより電気的に接続する第２ワイヤ
    ボンド工程からなる半導体装置の製造方法。
  7. 【請求項７】 リードフレームのダイパッド部に第１半
    導体チップの表面（接合電極を有する面）側を接合する
    第１ダイボンド工程と、 第１半導体チップと第２半導体チップの裏面同士を接合
    する第２ダイボンド工程と、 第２半導体チップ表面の電極とリードフレームのインナ
    ーリード部をワイヤにより電気的に接続する第２ワイヤ
    ボンド工程と、 第１半導体チップ表面の電極とリードフレームのインナ
    ーリード部をワイヤにより電気的に接続する第１ワイヤ
    ボンド工程からなる半導体装置の製造方法。
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KR100778657B1 (ko) * 2001-10-06 2007-11-22 페어차일드코리아반도체 주식회사 다이오드 패키지
KR100818075B1 (ko) * 2001-12-24 2008-03-31 주식회사 하이닉스반도체 본딩 패드 재배치를 이용한 센터 패드형 칩 패키지
JP2003197827A (ja) * 2001-12-25 2003-07-11 Toshiba Corp 半導体装置およびその製造方法
JP3865055B2 (ja) * 2001-12-28 2007-01-10 セイコーエプソン株式会社 半導体装置の製造方法
KR100524974B1 (ko) 2003-07-01 2005-10-31 삼성전자주식회사 양면 스택 멀티 칩 패키징을 위한 인라인 집적회로 칩패키지 제조 장치 및 이를 이용한 집적회로 칩 패키지제조 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60245291A (ja) 1984-05-21 1985-12-05 沖電気工業株式会社 半導体装置
JP2682198B2 (ja) 1990-05-21 1997-11-26 松下電器産業株式会社 半導体装置および半導体装置の製造方法
JP3359846B2 (ja) * 1997-07-18 2002-12-24 シャープ株式会社 半導体装置
JPH11219984A (ja) * 1997-11-06 1999-08-10 Sharp Corp 半導体装置パッケージおよびその製造方法ならびにそのための回路基板

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