JP2507564B2 - マルチチップ半導体装置とその製造方法 - Google Patents
マルチチップ半導体装置とその製造方法Info
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- JP2507564B2 JP2507564B2 JP63287658A JP28765888A JP2507564B2 JP 2507564 B2 JP2507564 B2 JP 2507564B2 JP 63287658 A JP63287658 A JP 63287658A JP 28765888 A JP28765888 A JP 28765888A JP 2507564 B2 JP2507564 B2 JP 2507564B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の構造とその製造法に係り、特に
フィルムキャリアを用いた大容量マルチチップ半導体装
置に関するものである。
フィルムキャリアを用いた大容量マルチチップ半導体装
置に関するものである。
半導体メモリは、大型コンピュータ、ワークステーシ
ョン、パソコン、ワープロ等の情報機器に多量に使用さ
れており、今後これらの機器の高性能化、製品拡大がさ
らに進むことから、ここに使われる半導体メモリの需要
も加速度的に増大していくものと予想される。これに対
し、大容量のメモリを必要とする装置では、機器内での
半導体メモリが占める実装面積は増大する方向にあり、
機器の小型、軽量化を阻害する最大の要因となってい
る。この問題の解決法として、そのひとつは従来から強
力に押し進められているチップ内素子の高集積化による
１チップ当りのメモリ容量増大である。また他のひとつ
は、パッケージングされたメモリモジュールをプリント
配線板に高密度に実装する方法であり、さらに他のひと
つは、特開昭59-194460号及び特開昭61-185958に述べら
れているように、複数個の半導体チップを厚さ方向に積
み重ねて高密度化を図るものである。これらのうち、チ
ップ内素子の高集積化は従来技術の延長では解決出来な
い新しい局面に来ており、新技術、生産設備の開発が必
要である。プリント板への高密度実装法は、モジュール
の小型化、プリント板への両面実装、ZIP（zcgzagin-li
ne package）部品の採用等が行なわれており、１個のチ
ップを１パッケージとしたモジュールを使う範囲ではこ
れ以上の大巾な高密度化は難かしい状況にある。これに
対し、複数個のICチップを厚さ方向に積み重ねる方法が
非常に有利であり、種々提案されているが従来の方法に
おいては、単体モジュール間の接続をモジュール端部で
行なっているため、モジュール外形寸法が大きくなり、
製造プロセスも複数になるという不具合があった。
ョン、パソコン、ワープロ等の情報機器に多量に使用さ
れており、今後これらの機器の高性能化、製品拡大がさ
らに進むことから、ここに使われる半導体メモリの需要
も加速度的に増大していくものと予想される。これに対
し、大容量のメモリを必要とする装置では、機器内での
半導体メモリが占める実装面積は増大する方向にあり、
機器の小型、軽量化を阻害する最大の要因となってい
る。この問題の解決法として、そのひとつは従来から強
力に押し進められているチップ内素子の高集積化による
１チップ当りのメモリ容量増大である。また他のひとつ
は、パッケージングされたメモリモジュールをプリント
配線板に高密度に実装する方法であり、さらに他のひと
つは、特開昭59-194460号及び特開昭61-185958に述べら
れているように、複数個の半導体チップを厚さ方向に積
み重ねて高密度化を図るものである。これらのうち、チ
ップ内素子の高集積化は従来技術の延長では解決出来な
い新しい局面に来ており、新技術、生産設備の開発が必
要である。プリント板への高密度実装法は、モジュール
の小型化、プリント板への両面実装、ZIP（zcgzagin-li
ne package）部品の採用等が行なわれており、１個のチ
ップを１パッケージとしたモジュールを使う範囲ではこ
れ以上の大巾な高密度化は難かしい状況にある。これに
対し、複数個のICチップを厚さ方向に積み重ねる方法が
非常に有利であり、種々提案されているが従来の方法に
おいては、単体モジュール間の接続をモジュール端部で
行なっているため、モジュール外形寸法が大きくなり、
製造プロセスも複数になるという不具合があった。
本発明の目的は、上記従来技術の不具合点を除去した
半導体装置の構造及び製造方法を提供するものである。
半導体装置の構造及び製造方法を提供するものである。
上記目的は、半導体チップと、前記半導体チップと電
気的に接続するリードと、前記リードと接続する第一、
第二の基材とを有するフィルムキャリアテープとからな
り、前記第一の基材を含む前記リードの一部を折り曲げ
ることで前記第一の基材と前記第二の基材とを重ねあわ
せて配置させ、前記リードを前記半導体チップに対して
裏面側まで配置することにより達成される。
気的に接続するリードと、前記リードと接続する第一、
第二の基材とを有するフィルムキャリアテープとからな
り、前記第一の基材を含む前記リードの一部を折り曲げ
ることで前記第一の基材と前記第二の基材とを重ねあわ
せて配置させ、前記リードを前記半導体チップに対して
裏面側まで配置することにより達成される。
すなわち、インナリードに半導体ICチップを電気的に
接続したフィルムキャリア半導体装置において、アウタ
リード部の一部を折り曲げて、表面パターンと裏面パタ
ーンの接続用パターン及び裏面パターンとすることによ
り、片面配線のフィルムキャリアテープを用いて容易に
両面配線を有するフィルムキャリア半導体装置を形成す
る。
接続したフィルムキャリア半導体装置において、アウタ
リード部の一部を折り曲げて、表面パターンと裏面パタ
ーンの接続用パターン及び裏面パターンとすることによ
り、片面配線のフィルムキャリアテープを用いて容易に
両面配線を有するフィルムキャリア半導体装置を形成す
る。
以下本発明の一実施例を第１図〜第10図により説明す
る。
る。
第１図は第２図及び第３図に示すフィルムキャリア半
導体装置を４個積み重ねて電気的に接続した本発明にな
るマルチチップ半導体装置の断面図である。
導体装置を４個積み重ねて電気的に接続した本発明にな
るマルチチップ半導体装置の断面図である。
第２図は基材付アウターリードを折り曲げた本発明に
なるフィルムキャリア半導体装置単体の断面図、第３図
はその平面図である。
なるフィルムキャリア半導体装置単体の断面図、第３図
はその平面図である。
まず、第２図及び第３図において、半導体チップ２に
はバンプ４が形成されており、フィルムキャリアテープ
６のインナリード８と電気的につながっている。
はバンプ４が形成されており、フィルムキャリアテープ
６のインナリード８と電気的につながっている。
フィルムキャリアテープ６には、枠基材10とその上面
に形成された表面パターン12、折り曲げ基材14とその表
面に形成された裏面パターン16、表面パターン12と裏面
パターン16をつなぐ接続パターン18、枠基材10と折り曲
げ基材14を固着する固着層20があり、インナリードボン
ディング部を含むチップ２表面及び枠基材10とチップ２
側面には樹脂22が塗布されて、フィルムキャリア半導体
装置28が形成されている。
に形成された表面パターン12、折り曲げ基材14とその表
面に形成された裏面パターン16、表面パターン12と裏面
パターン16をつなぐ接続パターン18、枠基材10と折り曲
げ基材14を固着する固着層20があり、インナリードボン
ディング部を含むチップ２表面及び枠基材10とチップ２
側面には樹脂22が塗布されて、フィルムキャリア半導体
装置28が形成されている。
第３図では、インナリードボンディング部を見やすく
するため、樹脂22を除いた状態を示している。
するため、樹脂22を除いた状態を示している。
第１図において第２図及び第３図と同番号は同じ内容
を示し、４個のフィルムキャリア半導体装置の最下段に
は番号の後にａを、下から２段目にはｂを、３段目にｃ
を、４段目にはｄを付して示した。なお、以下の図にお
いても同符号は同じ内容を示すものとする。
を示し、４個のフィルムキャリア半導体装置の最下段に
は番号の後にａを、下から２段目にはｂを、３段目にｃ
を、４段目にはｄを付して示した。なお、以下の図にお
いても同符号は同じ内容を示すものとする。
第１図において、フィルムキャリア半導体装置間は、
層間接続層30によって接合され、マルチチップ半導体装
置32を形成している。マルチチップ半導体装置32は、表
面に配線パターン34が形成されたマザーボード36に接続
層38を介して接続されている。
層間接続層30によって接合され、マルチチップ半導体装
置32を形成している。マルチチップ半導体装置32は、表
面に配線パターン34が形成されたマザーボード36に接続
層38を介して接続されている。
第４図は、本発明になるフィルムキャリア半導体装置
の製造工程を示す断面図及び平面図である。（ａ）はチ
ップ２上のバンプ４とインナリード８とを接続するボン
ディンク工程で、デバイス孔41、接続パターン18の下部
に明けられた角孔42、保持リード44の下部に明けられた
角孔46、及びインナリード８を有するフィルムキャリア
テープと半導体チップ２を電気的に接続している。
（ｂ）は、チップ部上面及びインナリードボンディング
部周辺に樹脂22を塗布する工程、（ｃ）は、折り曲げ後
枠基材10と折り曲げ基材14を固着するための接着剤40を
塗布する工程、（ｄ）、及び（ｄ）′は、保持リード44
及び折り曲げ基材14の一部を切断する工程、（ｅ）、
（ｆ）は折り曲げの工程、（ｇ）、（ｇ）′は、外形切
断の工程を示している。尚、各工程間でのフィルムキャ
リアテープの送り及び位置決めは、（ｄ）′図のスプロ
ケット孔15を基準にして行われる。
の製造工程を示す断面図及び平面図である。（ａ）はチ
ップ２上のバンプ４とインナリード８とを接続するボン
ディンク工程で、デバイス孔41、接続パターン18の下部
に明けられた角孔42、保持リード44の下部に明けられた
角孔46、及びインナリード８を有するフィルムキャリア
テープと半導体チップ２を電気的に接続している。
（ｂ）は、チップ部上面及びインナリードボンディング
部周辺に樹脂22を塗布する工程、（ｃ）は、折り曲げ後
枠基材10と折り曲げ基材14を固着するための接着剤40を
塗布する工程、（ｄ）、及び（ｄ）′は、保持リード44
及び折り曲げ基材14の一部を切断する工程、（ｅ）、
（ｆ）は折り曲げの工程、（ｇ）、（ｇ）′は、外形切
断の工程を示している。尚、各工程間でのフィルムキャ
リアテープの送り及び位置決めは、（ｄ）′図のスプロ
ケット孔15を基準にして行われる。
第５図〜第７図は折り曲げ前のアウターリード部の一
部を示した平面図で、フィルムキャリアテープ６には角
孔42及び角孔46があり、枠基材10上には表面パターン1
2、折り曲げ基材14上には表面パターン16が形成され、
角孔42部には接続パターン18がある。また、第６図では
接続パターン18部に孔48が形成されている。
部を示した平面図で、フィルムキャリアテープ６には角
孔42及び角孔46があり、枠基材10上には表面パターン1
2、折り曲げ基材14上には表面パターン16が形成され、
角孔42部には接続パターン18がある。また、第６図では
接続パターン18部に孔48が形成されている。
第８図及び第９図は接続パターン18部を示した断面図
で、第８図では薄型部50が接続パターン18全体にあり、
第９図では、一部に設けられている。
で、第８図では薄型部50が接続パターン18全体にあり、
第９図では、一部に設けられている。
第10図はチップセレクトパターンを示す断面図で、チ
ップセレクトパターン52（ａ）、52（ｂ）、52（ｃ）、
52（ｄ）は導通リード54（ａ）、54（ｂ）、54（ｃ）、
54（ｄ）を介し、共通パターン56を通ってインナリード
８に電気的につながっている。
ップセレクトパターン52（ａ）、52（ｂ）、52（ｃ）、
52（ｄ）は導通リード54（ａ）、54（ｂ）、54（ｃ）、
54（ｄ）を介し、共通パターン56を通ってインナリード
８に電気的につながっている。
次に本発明になるマルチチップ半導体装置及びフィル
ムキャリア半導体装置の各部の詳細と動作について説明
する。
ムキャリア半導体装置の各部の詳細と動作について説明
する。
第１図において、半導体チップ２は内部に記憶素子を
集積化したメモリ用半導体チップであり、マザーボード
36から供給される信号によってデータの書き込み、記憶
及び読み出しを行うものである。
集積化したメモリ用半導体チップであり、マザーボード
36から供給される信号によってデータの書き込み、記憶
及び読み出しを行うものである。
データの書き込み及び読み出し時の電気信号の流れ
は、まずマザーボード36上の配線パターン34に外部から
信号が供給され、接続層38を通ってマルチチップ半導体
装置28a〜28dの各端子に供給される。ここで、各端子に
供給された電気信号は、フィルムキャリア半導体装置28
a〜28dのうちチップセレクトパターンで選択されたフィ
ルムキャリア半導体装置にのみ有効に働くように回路が
組まれており、非選択フィルムキャリア半導体装置は動
作しないように設計されている。チップセレクトパター
ンについては、後で説明する。
は、まずマザーボード36上の配線パターン34に外部から
信号が供給され、接続層38を通ってマルチチップ半導体
装置28a〜28dの各端子に供給される。ここで、各端子に
供給された電気信号は、フィルムキャリア半導体装置28
a〜28dのうちチップセレクトパターンで選択されたフィ
ルムキャリア半導体装置にのみ有効に働くように回路が
組まれており、非選択フィルムキャリア半導体装置は動
作しないように設計されている。チップセレクトパター
ンについては、後で説明する。
フィルムキャリア半導体装置28単体の構成と製造方法
を第２図、第３図及び第４図で説明する。フィルムキャ
リアテープ６は、ガラスエポキシ基材に半導体チップ２
を取付けるデバイスホール41と角孔42、44をパンチで明
け、その一面に銅箔を貼付た後、必要回路パターンを形
成したもので、既に知られているフィルムキャリアテー
ププロセスで形成される。
を第２図、第３図及び第４図で説明する。フィルムキャ
リアテープ６は、ガラスエポキシ基材に半導体チップ２
を取付けるデバイスホール41と角孔42、44をパンチで明
け、その一面に銅箔を貼付た後、必要回路パターンを形
成したもので、既に知られているフィルムキャリアテー
ププロセスで形成される。
半導体チップにはフィルムキャリアテープ６のインナ
リード８と接続するためのバンプ４が既に知られている
バンプ形成プロセスによって形成されている。
リード８と接続するためのバンプ４が既に知られている
バンプ形成プロセスによって形成されている。
このフィルムキャリアテープ６のインナリード８と半
導体チップ２のバンプ４を位置合わせし、第４図（ａ）
に示すように金属的に接続する。接合は、加熱したヒー
ターチップを接続部に押し当てる方法を用いる。
導体チップ２のバンプ４を位置合わせし、第４図（ａ）
に示すように金属的に接続する。接合は、加熱したヒー
ターチップを接続部に押し当てる方法を用いる。
次いで（ｂ）に示すように、接合した半導体チップ２
の上面及び半導体チップ２の側面と枠基材10の有る部分
に樹脂22を塗布し、硬化させる。樹脂22はインナリード
接続部の耐腐食及び機械的保護を目的とするもので、エ
ポキシ系熱硬化性樹脂を用いるが特に材料及び硬化法を
限定するものではない。
の上面及び半導体チップ２の側面と枠基材10の有る部分
に樹脂22を塗布し、硬化させる。樹脂22はインナリード
接続部の耐腐食及び機械的保護を目的とするもので、エ
ポキシ系熱硬化性樹脂を用いるが特に材料及び硬化法を
限定するものではない。
次に、（ｃ）に示すように、枠基材10の下面に接着剤
40を塗布し、その後（ｄ）及び（ｅ）に示すように保持
リード44と、折り曲げ基材14の側面部17を切断除去す
る。
40を塗布し、その後（ｄ）及び（ｅ）に示すように保持
リード44と、折り曲げ基材14の側面部17を切断除去す
る。
この切断除去によって折り曲げ基材14と裏面パターン
16は、接続パターン18のみによって支持された状態とな
る。
16は、接続パターン18のみによって支持された状態とな
る。
次に（ｆ）及び（ｇ）に示すように接続パターン18を
折り曲げ、枠基材10の下面と折り曲げ基材14の下面を対
向させ接着剤40によって固着する。その後、外形を切断
することにより、（ｈ）、（ｉ）に示すフィルムキャリ
ア半導体装置が出来上がる。
折り曲げ、枠基材10の下面と折り曲げ基材14の下面を対
向させ接着剤40によって固着する。その後、外形を切断
することにより、（ｈ）、（ｉ）に示すフィルムキャリ
ア半導体装置が出来上がる。
外形切断はフィルムキャリアテープ６のスプロケット
孔15を基準に行う。このため、同様にスプロケット孔15
を基準にして形成された表面パターン18との寸法精度は
非常に良好に出来上がっている。
孔15を基準に行う。このため、同様にスプロケット孔15
を基準にして形成された表面パターン18との寸法精度は
非常に良好に出来上がっている。
本実施例では、フィルムキャリアテープ基材にガラス
エポキシ材を用いたが、特にこの材料に限定することは
ない。
エポキシ材を用いたが、特にこの材料に限定することは
ない。
第５図〜第７図において、接続パターン18は折り曲げ
られる箇所にあたり、表面パターン12及び裏面パターン
16より断面積を小さくして折り曲げ易くしたものであ
る。
られる箇所にあたり、表面パターン12及び裏面パターン
16より断面積を小さくして折り曲げ易くしたものであ
る。
第５図及び第６図は表面パターン12と裏面パターン16
は同じ幅にしておき、接続パターン18を第５図は幅狭に
したもの、第６図は孔を設けたものである。
は同じ幅にしておき、接続パターン18を第５図は幅狭に
したもの、第６図は孔を設けたものである。
第７図は接続パターン18を表面パターン12より狭くす
るとともに表面パターン12と裏面パターン16との幅を違
えたもので、これは折り曲げ完了後のフィルムキャリア
半導体装置を積層し接続する時、第１段目のフィルムキ
ャリア半導体装置と、その上に積層される第２段目のフ
ィルムキャリア半導体装置の位置合わせ時の位置ずれに
よるパターン間ギャップの縮小を防止するためのもので
ある。
るとともに表面パターン12と裏面パターン16との幅を違
えたもので、これは折り曲げ完了後のフィルムキャリア
半導体装置を積層し接続する時、第１段目のフィルムキ
ャリア半導体装置と、その上に積層される第２段目のフ
ィルムキャリア半導体装置の位置合わせ時の位置ずれに
よるパターン間ギャップの縮小を防止するためのもので
ある。
即ち、表面パターン12と裏面パターン16の幅に差を設
けることにより、パターン幅の差の２分の１の位置ずれ
があっても両方のパターンは完全に重なることになる。
けることにより、パターン幅の差の２分の１の位置ずれ
があっても両方のパターンは完全に重なることになる。
第８図及び第９図は、接続パターン18の断面積を小さ
くするための他の実施例を示すもので、接続パターン18
部のみリード厚さを薄くしたものである。特に、第９図
は折り曲げ基材14に近い箇所に薄少部50を設け、折り曲
げ性の向上を図ったものである。
くするための他の実施例を示すもので、接続パターン18
部のみリード厚さを薄くしたものである。特に、第９図
は折り曲げ基材14に近い箇所に薄少部50を設け、折り曲
げ性の向上を図ったものである。
第10図において、１個のインナリード８に対し複数個
のチップセレクトパターン52（ａ）〜52（ｄ）をつない
だパターンにしておき、インナリード８に半導体チップ
４を接続した後、複数個の導通リード54（ａ）〜54
（ｄ）のうち所定の１端子のみを残して（図では52
（ａ）を残している）、他の３端子をインナリード８と
電気的につながらないようにして（図中×印が切断箇所
を示している）チップセレクトを行なう。
のチップセレクトパターン52（ａ）〜52（ｄ）をつない
だパターンにしておき、インナリード８に半導体チップ
４を接続した後、複数個の導通リード54（ａ）〜54
（ｄ）のうち所定の１端子のみを残して（図では52
（ａ）を残している）、他の３端子をインナリード８と
電気的につながらないようにして（図中×印が切断箇所
を示している）チップセレクトを行なう。
このように、複数個のチップセレクト端子のうち１端
子のみインナリードと接続することにより、積層モジュ
ールとした時のチップセレクトが完全に行える。パター
ンの切断はレーザーによる溶融切断法が有効であるが、
特にこの方法に限定することはない。本方法によれば、
チップ及びフィルムキャリアテープ毎に種類の異なるチ
ップセレクトパターンを形成する必要がなく、フィルム
キャリアテープに形成した１種類のパターンで複数のチ
ップセレクトに対応することが出来、非常に生産効率が
よい。
子のみインナリードと接続することにより、積層モジュ
ールとした時のチップセレクトが完全に行える。パター
ンの切断はレーザーによる溶融切断法が有効であるが、
特にこの方法に限定することはない。本方法によれば、
チップ及びフィルムキャリアテープ毎に種類の異なるチ
ップセレクトパターンを形成する必要がなく、フィルム
キャリアテープに形成した１種類のパターンで複数のチ
ップセレクトに対応することが出来、非常に生産効率が
よい。
第２図において、枠基材10に対し折り曲げ基材14の幅
が狭くなっているが、これは第１図に示すように複数個
のフィルムキャリア半導体装置28を積み重ねた時、下段
のインナリードに近いパターン、例えば第２図に示すイ
ンナリード８と表面パターン12とのつなぎの斜めパター
ン部及び第10図に示す共通パターン56が上段の裏面パタ
ーン16と重ならないようにしたものである。
が狭くなっているが、これは第１図に示すように複数個
のフィルムキャリア半導体装置28を積み重ねた時、下段
のインナリードに近いパターン、例えば第２図に示すイ
ンナリード８と表面パターン12とのつなぎの斜めパター
ン部及び第10図に示す共通パターン56が上段の裏面パタ
ーン16と重ならないようにしたものである。
第４図に示す方法にて形成されたフィルムキャリア半
導体装置28を複数個積み重ねて第１図に示すマルチチッ
プ半導体装置32を形成する。ここで、フィルムキャリア
半導体装置28を積み重ねる方法は、第１図において各々
フィルムキャリア半導体装置28間にはんだを用いた層間
接続層30を設け、外形基準で位置合わせし積み重ねる。
その後層間接続層30を加熱してはんだを溶融させ層間接
続を完了する。なお、第１図においてフィルムキャリア
半導体装置28を４個積み重ねているが、４個に限ること
はない。また、層間接続層30にはんだを用いているが、
とくにはんだに限定することはなく、すず及び金等を主
成分とするろう材、異方性導電接着材、導電ペースト等
を用いることもできる。
導体装置28を複数個積み重ねて第１図に示すマルチチッ
プ半導体装置32を形成する。ここで、フィルムキャリア
半導体装置28を積み重ねる方法は、第１図において各々
フィルムキャリア半導体装置28間にはんだを用いた層間
接続層30を設け、外形基準で位置合わせし積み重ねる。
その後層間接続層30を加熱してはんだを溶融させ層間接
続を完了する。なお、第１図においてフィルムキャリア
半導体装置28を４個積み重ねているが、４個に限ること
はない。また、層間接続層30にはんだを用いているが、
とくにはんだに限定することはなく、すず及び金等を主
成分とするろう材、異方性導電接着材、導電ペースト等
を用いることもできる。
以上述べた如く本発明によれば、片面配線のフィルム
キャリアテープを使って簡単なプロセスで両面配線を有
するフィルムキャリア半導体装置を形成することができ
る。また基材付アウタリード部を折り曲げるため、基材
厚さがチップ厚さのほぼ２分の１のフィルムキャリアテ
ープが使用できることから、従来の確立されたフィルム
キャリアテープ製造プロセスが適用出来る利点がある。
また、アウタリードの一部を直接折り曲げる構造として
いるため、表面パターンを十分小さく出来、この結果モ
ジュールの小型化が可能である。さらに、フィルムキャ
リアテープから個々に外形切断を行なうため、パターン
と外形との寸法精度が良く、フィルムキャリア半導体装
置積層時に外形基準で位置合せできる利点がある。さら
にフィルムキャリア半導体装置は単体として性能検査が
完全に行なえるため、この時点で良品のもののみを組み
合わせてマルチチップ半導体装置に出来るため、マルチ
チップ半導体装置の歩留りが非常によくなる。
キャリアテープを使って簡単なプロセスで両面配線を有
するフィルムキャリア半導体装置を形成することができ
る。また基材付アウタリード部を折り曲げるため、基材
厚さがチップ厚さのほぼ２分の１のフィルムキャリアテ
ープが使用できることから、従来の確立されたフィルム
キャリアテープ製造プロセスが適用出来る利点がある。
また、アウタリードの一部を直接折り曲げる構造として
いるため、表面パターンを十分小さく出来、この結果モ
ジュールの小型化が可能である。さらに、フィルムキャ
リアテープから個々に外形切断を行なうため、パターン
と外形との寸法精度が良く、フィルムキャリア半導体装
置積層時に外形基準で位置合せできる利点がある。さら
にフィルムキャリア半導体装置は単体として性能検査が
完全に行なえるため、この時点で良品のもののみを組み
合わせてマルチチップ半導体装置に出来るため、マルチ
チップ半導体装置の歩留りが非常によくなる。
第１図は本発明になるマルチチップ半導体装置の断面
図、第２図は同じくフィルムキャリア半導体装置の断面
図で第３図はその平面図、第４図は同じくフィルムキャ
リア半導体装置の製造工程を示す断面及び平面図、第５
〜９図は、本発明になる改良されたアウタリード部を示
す平面図及び断面図、第10図はチップセレクトパターン
を示す平面図である。 ２……チップ、６……フィルムキャリアテープ、10……
枠基材、12……表面パターン、16……裏面パターン、18
……接続パターン、28……フィルムキャリア半導体装
置、32……マルチチップ半導体装置、42,46……角孔、5
2……チップセレクトパターン。
図、第２図は同じくフィルムキャリア半導体装置の断面
図で第３図はその平面図、第４図は同じくフィルムキャ
リア半導体装置の製造工程を示す断面及び平面図、第５
〜９図は、本発明になる改良されたアウタリード部を示
す平面図及び断面図、第10図はチップセレクトパターン
を示す平面図である。 ２……チップ、６……フィルムキャリアテープ、10……
枠基材、12……表面パターン、16……裏面パターン、18
……接続パターン、28……フィルムキャリア半導体装
置、32……マルチチップ半導体装置、42,46……角孔、5
2……チップセレクトパターン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/18 (72)発明者 西 邦彦 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 小丸 健 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (56)参考文献 特開 昭59−130453（ＪＰ，Ａ) 特開 昭59−222947（ＪＰ，Ａ)
Claims (9)
- 【請求項１】半導体チップと、 前記半導体チップと電気的に接続するリードと、前記リ
ードと接続する第一、第二の基材とを有するフィルムキ
ャリアテープとからなり、 前記第一の基材を含む前記リードの一部を折り曲げるこ
とで前記第一の基材と前記第二の基材とを重ねあわせて
配置させ、前記リードを前記半導体チップに対して裏面
側まで配置したことを特徴とするフィルムキャリア半導
体装置。 - 【請求項２】前記リードは配線パターンを含むことを特
徴とする請求項１記載のフィルムキャリア半導体装置。 - 【請求項３】前記配線パターン幅が前記半導体装置に対
する表面側と裏面側とで異なることを特徴とする請求項
２記載のフィルムキャリア半導体装置。 - 【請求項４】前記第一の基材及び第二の基材の厚さを、
前記半導体チップの厚さの２分の１より大きくしたこと
を特徴とする請求項１から３のいずれかに記載のフィル
ムキャリア半導体装置。 - 【請求項５】前記リードのリード幅が、前記半導体装置
の表面側に対して裏面側を狭くしたことを特徴とする請
求項１から４のいずれかに記載のフィルムキャリア半導
体装置。 - 【請求項６】前記リードのリード厚さが、前記表面側に
対して前記裏面側を薄くしたことを特徴とする請求項１
から５のいずれかに記載のフィルムキャリア半導体装
置。 - 【請求項７】リード及び基材を有するフィルムキャリア
テープに半導体チップを電気的に接続したフィルムキャ
リア半導体装置の製造方法において、 フィルムキャリアテープに設けられた基材に所定の孔を
あけることで第一の基材と第二の基材とを形成する工程
と、 前記フィルムキャリアテープのリードと半導体チップと
を接続する工程と、 前記接続された部分を含む半導体チップ面及びフィルム
キャリアテープ部に樹脂を塗布し硬化する工程と、 接着剤を塗布する工程と、 前記リード及び基材の一部を、前記第一の基材及び第二
の基材を含むように切断する工程と、 前記一部を切断したリードのうち前記第一の基材を含む
部分を、前記第一の基材が前記第二の基材に重なるよう
折り曲げる工程と、 フィルムキャリアテープを切断して任意のフィルムキャ
リア半導体装置を分離する工程と を備えたことを特徴とするフィルムキャリア半導体装置
の製造方法。 - 【請求項８】フィルムキャリアテープに半導体チップを
電気的に接続したフィルムキャリア半導体装置を２個以
上積み重ねてなる半導体装置において、請求項１から６
のいずれかに示すフィルムキャリア半導体装置を用いた
ことを特徴とするマルチチップ半導体装置。 - 【請求項９】２個以上のチップ選択アウターリードリー
ドパターンと電気的に接続されるインナリードを有し、
該チップ選択アウターリードリードパターンの任意の１
個がインナリードと電気的に接続され、他のチップ選択
端子は該インナリードと電気的に接続されないように処
理したフィルムキャリア半導体装置を積み重ねたことを
特徴とする請求項８記載のマルチチップ半導体装置。
Priority Applications (5)
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|---|---|---|---|
| JP63287658A JP2507564B2 (ja) | 1988-11-16 | 1988-11-16 | マルチチップ半導体装置とその製造方法 |
| US07/288,955 US5028986A (en) | 1987-12-28 | 1988-12-23 | Semiconductor device and semiconductor module with a plurality of stacked semiconductor devices |
| KR1019880017489A KR970007129B1 (ko) | 1987-12-28 | 1988-12-26 | 반도체 장치 및 그 제조방법 |
| US07/631,154 US5198888A (en) | 1987-12-28 | 1990-12-20 | Semiconductor stacked device |
| US08/001,649 US5334875A (en) | 1987-12-28 | 1993-03-02 | Stacked semiconductor memory device and semiconductor memory module containing the same |
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|---|---|---|---|
| JP63287658A JP2507564B2 (ja) | 1988-11-16 | 1988-11-16 | マルチチップ半導体装置とその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH02134859A JPH02134859A (ja) | 1990-05-23 |
| JP2507564B2 true JP2507564B2 (ja) | 1996-06-12 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63287658A Expired - Fee Related JP2507564B2 (ja) | 1987-12-28 | 1988-11-16 | マルチチップ半導体装置とその製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JP2507564B2 (ja) |
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| KR100422608B1 (ko) * | 1997-05-10 | 2004-06-04 | 삼성전자주식회사 | 적층칩패키지 |
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| JPS59222947A (ja) * | 1983-06-02 | 1984-12-14 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1988
- 1988-11-16 JP JP63287658A patent/JP2507564B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH02134859A (ja) | 1990-05-23 |
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