JPH01309362A - マルチチツプ半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の構造とその製造方法に係り、特）
こ従来のＩＣパッケージと同じ実装面積に対し複数倍の
メモリ容量を有する大容量マルチチップ半導体装置の構
造及び製造方法番こ関する。

〔従来の技術〕

半導体メモリは、大型コンピュータを始めノくソコン、
ワープロ、ワークステーション、ファクシミリ等のＯ、
Ａ機器からデジタルＶＴＲ，ＴＶ等の映像機器に至るま
で広範囲に使用されており、今後これらの機器の発展は
ざら、に進むことからここに使われる半導体メモリの需
賛は加速度的に増大していくと予想される。これと平行
して、半導体メモリの製造番こおいてはメモリの高密度
化による１テップ当りのメモリ容量を増加させる努力が
続けられており、チップ内のメモリ容量は６年に４倍の
割合で増大して、現在（ま１ＭｂｉｔＤＲＡＭが量産、
　４　Ｍ　ｂｉｔ　ＤＲＡＭがサンプル出荷、１６ＭＤ
ＲＡＭが試作段階にある。しかし、チップの大容蓋化に
対しては、基本技術及び製造プロセス上の種々の問題が
多く、特に現在のＩ　Ｍｂｔｔから４Ｍｂｉｔへの移行
に対しては新しいメモリセルの開発、サブミクロン配線
技術、パッケージング技術等の開発に膨大な費用を必要
としている。

従来、メモリ用途のパッケージは、リードフレームのタ
ブ上にチップ８搭載し、内部リード先端とチップのポン
ディングパッドとをワイヤボンディングして結線し、レ
ジンモールドしてなるプラスチックパッケージが主流で
ある。

パッケージ形態はメモリ容量が２５６Ｋｂｉｔ　’Ｐ境
にして、これより以前はＤ　Ｉ　Ｐ　（Ｄｕａｌ　ｉｎ
　ｌｉｎｅＰａｃｋａｇｅ　）が主流であったが、その
後高密度実装の要求が強くなり、実装面積をＤＩＰより
小さくしたＳ　ＯＪ　（ｓｍａｌｌ　ｏｕｔｌｉｎｅ　
Ｊ　−１ｅａｄ　ｐａｃｋａｇｅ）。

Ｚ　Ｉ　Ｐ　（ｚｉｇｚａｇ　ｉｎ　−１ｉｎｅ　ｐａ
ｃｋａｇｅ）　１こ移ってきている。

ここでＤ　Ｉ　Ｐとは、パンケージ長辺２方向にリード
８２列にはり出し、このリードをパッケージ下方に折り
曲げ形のもので、リードをプリントａのスルーホールに
挿入して実装する。またＺＩＰはパッケージ長辺一方向
にリードをはり出させ、このリードを交互に折り曲げた
もので、パッケージを縦形に実装したスルーホール挿入
タイプである。またＳＯＪはパッケージを長辺２方向に
はり出すがり〜ドピッチ８ＤＩＬの１／２と小さくし、
リードをパッケージ下方にｒＪＪ形に折り曲げてプリン
ト板表面に直接に搭載する面実装タイプで、ＤＩＬに比
べてパッケージの長手方向の縮小とプリント板への両面
実装をねらったものである。

従来のパッケージについて、パッケージ形５侭七プリン
ト板への実装に関し日経マイクロデバイス別冊ＮＣＬ１
ｐ７３〜８０及び８７〜８９について述べられており、
ここで、Ｌ）ＩＰはパッケージを横形に実装しスルーホ
ールにリード線を挿入すること力）ら両面実装が出来ず
実装効率はよくない。これに対し、ＺＩＰは縦形にした
分１）ＩＰより高密度実装が可能である。すなわちＤＩ
Ｐのリード列間の寸法がプリント板の３格子ピツチであ
るのに対し、Ｚ　ＩＰでは１格子ピツチであり、プリン
ト板上での実装密度はＬ）ＩＰのほぼ２倍になる。また
Ｓ　ＯＪは横形実装であるが、リードビン配置がプリン
ト板の格子の制約を受けないこと及び両面実装ができる
ことがらＤＩＰの２倍以上の高密度実装が図れる等の特
徴がある。

〔発明が肩決しようとする課題〕

以上述べたように従来パッケージでは、大きく３種類が
使われているか、どれも１パツケージＩこ１チツプを組
み込んだものでチップ側の客層が増えない力）ぎりパッ
ケージ当りのメモリ容量は増大しないという欠点があっ
た。また、パッケージ形態の違いによるプリント板への
実装密度においても、２倍相Ｉｌｌ　（／Ｊ差があるの
みであり、従来パッケージでは大容址、高密度実装か難
かしいという問題があった。

不発明ＯＪ目的は、上記課題を敗り除き、従来のパッケ
ージと同じ実装面積に対して、複数倍のメモリ容量を有
するパッケージ構造を提供することにある。・また、他
の目的は、そＯＪパッケージ構造を製造する方法を提供
することにある〇 〔課題を解決するための手段〕 上記目的は、フィルムキャリア半導体モジュール８２個
以上積み重ねて゛電気的に接続することによって達成さ
れる。

〔作用〕

すなわち、第１のフィルムキャリア半導体モジュールと
第２　（／Ｊ　フィルムキャリア半導体モジュールのア
ウタリード位置に、チップ選択用配線パターンを形成し
たスペーサを介在させて、上記第１及び第２のフィルム
キャリア半導体モジュールを電気的に接続することによ
り、従来のパッケージと同じ実装面積及びパッケージ厚
さで２倍のメモリ容量を有することかできる。なお、ス
ペーサをフィルムキャリア半導体モジュールの厚さと同
等力１、それより若干厚くＴることにより、スペーサを
介して２個以上のフィルムキャリア半導体モジュールを
容易に槓み重ねることが可能であり、メモリ容量を、チ
とプの個数倍に容易に増やすことができる。

〔実施例〕

以下本発明の一実施例を４１図〜第２５図により説明す
る。

第１図は４個のフィルムキャリア半導体モジュールぞ捷
工〜ｌ明を績み重ね′電気的に接続した本発明になるマ
ルチチップ半導体装置の断面図である。

第２図（ま、第１図１こ示すマルチチップ半導体装置を
マザーボードＪ（実装した状態での下から第１段目及び
第２段目のフィルムキャリア半導体モジュールの妥絖部
を拡大した断面図である。

第３図は、第１図１こ示すマルチチップ半得体装１代の
下から２段目のフィルムキャリア半導体モジュール２８
ｂＯ）平面図である。

第４図〜第６図はチップ選択端子部の詳細を示す斜視図
で、第４因は下から渠２段目、第５図は下から第１段目
のフィルムキャリア半導体モジュール、第６図はマザー
ボードである。

第７図は、半導体チップを４個績み重ねたマルチチップ
手勢体装置の各半導体チップＱｊ電気的接続状悪ソ示す
回路ブロック図である。

まず、第１図〜第７図において、本発明になるマルチチ
ップ半導体装置の構成８説明する。なお、各図Ｉこ８い
て同一符号は同−内存を示している。

第１図及び第２図において、半導体チップ２ａにはバン
プ４ａが形成されて３つ、バンプ４ａ七フイルムキヤリ
アテープ６ａはインナーリード部１０ａで電気的に接続
され、アウターリード部１２ａを半導体チップ２ａの外
側に侵り出している。

半導体チップ２ａの上面及びインナリード部１０ａを含
む半導体チップＺａＣＩＪ側部には＆護コート衝脂１４
．かコートしである。

、Ｘ　ヘ−＋　２０ａ　には、表面パターン２２ａト裏
１１パｐ　−ｙ　２４ａ　カ形ＩＸされ、両パターンは
スルーホール２６ａで電気的につなかっており、表面パ
ターン２２ａと前記アウターリード１２ａは第１接続層
１６ａによって電気的につながっており、フィルムキャ
リア半導体モジュール２８ａを形成している。

上記において第１歯の最下段のフィルムキャリア半導体
モジュール２８ａ（／Ｊ構成について説明したが、下か
ら第２段目、第５段目、第４段目もほぼ同様ω溝底であ
り、以降各図において最下段のフィルムキャリア半導体
モジュールには前記のように符号の後にＩ’ａＪを、ま
た第２段目にはｒｂＪを、第３段目にはｒｃｌｒ−１第
４段目にはｒｄＪをつけて表示する。

第２接１続層１８ｂは、第１段目Ｏｊフィルムキャリア
半導体モジュール２８ａと第２段目のフィルムキャリア
半導体モジュール２８ｂｆ’！気的に接続する。

マザーボード６０の上面子こは、配線パターン６２が形
成されており、第５接続層５４で最下段フィルムキャリ
ア半導体モジュール２８ａと電気的につながる。

４５図において、複数本の　リード線は１本のチップ選
択リード線４０ｂと、チップ選択リード線４０ｂを除く
それ以外の複数本の共通リード１４２ｂに区分けされ、
スペーサ２０ｂに形成される表面パターンも前記リード
線に対応したチップ選択端子パターン４４ｂと複数個の
共通端子パターン４６ｂに区分けされる。

第４図において、半導体チップ２ｂの上面Ｉこは共通端
子パッド５ｂとチップ選択端子パッド７ｂがｊｌぞ成さ
れている。スペーサ２０ｂ（／Ｊ表面には、共通リード
線４２ｂと接続する共通端子パターン４６ｂ。

チップ選択リード線４０ｂと接続するチップ選択端子パ
ターン４４ｂ、チップ選択端子パターン４４ｂと接続パ
ターン４８ｂによってつながるチップ選択専用パターン
５０ｂが形成されており、共通リード線４２ｂは共通端
子パッド５ｂとチップ選択リード線４０ｂはチップ選択
端子パッド７ｂとつながっている。また裏面には前記共
通端子パターン４６ｂに相対して展面共通廟子パターン
３２ｂ１チップ選択端子パターン４４ｂに相対して裏面
チップ選択端子パターン５４ｂ１チツプ選択専用パター
ン５０ｂに対応してｈ面チップ選択専用パターン５Ｓｂ
が形成され、表裏の共通端子パターン４６ｂと３２ｂは
スルーホール５８ｂによって、また表裏のチップ選択専
用バター　ｙ　５０ｂ　ト５６ｂはスルーホール６０ｂ
によって電気的につながっている０ 第５図において、表裏のチップ選択端子パターン４４ａ
　ト５４ａはスルーホール６２ａ＃こよって眠気的につ
なかっており、チップ選択端子４４ａとチップ選択専用
パターン５０ａは電気的に絶縁さｎており、その他は第
４図と同じ構成である。

第６図においてマザーボード３０の上ｒＸＪにはチップ
選択端子パターン５４．チップ選択専用パターン６６、
共通端子パターン６８が形成されて２つ、そｎぞれの端
子パターンにはライン７０．７２．７４がつながってい
る。

第７図において半導体チップ２　ａ＋　２　ｂ　＋　２
０゜２ｄｉＣはアドレス端子８０．データ入出力端子８
２゜ライトイイープル端子８４．アウトイネーブル端子
８６．１ＪＬ源端子８８．グランド端子９０．チップ選
択端子９２ａ　、　９２ｂ　、　９２ｃ　、　９２ｄか
電気的につながっている。こわらの端子のうち、チップ
選択端子９２ａ〜９２ｄはそれぞれの半導体チップ２ａ
〜２ｄに独立して換りヒされているが、ぞの他の端子は
半導体チップ２ａ〜２ｄに共通に接続されている。

ここで、まず初めに半導体メモリチップへの情報の記ｔ
は（データ入力）及び記憶されている情報の読み出しく
データ出力）法について第７図で概灸を説明する。

情報の入出力は、チップ内′に設定された番地単位で行
われる。ある番地への情報の曹き込みは、僚地を指定す
るアドレス信号、沓き込みを許可するライトイネーブル
信号、記１１ｆｆＴるデータを含むデータ信号が必要で
ある、ところが、情報量が多くなり１個のチップでは情
報を収容しきれなくなると、複数個のチップを使う必要
が生ずる。第７図はチップ４個についての一例を示すも
ので、例えば１チツプに１００個の番地が設定できると
すれば、各チップ共０〜９９番地を設定しておく。この
ようにして今、半導体チップ２ａの９９番地へあるデー
タを書き込む動作を例にとれば、アドレス端子８８１こ
は「９９香地」を示す信号を、データ入出力端子８２４
こは書き込むためのデータ信号を、ライトイネーブル端
子８４に書き込み許可信号を印加し、同時に半導体チッ
プ２ａｊこつながるチップ選択端子９２ａにチップ選択
９４用１／Ｊ信号を送ることにより、アドレス信号、デ
ータ信号、ライトイネーブル信号は４個の半導体チップ
２ａ〜２ｄのうち半導体チップ２ａのみ有効となり、他
の半導体チップ２ｂ〜２ｄには作用しない。すなわち、
半導体チップ２ａの９９香地４こは必要なデータが曹き
通抜れるが、他の５個の非選択半導体チップの９９番地
は変化ないことになる。

データの読み出しについては、読み出し許可信号用のア
ウトイネーブル信号が作用して、その他は彊き込みと同
じ接続状、１Ｍでデータ入出力端子８２に半導体チップ
２ａｃｖ９９査地に記憶されているデータが出力される
ことになる。

こＣ／Ｊように、２個以上のチップ”を多重にしてメモ
リ容量を増加させる場合、チップ選択端子を各チップ独
立に設けることによりその他の端子は、全て共通で便え
る。

なお、第７図において、アドレス端子８０及びデータ入
出力端子８２は一本のラインで示しであるが、実際の配
線では複数本で構成されている。これ苓こ対しライトイ
ネーブル端子８４．アウトイネーブル端子８６．電源端
子８日、グランド端子９０及びチップ選択端子９２ａ〜
９２ｄは実際の配線ではそれぞれ各１本の場合が多い。

次に第１図〜第７図を用いて、本発明になるマルチチッ
プ半導体装置ＱＪ各部構成Ｑノ詳細と切作を説明する。

第１図〜第２図において半導体チップ２ａは内部に記憶
は素子を集積化したメモリ用半導体チップであり、マザ
ーボード３０から供給される信号に応じてデータの書き
込み及び読み出しを行うものである。

データの曹き込み及び読み出し時の′亀気侶号の流れは
、まずマザーボード６０の配線パターン３２に外部から
信号が供給され、第３接続層３４．スペーサ２０ａの裏
面パターン２４ａ、スルーホール２６ａ。

表面パターン２２ａ、第１按続層１６ａ８経てフィルム
キャリア６ａのアウターリード部１２ａ、インナリード
部１０ａ、バンブ４ａを通って第１段目の半導体チップ
２ａ内の素子に供給される。同様に第２段目の半導体チ
ップ２ｂ及び第５段目、第４段目の半導体チップ２ｃ、
２ｄにも同時に信号が供給される。

ここで、前記したように複数個のチップに対し特定の半
導体チップを選択して、その選択した半導体チップのみ
に有効に信号を送ることが必要であり、この目的を実現
するための配線構造を第４図及び第６図１こて説明する
。

第４図において、チップ選択リード線４０ｂは第７図１
こ示すチップ選択端子９２ａに相当し、各チップ独立に
接続されるが、それ以外の複数本の共通リード線４２ｂ
は同じく図７のアドレス端子８０．データ入出力端子８
２．ライトイネーブル端子８４．アウトイネーブル端子
８６．電源端子８８．グランド端子９０に相当しており
、谷瑞子に共通して接続されている。

すなわち、第４図〜第６因に示すように、共通端子に供
給される信号はマザーボード３０の共通端子パターン６
８を経てスペーサ２０ａの裏面パターン３２ａ、スルー
ホール５８ａ、表面パターン４６ａ、共通リード線４２
ａを経て第１段目Ｃ１）半導体チップ２ａに供給され、
さらに第２段目のスペーサ２０ｂの裏面パターン３２ｂ
から共通リードｇ４２４こ供給されて、前述したように
各テップに同時に供給される０ これに対しチップ選択端子パターン５４に供給されるチ
ップ選択信号は、スペーサ２０ａの裏面パターン５４ａ
、スルーホール６２ａ、表面パターン４４ａ。

チップ選択リード線４０ａを経て第１段目の半導体チッ
プ２ａに供給されるが、スペーサ２０ａｃＤ裏面パター
ン５４ｂと表面パターン４４ｂは電気的に接続されてお
らず、第２段目の半導体チップ２ｂには供給されない。

同様にマザーボード６０のチップ選択端子パターン６６
に供給されるチップ選択用信号は第１段目の半導体チッ
プ２ａには供給されず、第２段目の半導体チップ２　ｂ
、のみに選択的に供給することができる。なお、第２段
目以上のチップについても各段のスペーサに同様の回路
パターンを設けることによって、独立してチップ選択が
行える。

次にその他の実施例について第８図〜第１７図で説明す
る。

第１の実施例では、第６図に示すように外形が矩形のス
ペーサＥこついて説明したが、第８図に示すようなフィ
ルムキャリアのリード線配置の２面のみにスペーサを有
する構造も可能である。　　　′また、第１図おいて第
１段目から斗４段目までのスペーサを半導体チップの表
裏両面位置にスペーサ部材を有しない構造として、全て
同じ形状にしているが、第１段目（／Ｊスペーサを第９
図に示すように半導体チップ２ａの下面にもスペーサ部
材９６ａ８介在させたスペーサ５４ａとし、そのスペー
サ部材のマザーボードと接続する任意の而に任意形状の
配がパターン９８ａを形成した構造とすることもできる
。すなわち、マザーボードの標準化された接続パターン
き合致するパターン配置を任意に形成できる構造である
。

第１の実施例においては、スペーサに表裏パターンを形
成し、スルーホール導通パターンによってこの表ｋｋ　
パターンを電気的に接続する構造について説明したが、
スルーホールの表裏導通を南る方法としてフィルムキャ
リア（／Ｊアウターリードをスペーサ表面、側面を経由
して表面に折り曲げる方法あるい（ま、折り曲げた表ｋ
）害通す−ド庫を用いる方法も可能である。第１０図に
この−例としてアウターリードを折り曲げる方法を示す
。

第１０図は、フィルムキャリア半導体モジュールリスペ
ーサとアウターリードの接合部を示す断面図で、スペー
サ２０ａには表面パターン１００　ａ　、　ｊｋ面パタ
ーン２４ａが形成されている。折り曲げられたアウター
リード１２ａの先端と裏面パターン２４ａは下面接続／
％１０４ａによって固定される。

以上の構造において、アウターリード１２ａをスペーサ
２０ａｆ／Ｊ上面を通り、折り曲げによってスペーサ２
０ａの側面、さらに下面に伸延させて、裏面パターン２
４ａ　４こ接合しスペーサの表裏導通をはかつている。

チップ選択端子構造の第２の実施例を第１１図〜第１５
図１こて説明する。

第１１図〜第１３図は前図第４図〜第６図と則し位置ヲ
示したもので、同一符号は同一内容を示している。ただ
し、共通端子パターンについては省略している。

本実施例では、第１段目のフィルムキャリア半導体モジ
ュール２８ａとマザーボード３０との接続は第５０及び
第６図にて説明したのと同じ構造であり、同様の方法で
半導体チップ２ａが過択される。

本実施例の特徴は、第１１１に示すスペーサ２０ａとフ
ィルムキャリアのアウターリード４０ｂである。

すなわち、スペーサ２０ｂに形成される表裏パターン及
び表裏パターンを接続するスルーホール導通パターンは
スペーサ２０ａと同じ構造で形成されている。

これに対し、フィルムキャリアのアウターリード形状を
４０ａと４０ｂとに示すように異なる配置にすることに
よって、そ孔ぞれの半導体チップを独立Ｇこ選択できる
構造（！：、なっている。前図第１０囚にて説明したア
ウターリード線折り曲げ方式はこの構造を適用すること
により、容易に目的を達成することができる。

チップ選択端子構造の第３の実施例を第１４図〜第１６
図に”ご説明する。

本実施例では、スペーサ２０ａお２０ｂとは同じ構造で
あり、フィルムキャリアのアウターリード４０ａ　、　
４０ａ’、　４０ｂ　、　４０ｂ’も同じ構造である。

半導体チップの選択は半導体チップ２ａ及び２ｂに形成
されたチップ選択パターンによって行われる。

すなわち、第１４図及び第１５図にはチップ選択パッド
１！１２　ｂ　、　　１０２　ａ、パッド接続ライン１
０４ｂ。

１０４ａ及びチップ選択予備バッド１０６ｂ　、　１０
８ｂ　、　１０６ａ。

１０８ａが形成されており、第１段目の半導体チップ２
ａはチップ選択パッド１０２ａとチップ選択予備パッド
１０６ａがパッド接続ライン１０４ａによってつながっ
ており、チップ選択予備バッド１０８ａはチップ選択パ
ッド１０２ａと絶縁されている。

また、第２段目の＃−４体チッチップはチップ選択パッ
ド１０２ｂとチップ選択予備バッド１０８ｂとつながっ
ており、チップ選択予備バッド１０６ｂとはつながって
いない。

以上のｋｇとすることによってマザーボード３０のチッ
プ選択端子５４に信号が印加された時は半導体チップ２
ａに信号は伝達されるが、半導体チップ２ｂには伝達さ
れない。また、チップ選択端子６６への信゛号印加に対
しては半導体チップ２ｂが独立に選択できる。

スペーサ構造に関Ｔる第２の実施例をｉ　１７図で説明
する。

第１７図において、リード付スペーサ１１０の表面には
インナリード部１１２まで伸延したリードパターン１１
４が固層した状、６で表面パターンが形成されている。

裏面には裏面パターン１１６が形成され、スルーホール
１１８で表具パターンを電気的に接続している。

半導体テップ２上に形成したバンブ４はインナリード１
１２と電気的に接続されている。接続部を含む半導体チ
ップ２の表面及び１１１１１面には保護コート１４が塗
布されている。

リード付スペーサ１１０の形成〔こは基材の片面−この
みパターン用導電材の固着された基板に半導体チップ２
が（ばまり込む孔を打ち抜いた後、他面にリードパター
ン形成用の導電材を前記孔部分を含めて貼り付け、この
後は印刷配線板の製造プロセスを使って第１７図に示す
ような基材の一端番こリードパターンを張り出させたリ
ード付スペーサ１１０を形成する。

リード付スペーサ１１０と半導体チップ２の接合は金−
金、金−すず等の既に知られているインナリードボンデ
ィングの方法を用いる０本リード付スペーサを用いたフ
ィルムキャリア半導体モジュールの積み重ねにおいては
、第２図に示す第１接続部ＩＳａが不要であり、組み立
て工程上非常に有利となる。

なお、前記スペーサにマザーボードと同質の材料を用い
ることによって、マザーボードへの実装後の接続信頼性
を大巾に向上させることができる０次に本マルチチップ
半専体装ｔＪＬ（ｌ／Ｊ製造方法の一実施例について説
明する。

製造工程の概略を第１８図に示す。第１図、第２図及び
第１８図において、まず、パターニングしたフィルムキ
ャリアテープのインナリード１０ａと半導体チップ２ａ
の表面に形成したバンブ４ａを位置合わせし、インナリ
ード部のボンディングを行なう。このボンディング法は
、ＴＡＢ（ＴａｐｅＡｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎ
ｇ　）のインナリードボンディングとして一般的に知ら
れている方法である。次いでボンディング面とチップ選
択端子表面及び側面に保護コートを施す０この時点で半
導体チップ２ａ及びポンディング部の検査を行い良否の
区分けを行う。

次いでフィルムキャリアテープからフィルムキャリアモ
ジュール６ａｆ切り出す。これと並行して複数個のスペ
ーサを同時形成したプリント配線板から１個のスペーサ
を外形切断して取り出し、前記フィルムキャリアモジュ
ール６ａと位置合わせを行って、第１接続を行い、／１
１１１１接続層１６８形成する。これで、第１図に示す
フィルムキャリア半導体モジュールの単体ができる。

次いでフィルムキャリア半導体モジュール４個を位置合
わせ治具に設置した後、各フィルムキャリア半導体モジ
ュールの表面パターン２４とアウターリード１２ヲ接触
させて端子部のみを溶融はんだ槽に浸種して、第２接続
を行う。この後、マザーボードへの接続部を残して樹脂
コートを行う。

この工程図１こおいて、外形切断前のフィルムキャリア
テープに外形切断したスペーサを第１接続した後、フィ
ルムキャリアテープを切断する方法、さらに外形切断前
のスペーサプリント配線板に外形切断したフィルムキャ
リアモジュールを第１接続する方法も可能である。

また、本実施例における第１接続は、スルーホールの端
子部に予め付層させておいた５ｎ−Ｐｂ系はんだを用い
たはんだを熱圧着ヘッドで加熱溶融してボンディングす
るはんだリフロー法を採用したが、Ａｕ−Ａｕ熱圧着　
Ａｕ−８ｎボンデイング、導電ペーストを用いた接続法
等ももちろん適用できる。

マルチチップ半導体装置の製造方法の第２の実施例につ
いて、第１９図で説明する。

＠１９図は製造工程の概略を示すもので、特に第１７因
に示すリード付スペーサを用いたマルチチップ半導体装
置の製造方法について示している。

まず、バターニングしたリード付スペーサのインナリー
ドと半導体チップのバンブを接続する。

この状態が、第１７図に示Ｔ構造である。次にチップ表
面の保護コート及びボンディング部を含めたチップ全体
の検査を行い良否の区分けを行って、良品のみ外形切断
を行う。この後は前記第１８図の説明と同じ方法によっ
て積み重ね、位置合わせ、第２接続、性能検査、樹脂コ
ートを行ってマルチテップ半導体装置が完成する。

以下１こ本発明になるマルチチップ半導体装置の応用例
を示す。

ＷＪ２０図は内部にマルチチップ半導体装置１２０を包
含したマルチチップモジュール王であり、端子１２４が
モジュールの一面に配置されている０モジユールは端子
１２４を除く全面に樹脂コート１２６を施してモジュー
ル外形を形成をしている。

端子１２４ｉ′ｉ、表面にＡｕめつき処理を施しである
。本構成（／Ｊマルチチップモジュールを端子１２４と
相対する端子を有するマザーボードに押しつけ保持する
ことにより、電子機器の記憶装置としたも（／Ｊである
。

第２１図は別の応用例を示すもので、内部番こマルチチ
ップモジュール半導体装＠　１２０　％包含したマルチ
チップモジュール１２８であり、マルチチップ半導体装
＠　１２０は、モジュール内部で配線基板１００に電気
的に接続され、各信号端子は配線基板１３０の一端にコ
ネクタ一端子１６２として収り出されている。

第２２図は、さらに別の応用例で、コネクタ一端子１３
２をモジュール」の下方２個所に取りだしたもので、多
数個のマルチチップ半導体装置を槓み重ねたもの、ある
いは多端子を有する半導体チップに対して有利な構造で
ある。

第２３図はさらに別の応用例で、従来のデュアルインラ
インＩＣパッケージと同一の配置としたり−ドビン１３
６を有するパッケージ基板１３８に、本発明になるマル
チチップ半導体装置１２０と従来外部取り付けになって
いたコンデンサを電気的に接＆Ｌ、たマルチチップモジ
ュールυ主で、従来υ〕ノ（ターン設計にて配線された
マザーボードに容易に取付けられる構造とした０ 第２４図はさらに別の応用例で、リードビン１４４はパ
ッケージ基板１４６の下面に配置した基板上に、本発明
に、なるマルチチップ半導体装ｔ　１２０及びコンデン
サ１４２８電気的に接続したマルチチップモジュール世
である０ 第２５図はさらに別の応用例で、コネクタ一端子１５０
を有する配線基板１３２に本発明になるマルチチップ半
導体装ｔ１２０とコンデンサ１４２ヲ複数個°亀気的に
接続したマルチチップモジュール患である。

第２５図〜第２５図に示すマルチチップモジュールは図
に示してないが、基板開存こ保護コート及びカバーを行
って機械的な保護を行っている。

以上の応用例に示すように、本マルチチップモジュール
では搭載されるマルチチップ半導体装置が複数個θＪ牛
専体チップによって形成されていることり）ら、従来Ｑ
」モジュールとほぼ同じ実装面積に対して複数倍の記憶
存速そ有する構造であり、小形で大容量のメモリを要求
される携帯用電子機器に非常に有効である。

本実施例では、フィルムキャリア半導体モジュール単体
でエージング及び性能チエツクを行ない、良品のみ積重
ねる方式であるため、複数個のチップを積重ねるにもか
かわらず）くツケージの歩留りを高めることができる。

〔発明の効果〕

以上述べた如く本発明によれば、従来パッケージと同じ
実装面積に対し複数倍のメモリ存意を有するパッケージ
構造を得るこ七ができるＯ史に、そのパッケージヲｊ？
Ｊｇ率なプロセスで形成するこ七ができる効果がある。

また、フィルムキャリア半導体モジュールは単体での厚
さが非常に薄く出来るこおから複数個の槓み重ねに３い
ても、パッケージの厚さを薄（抑えることかできる。

【図面の簡単な説明】

第１図及び第２図は本発明なこなるマルチチップ半導体
装置の前面図、第６図は同じく平面図、第４〜＄６図は
本発明になるチップ選択端子構造の斜視図、第７図はマ
ルチチップ半導体装置の回路ブロック図、第８〜第１０
図は本発明になるスペーサ構造の平面図及び断面図、第
１１〜第１６図は本発明になるチップ選択端子構造の他
の例の斜視図、第１７図は本−発明になるリード付スペ
ーサの断面図、第１８〜１９図は本発明になるマルチチ
ップ半導体装置の製造工程図、第２０〜２５図は本発明
の応用例を示Ｔｆ；＋視図である。 ２・・・半導体チップ　　６・・・フィルムキャリア１
０・・・インナリード　　１２・・・アウタリード１６
・・・　２１１し　１　接続）噛−；　　　　　　　１
８・・・＄２　　接Ａシｉロ層２０・・・スベーサ ２日・・・フィルムキャリア半導体モジュール６０・・
・マザーボード ４４・・・チップ選択端子パターン １１０・・・リード付スペーサ ｈ　　　１　　　回 属　２　口 第　　３　図 ｂ　７　回 ＾　　４　コ ぷ　り図 ｈ　！、、図 尤　　８　図 ｊ　ＣＩ　　父 、Ｆ、１２　画 茎　）２．　”ｉ 蔦　　）４　回 富　］らし 篇　１−　図 詳 上　　）　コ １１つ− ２）１ム ５　　　”１９　　　河 嶌　　）ｅ　　■ ５　２０　　回 ス　２２　　図 ３２３　　回 小　２４　　図 弔　２５　図 ）らＯ

Claims (1)

1. 【特許請求の範囲】 １、フィルムキャリアテープに半導体チップを電気的に
   接続したフィルムキャリア半導体モジュールを２個以上
   積み重ねてなるマルチチップ半導体装置において、フィ
   ルムキャリア間にスペーサを介在させて、前記フィルム
   キャリア半導体モジュールを接続したことを特徴とする
   マルチチップ半導体装置。 ２、少なくとも一面に配線導体を有するスペーサを用い
   ることを特徴とする請求項１記載のマルチチップ半導体
   装置。 ３、表裏パターンを電気的に接続するスルーホール導通
   パターンを有するスペーサを用いることを特徴とする請
   求項１若しくは２記載のマルチチップ半導体装置。 ４、チップ選択用の配線パターンを有するスペーサを用
   いることを特徴とする請求項１〜３のいづれかに記載の
   マルチチップ半導体装置。 ５、外形が矩形であるスペーサを用いることを特徴とす
   る請求項１〜４のいづれかに記載のマルチチップ半導体
   装置。 ６、フィルムキャリアのリード線軸方向の２面にスペー
   サを配置したことを特徴とする請求項１〜４のいづれか
   に記載のマルチチップ半導体装置。 ７、半導体チップの表裏両面位置にスペーサ部材を有し
   ないスペーサを用いたことを特徴とする請求項１〜６の
   いづれかに記載のマルチチップ半導体装置。 ８、マザーボードと接続するスペーサが、半導体チップ
   の表裏両面位置にスペーサ部材を有する構造としたこと
   を特徴とする請求項１〜６のいづれかに記載のマルチチ
   ップ半導体装置。 ９、スペーサの少なくとも一面にマザーボードと電気的
   に接続するための配線パターンを形成したスペーサを用
   いるζとを特徴とする請求項１〜８のいづれかに記載の
   マルチチップ半導体装置。 １０、スペーサの材質を、該マルチチップ半導体装置を
   実装するマザーボードと同種の材質としたことを特徴と
   する請求項１〜９のいづれかに記載のマルチチップ半導
   体装置。 １１、リード付スペーサに半導体チップを電気的に接続
   したフィルムキャリア半導体モジュールを用いたことを
   特徴とする請求項１〜１０のいづれかに記載のマルチチ
   ップ半導体装置。 １２、フィルムキャリアのリード線とスペーサの接続端
   子を金−金及び金−すずで接合したことを特徴とする請
   求項１〜１０のいづれかに記載のマルチチップ半導体装
   置。 １３、フイルムキャリアのリード線とスペーサの接続端
   子をすずと鉛を主成分とするはんだで接合したことを特
   徴とする請求項１〜１０のいづれかに記載のマルチチッ
   プ半導体装置。 １４、２個以上のフィルムキャリア半導体モジュールに
   対して、各々独立にチップ選択できるリード線配置とし
   たフィルムキャリアによって構成されることを特徴とす
   る請求項１〜３又は５〜１３のいづれかに記載のマルチ
   チップ半導体装置。 １５、２個以上のフィルムキャリア半導体モジュールに
   対して、各々独立にチップ選択できる電極パターン配置
   とした半導体チップによって構成されることを特徴とす
   る請求項１〜５又は５〜１３のいづれかに記載のマルチ
   チップ半導体装置。 １６、フィルムキャリアのリード線を、スペーサの表面
   、側面を経由して裏面に折り曲げ固定して、フィルムキ
   ャリアのリード線でスペーサ表裏面の導通を図つたフィ
   ルムキャリア半導体モジュールを用いたことを特徴とす
   る請求項１〜３又は５〜１３のいづれかに記載のマルチ
   チップ半導体装置。 １７、マザーボードと接続するスペーサのチップ選択端
   子は、表裏パターンを導通パターンで接続し、上記以外
   のスペーサのチップ選択端子は、表裏パターンを導通パ
   ターンで接続しない構成のスペーサ用いたことを特徴と
   する請求項１〜１５のいづれかに記載のマルチチップ半
   導体装置。 １８、チップ選択経由端子を含むスペーサ上の全ての接
   続端子にフィルムキャリアのリード線を配置したことを
   特徴とする請求項１〜１７のいづれかに記載のマルチチ
   ップ半導体装置。 １９、フィルムキャリア半導体モジュール同志の電気的
   接続にすずと鉛を主成分としたはんだを用いて接合した
   ことを特徴とする請求項１〜１８のいづれかに記載のマ
   ルチチップ半導体装置。 ２０、フイルムキヤリア半導体モジュール同志の電気的
   接続にスズを主成分としたろう材を用いて接合したこと
   を特徴とする請求項１〜１８のいづれかに記載のマルチ
   チツプ半導体装置。 ２１、フィルムキャリア半導体モジュール同志の電気的
   接続に金熱圧着を用いて接合したことを特徴とする請求
   項１〜１８のいづれかに記載のマルチチップ半導体装置
   。 ２２、フィルムキャリア半導体モジュール同志の電気的
   接続に銀を主成分とする導電ペーストを用いて接合した
   ことを特徴とする請求項１〜１８のいづれかに記載のマ
   ルチチップ半導体装置。 ２３、フィルムキャリアと半導体チップを接合した前記
   半導体チップ面に樹脂をコートしたフィルムキャリア半
   導体モジュールを用いたことを特徴とする請求項１〜１
   ８のいづれかに記載のマルチチツプ半導体装置。 ２４、マザーボードと接合するための電極パターンをフ
   ィルムキャリアのリード線配置方向と直角方向に配置し
   たことを特徴とする請求項１〜２５のいづれかに記載の
   マルチチップ半導体装置。 ２５、マザーボードと接合するための電極パターンを半
   導体チップ投影範囲内に配置したことを特徴とする請求
   項１〜２４のいづれかに記載のマルチチップ半導体装置
   。 ２６、フィルムキャリア半導体モジュール同志を接合し
   た後、全体に樹脂をコートしたことを特徴とする請求項
   １〜２５のいづれかに記載のマルチチップ半導体装置。 ２７、フィルムキャリアテープに半導体チップを電気的
   に接続したフィルムキャリアモジュールを、スペーサを
   介して２個以上積み重ねてなるマルチチップ半導体装置
   の製造方法において、該フィルムキャリアモジュールの
   外形を切断する工程と、該スペーサの外形を切断する工
   程と、該フィルムキャリアモジュールの接続端子と該ス
   ペーサの接続端子を位置合わせし電気的に接続する工程
   と、２個以上の該フィルムキャリア半導体モジュールの
   接続端子を位置合わせし電気的に接続する工程と、マザ
   ーボードと接続端子を除く部分に樹脂コートを施こす工
   程とを有したことを特徴とするマルチチップ半導体装置
   の製造方法。 ２８、リード付スペーサに半導体チップを電気的に接続
   したフィルムキャリア半導体モジュールを２個以上積み
   重ねてなるマルチチップ半導体装置の製造方法において
   、該フィルムキャリア半導体モジュールの外形を切断す
   る工程と、切断後の２個以上の該フィルムキャリア半導
   体モジュールの接続端子を位置合わせし電気的に接続す
   る工程と、マザーボードと接続端子を除く部分に樹脂コ
   ートを施こす工程とを有したことを特徴とするマルチチ
   ップ半導体装置の製造方法。 ２９、請求項２７記載のマルチチップ半導体装置の製造
   方法において、フィルムキャリア半導体モジュールとス
   ペーサの両方またはどちらか一方の外形切断を行う前に
   、両者の接合端子を位置合わせして電気的に接続し、そ
   の後に外形を切断する工程としたことを特徴とするマル
   チチップ半導体装置の製造方法。 ３０、請求項２７〜２９のいづれかに記載のマルチチッ
   プ半導体装置の製造方法において、フィルムキャリア半
   導体モジュールのリード線をスペーサの裏面に折り曲げ
   、リード線を固定する工程とを有したことを特徴とする
   マルチチップ半導体装置の製造方法。 ３１、フイルムキヤリアテープに半導体チップを電気的
   に接続したフィルムキャリア半導体モジュールを２個以
   上積み重ね、外部引き出し端子を露出させたマルチチッ
   プ半導体装置において、該外部引き出し端子を該マルチ
   チップモジュールの少なくとも一面に配置したことを特
   徴とするマルチチップ半導体装置。 ３２、フィルムキャリアテープに半導体チップを電気的
   に接続したフィルムキャリア半導体モジュールを２個以
   上積み重ね、外部引き出し端子を露出させたマルチチッ
   プ半導体装置において、該外部引き出し端子を該マルチ
   チップモジュールの少なくとも一辺突出部に配置したこ
   とを特徴とするマルチチップ半導体装置。 ３３、請求項３１若しくは３２に記載のマルチチツプ半
   導体装置において、外部引き出し端子表面を銅、銅合金
   、ニッケル、ニッケル合金、スズ、スズ合金、金とした
   ことを特徴とするマルチチップ半導体装置。 ５４、請求項３１〜３３のいづれかに記載のマルチチッ
   プ半導体装置において、外部引き出し端子を配置する配
   線基板にエポキシ、フェノール、ポリイミド樹脂を含む
   基材を用いたことを特徴とするマルチチップ半導体装置
   。 ３５、請求項３１〜３３のいづれかに記載のマルチチッ
   プ半導体装置において、外部引き出し端子を配置する配
   線基板に無機セラミックスによる基材を用いたことを特
   徴とするマルチチップ半導体装置。 ３６、請求項３１〜３５のいづれかに記載のマルチチッ
   プ半導体装置において、フィルムキャリア半導体モジュ
   ールを含む部位を樹脂で固形化したことを特徴とするマ
   ルチチツプ半導体装置。 ３７、配線基板上にメモリチップとコンデンサチップを
   配置したマルチチップモジュールにおいて、フィルムキ
   ャリアテープに半導体チップを電気的に接続したフィル
   ムキャリア半導体モジュールを２個以上積み重ねたマル
   チチップ半導体装置を少なくとも１個以上有し、外部引
   き出し端子を該マルチチップモジュールの側方に配置し
   たことを特徴とするマルチチップモジュール。 ３８、配線基板上にメモリチップとコンデンサチップを
   配置したマルチチップモジュールにおいて、フィルムキ
   ャリアテープに半導体チツプを電気的に接続したフィル
   ムキャリア半導体モジュールを２個以上積み重ねたマル
   チチップ半導体装置を少なくとも１個以上有し、外部引
   き出し端子を該マルチチップモジュールの面に直角方向
   に引き出したことを特徴とするマルチチップモジュール
   。 ３９、配線基板上にメモリＩＣチップとコンデンサチッ
   プを配置したＩＣメモリカードにおいて、フィルムキャ
   リアテープに半導体チップを電気的に接続したフィルム
   キャリア半導体モジュールを２個以上積み重ねたマルチ
   チップ半導体装置とコンデンサチップを少なくとも１個
   以上有し、外部引き出し端子を該ＩＣメモリカード基板
   の側部に配置したことを特徴とするＩＣメモリカード。