JPH01309362A - マルチチツプ半導体装置 - Google Patents
マルチチツプ半導体装置Info
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- JPH01309362A JPH01309362A JP63139304A JP13930488A JPH01309362A JP H01309362 A JPH01309362 A JP H01309362A JP 63139304 A JP63139304 A JP 63139304A JP 13930488 A JP13930488 A JP 13930488A JP H01309362 A JPH01309362 A JP H01309362A
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- Japan
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- chip
- semiconductor device
- film carrier
- semiconductor
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 197
- 125000006850 spacer group Chemical group 0.000 claims abstract description 77
- 238000000034 method Methods 0.000 claims abstract description 25
- 239000011347 resin Substances 0.000 claims abstract description 9
- 229920005989 resin Polymers 0.000 claims abstract description 9
- 239000000969 carrier Substances 0.000 claims abstract 2
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 19
- 238000004519 manufacturing process Methods 0.000 claims description 19
- 238000005520 cutting process Methods 0.000 claims description 12
- 239000003990 capacitor Substances 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 7
- 239000010931 gold Substances 0.000 claims description 6
- 229910000679 solder Inorganic materials 0.000 claims description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 238000005452 bending Methods 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 3
- JVPLOXQKFGYFMN-UHFFFAOYSA-N gold tin Chemical compound [Sn].[Au] JVPLOXQKFGYFMN-UHFFFAOYSA-N 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 4
- 229910052718 tin Inorganic materials 0.000 claims 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims 1
- 229910000881 Cu alloy Inorganic materials 0.000 claims 1
- 229910000990 Ni alloy Inorganic materials 0.000 claims 1
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N Phenol Chemical compound OC1=CC=CC=C1 ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 claims 1
- 229910001128 Sn alloy Inorganic materials 0.000 claims 1
- 238000005219 brazing Methods 0.000 claims 1
- 239000011111 cardboard Substances 0.000 claims 1
- 239000000919 ceramic Substances 0.000 claims 1
- 229910052802 copper Inorganic materials 0.000 claims 1
- 239000010949 copper Substances 0.000 claims 1
- 239000003822 epoxy resin Substances 0.000 claims 1
- QUCZBHXJAUTYHE-UHFFFAOYSA-N gold Chemical compound [Au].[Au] QUCZBHXJAUTYHE-UHFFFAOYSA-N 0.000 claims 1
- 239000002075 main ingredient Substances 0.000 claims 1
- 229910052759 nickel Inorganic materials 0.000 claims 1
- 239000005011 phenolic resin Substances 0.000 claims 1
- 229920001721 polyimide Polymers 0.000 claims 1
- 239000009719 polyimide resin Substances 0.000 claims 1
- 229910052709 silver Inorganic materials 0.000 claims 1
- 239000004332 silver Substances 0.000 claims 1
- 239000011253 protective coating Substances 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000011295 pitch Substances 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 101150072353 CAPN3 gene Proteins 0.000 description 1
- 102100032539 Calpain-3 Human genes 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000004519 grease Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- DTPSXFMGMQOVTG-UHFFFAOYSA-N n-[4-[3-(2-aminocyclopropyl)phenoxy]-1-(benzylamino)-1-oxobutan-2-yl]benzamide Chemical compound NC1CC1C1=CC=CC(OCCC(NC(=O)C=2C=CC=CC=2)C(=O)NCC=2C=CC=CC=2)=C1 DTPSXFMGMQOVTG-UHFFFAOYSA-N 0.000 description 1
- 101150022123 ncl-1 gene Proteins 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Wire Bonding (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の構造とその製造方法に係り、特)
こ従来のICパッケージと同じ実装面積に対し複数倍の
メモリ容量を有する大容量マルチチップ半導体装置の構
造及び製造方法番こ関する。
こ従来のICパッケージと同じ実装面積に対し複数倍の
メモリ容量を有する大容量マルチチップ半導体装置の構
造及び製造方法番こ関する。
半導体メモリは、大型コンピュータを始めノくソコン、
ワープロ、ワークステーション、ファクシミリ等のO、
A機器からデジタルVTR,TV等の映像機器に至るま
で広範囲に使用されており、今後これらの機器の発展は
ざら、に進むことからここに使われる半導体メモリの需
賛は加速度的に増大していくと予想される。これと平行
して、半導体メモリの製造番こおいてはメモリの高密度
化による1テップ当りのメモリ容量を増加させる努力が
続けられており、チップ内のメモリ容量は6年に4倍の
割合で増大して、現在(ま1MbitDRAMが量産、
4 M bit DRAMがサンプル出荷、16MD
RAMが試作段階にある。しかし、チップの大容蓋化に
対しては、基本技術及び製造プロセス上の種々の問題が
多く、特に現在のI Mbttから4Mbitへの移行
に対しては新しいメモリセルの開発、サブミクロン配線
技術、パッケージング技術等の開発に膨大な費用を必要
としている。
ワープロ、ワークステーション、ファクシミリ等のO、
A機器からデジタルVTR,TV等の映像機器に至るま
で広範囲に使用されており、今後これらの機器の発展は
ざら、に進むことからここに使われる半導体メモリの需
賛は加速度的に増大していくと予想される。これと平行
して、半導体メモリの製造番こおいてはメモリの高密度
化による1テップ当りのメモリ容量を増加させる努力が
続けられており、チップ内のメモリ容量は6年に4倍の
割合で増大して、現在(ま1MbitDRAMが量産、
4 M bit DRAMがサンプル出荷、16MD
RAMが試作段階にある。しかし、チップの大容蓋化に
対しては、基本技術及び製造プロセス上の種々の問題が
多く、特に現在のI Mbttから4Mbitへの移行
に対しては新しいメモリセルの開発、サブミクロン配線
技術、パッケージング技術等の開発に膨大な費用を必要
としている。
従来、メモリ用途のパッケージは、リードフレームのタ
ブ上にチップ8搭載し、内部リード先端とチップのポン
ディングパッドとをワイヤボンディングして結線し、レ
ジンモールドしてなるプラスチックパッケージが主流で
ある。
ブ上にチップ8搭載し、内部リード先端とチップのポン
ディングパッドとをワイヤボンディングして結線し、レ
ジンモールドしてなるプラスチックパッケージが主流で
ある。
パッケージ形態はメモリ容量が256Kbit ’P境
にして、これより以前はD I P (Dual in
linePackage )が主流であったが、その
後高密度実装の要求が強くなり、実装面積をDIPより
小さくしたS OJ (small outline
J −1ead package)。
にして、これより以前はD I P (Dual in
linePackage )が主流であったが、その
後高密度実装の要求が強くなり、実装面積をDIPより
小さくしたS OJ (small outline
J −1ead package)。
Z I P (zigzag in −1ine pa
ckage) 1こ移ってきている。
ckage) 1こ移ってきている。
ここでD I Pとは、パンケージ長辺2方向にリード
82列にはり出し、このリードをパッケージ下方に折り
曲げ形のもので、リードをプリントaのスルーホールに
挿入して実装する。またZIPはパッケージ長辺一方向
にリードをはり出させ、このリードを交互に折り曲げた
もので、パッケージを縦形に実装したスルーホール挿入
タイプである。またSOJはパッケージを長辺2方向に
はり出すがり〜ドピッチ8DILの1/2と小さくし、
リードをパッケージ下方にrJJ形に折り曲げてプリン
ト板表面に直接に搭載する面実装タイプで、DILに比
べてパッケージの長手方向の縮小とプリント板への両面
実装をねらったものである。
82列にはり出し、このリードをパッケージ下方に折り
曲げ形のもので、リードをプリントaのスルーホールに
挿入して実装する。またZIPはパッケージ長辺一方向
にリードをはり出させ、このリードを交互に折り曲げた
もので、パッケージを縦形に実装したスルーホール挿入
タイプである。またSOJはパッケージを長辺2方向に
はり出すがり〜ドピッチ8DILの1/2と小さくし、
リードをパッケージ下方にrJJ形に折り曲げてプリン
ト板表面に直接に搭載する面実装タイプで、DILに比
べてパッケージの長手方向の縮小とプリント板への両面
実装をねらったものである。
従来のパッケージについて、パッケージ形5侭七プリン
ト板への実装に関し日経マイクロデバイス別冊NCL1
p73〜80及び87〜89について述べられており、
ここで、L)IPはパッケージを横形に実装しスルーホ
ールにリード線を挿入すること力)ら両面実装が出来ず
実装効率はよくない。これに対し、ZIPは縦形にした
分1)IPより高密度実装が可能である。すなわちDI
Pのリード列間の寸法がプリント板の3格子ピツチであ
るのに対し、Z IPでは1格子ピツチであり、プリン
ト板上での実装密度はL)IPのほぼ2倍になる。また
S OJは横形実装であるが、リードビン配置がプリン
ト板の格子の制約を受けないこと及び両面実装ができる
ことがらDIPの2倍以上の高密度実装が図れる等の特
徴がある。
ト板への実装に関し日経マイクロデバイス別冊NCL1
p73〜80及び87〜89について述べられており、
ここで、L)IPはパッケージを横形に実装しスルーホ
ールにリード線を挿入すること力)ら両面実装が出来ず
実装効率はよくない。これに対し、ZIPは縦形にした
分1)IPより高密度実装が可能である。すなわちDI
Pのリード列間の寸法がプリント板の3格子ピツチであ
るのに対し、Z IPでは1格子ピツチであり、プリン
ト板上での実装密度はL)IPのほぼ2倍になる。また
S OJは横形実装であるが、リードビン配置がプリン
ト板の格子の制約を受けないこと及び両面実装ができる
ことがらDIPの2倍以上の高密度実装が図れる等の特
徴がある。
以上述べたように従来パッケージでは、大きく3種類が
使われているか、どれも1パツケージIこ1チツプを組
み込んだものでチップ側の客層が増えない力)ぎりパッ
ケージ当りのメモリ容量は増大しないという欠点があっ
た。また、パッケージ形態の違いによるプリント板への
実装密度においても、2倍相Ill (/J差があるの
みであり、従来パッケージでは大容址、高密度実装か難
かしいという問題があった。
使われているか、どれも1パツケージIこ1チツプを組
み込んだものでチップ側の客層が増えない力)ぎりパッ
ケージ当りのメモリ容量は増大しないという欠点があっ
た。また、パッケージ形態の違いによるプリント板への
実装密度においても、2倍相Ill (/J差があるの
みであり、従来パッケージでは大容址、高密度実装か難
かしいという問題があった。
不発明OJ目的は、上記課題を敗り除き、従来のパッケ
ージと同じ実装面積に対して、複数倍のメモリ容量を有
するパッケージ構造を提供することにある。・また、他
の目的は、そOJパッケージ構造を製造する方法を提供
することにある〇 〔課題を解決するための手段〕 上記目的は、フィルムキャリア半導体モジュール82個
以上積み重ねて゛電気的に接続することによって達成さ
れる。
ージと同じ実装面積に対して、複数倍のメモリ容量を有
するパッケージ構造を提供することにある。・また、他
の目的は、そOJパッケージ構造を製造する方法を提供
することにある〇 〔課題を解決するための手段〕 上記目的は、フィルムキャリア半導体モジュール82個
以上積み重ねて゛電気的に接続することによって達成さ
れる。
すなわち、第1のフィルムキャリア半導体モジュールと
第2 (/J フィルムキャリア半導体モジュールのア
ウタリード位置に、チップ選択用配線パターンを形成し
たスペーサを介在させて、上記第1及び第2のフィルム
キャリア半導体モジュールを電気的に接続することによ
り、従来のパッケージと同じ実装面積及びパッケージ厚
さで2倍のメモリ容量を有することかできる。なお、ス
ペーサをフィルムキャリア半導体モジュールの厚さと同
等力1、それより若干厚くTることにより、スペーサを
介して2個以上のフィルムキャリア半導体モジュールを
容易に槓み重ねることが可能であり、メモリ容量を、チ
とプの個数倍に容易に増やすことができる。
第2 (/J フィルムキャリア半導体モジュールのア
ウタリード位置に、チップ選択用配線パターンを形成し
たスペーサを介在させて、上記第1及び第2のフィルム
キャリア半導体モジュールを電気的に接続することによ
り、従来のパッケージと同じ実装面積及びパッケージ厚
さで2倍のメモリ容量を有することかできる。なお、ス
ペーサをフィルムキャリア半導体モジュールの厚さと同
等力1、それより若干厚くTることにより、スペーサを
介して2個以上のフィルムキャリア半導体モジュールを
容易に槓み重ねることが可能であり、メモリ容量を、チ
とプの個数倍に容易に増やすことができる。
以下本発明の一実施例を41図〜第25図により説明す
る。
る。
第1図は4個のフィルムキャリア半導体モジュールぞ捷
工〜l明を績み重ね′電気的に接続した本発明になるマ
ルチチップ半導体装置の断面図である。
工〜l明を績み重ね′電気的に接続した本発明になるマ
ルチチップ半導体装置の断面図である。
第2図(ま、第1図1こ示すマルチチップ半導体装置を
マザーボードJ(実装した状態での下から第1段目及び
第2段目のフィルムキャリア半導体モジュールの妥絖部
を拡大した断面図である。
マザーボードJ(実装した状態での下から第1段目及び
第2段目のフィルムキャリア半導体モジュールの妥絖部
を拡大した断面図である。
第3図は、第1図1こ示すマルチチップ半得体装1代の
下から2段目のフィルムキャリア半導体モジュール28
bO)平面図である。
下から2段目のフィルムキャリア半導体モジュール28
bO)平面図である。
第4図〜第6図はチップ選択端子部の詳細を示す斜視図
で、第4因は下から渠2段目、第5図は下から第1段目
のフィルムキャリア半導体モジュール、第6図はマザー
ボードである。
で、第4因は下から渠2段目、第5図は下から第1段目
のフィルムキャリア半導体モジュール、第6図はマザー
ボードである。
第7図は、半導体チップを4個績み重ねたマルチチップ
手勢体装置の各半導体チップQj電気的接続状悪ソ示す
回路ブロック図である。
手勢体装置の各半導体チップQj電気的接続状悪ソ示す
回路ブロック図である。
まず、第1図〜第7図において、本発明になるマルチチ
ップ半導体装置の構成8説明する。なお、各図Iこ8い
て同一符号は同−内存を示している。
ップ半導体装置の構成8説明する。なお、各図Iこ8い
て同一符号は同−内存を示している。
第1図及び第2図において、半導体チップ2aにはバン
プ4aが形成されて3つ、バンプ4a七フイルムキヤリ
アテープ6aはインナーリード部10aで電気的に接続
され、アウターリード部12aを半導体チップ2aの外
側に侵り出している。
プ4aが形成されて3つ、バンプ4a七フイルムキヤリ
アテープ6aはインナーリード部10aで電気的に接続
され、アウターリード部12aを半導体チップ2aの外
側に侵り出している。
半導体チップ2aの上面及びインナリード部10aを含
む半導体チップZaCIJ側部には&護コート衝脂14
.かコートしである。
む半導体チップZaCIJ側部には&護コート衝脂14
.かコートしである。
、X ヘ−+ 20a には、表面パターン22aト裏
11パp −y 24a カ形IXされ、両パターンは
スルーホール26aで電気的につなかっており、表面パ
ターン22aと前記アウターリード12aは第1接続層
16aによって電気的につながっており、フィルムキャ
リア半導体モジュール28aを形成している。
11パp −y 24a カ形IXされ、両パターンは
スルーホール26aで電気的につなかっており、表面パ
ターン22aと前記アウターリード12aは第1接続層
16aによって電気的につながっており、フィルムキャ
リア半導体モジュール28aを形成している。
上記において第1歯の最下段のフィルムキャリア半導体
モジュール28a(/J構成について説明したが、下か
ら第2段目、第5段目、第4段目もほぼ同様ω溝底であ
り、以降各図において最下段のフィルムキャリア半導体
モジュールには前記のように符号の後にI’aJを、ま
た第2段目にはrbJを、第3段目にはrclr−1第
4段目にはrdJをつけて表示する。
モジュール28a(/J構成について説明したが、下か
ら第2段目、第5段目、第4段目もほぼ同様ω溝底であ
り、以降各図において最下段のフィルムキャリア半導体
モジュールには前記のように符号の後にI’aJを、ま
た第2段目にはrbJを、第3段目にはrclr−1第
4段目にはrdJをつけて表示する。
第2接1続層18bは、第1段目Ojフィルムキャリア
半導体モジュール28aと第2段目のフィルムキャリア
半導体モジュール28bf’!気的に接続する。
半導体モジュール28aと第2段目のフィルムキャリア
半導体モジュール28bf’!気的に接続する。
マザーボード60の上面子こは、配線パターン62が形
成されており、第5接続層54で最下段フィルムキャリ
ア半導体モジュール28aと電気的につながる。
成されており、第5接続層54で最下段フィルムキャリ
ア半導体モジュール28aと電気的につながる。
45図において、複数本の リード線は1本のチップ選
択リード線40bと、チップ選択リード線40bを除く
それ以外の複数本の共通リード142bに区分けされ、
スペーサ20bに形成される表面パターンも前記リード
線に対応したチップ選択端子パターン44bと複数個の
共通端子パターン46bに区分けされる。
択リード線40bと、チップ選択リード線40bを除く
それ以外の複数本の共通リード142bに区分けされ、
スペーサ20bに形成される表面パターンも前記リード
線に対応したチップ選択端子パターン44bと複数個の
共通端子パターン46bに区分けされる。
第4図において、半導体チップ2bの上面Iこは共通端
子パッド5bとチップ選択端子パッド7bがjlぞ成さ
れている。スペーサ20b(/J表面には、共通リード
線42bと接続する共通端子パターン46b。
子パッド5bとチップ選択端子パッド7bがjlぞ成さ
れている。スペーサ20b(/J表面には、共通リード
線42bと接続する共通端子パターン46b。
チップ選択リード線40bと接続するチップ選択端子パ
ターン44b、チップ選択端子パターン44bと接続パ
ターン48bによってつながるチップ選択専用パターン
50bが形成されており、共通リード線42bは共通端
子パッド5bとチップ選択リード線40bはチップ選択
端子パッド7bとつながっている。また裏面には前記共
通端子パターン46bに相対して展面共通廟子パターン
32b1チップ選択端子パターン44bに相対して裏面
チップ選択端子パターン54b1チツプ選択専用パター
ン50bに対応してh面チップ選択専用パターン5Sb
が形成され、表裏の共通端子パターン46bと32bは
スルーホール58bによって、また表裏のチップ選択専
用バター y 50b ト56bはスルーホール60b
によって電気的につながっている0 第5図において、表裏のチップ選択端子パターン44a
ト54aはスルーホール62a#こよって眠気的につ
なかっており、チップ選択端子44aとチップ選択専用
パターン50aは電気的に絶縁さnており、その他は第
4図と同じ構成である。
ターン44b、チップ選択端子パターン44bと接続パ
ターン48bによってつながるチップ選択専用パターン
50bが形成されており、共通リード線42bは共通端
子パッド5bとチップ選択リード線40bはチップ選択
端子パッド7bとつながっている。また裏面には前記共
通端子パターン46bに相対して展面共通廟子パターン
32b1チップ選択端子パターン44bに相対して裏面
チップ選択端子パターン54b1チツプ選択専用パター
ン50bに対応してh面チップ選択専用パターン5Sb
が形成され、表裏の共通端子パターン46bと32bは
スルーホール58bによって、また表裏のチップ選択専
用バター y 50b ト56bはスルーホール60b
によって電気的につながっている0 第5図において、表裏のチップ選択端子パターン44a
ト54aはスルーホール62a#こよって眠気的につ
なかっており、チップ選択端子44aとチップ選択専用
パターン50aは電気的に絶縁さnており、その他は第
4図と同じ構成である。
第6図においてマザーボード30の上rXJにはチップ
選択端子パターン54.チップ選択専用パターン66、
共通端子パターン68が形成されて2つ、そnぞれの端
子パターンにはライン70.72.74がつながってい
る。
選択端子パターン54.チップ選択専用パターン66、
共通端子パターン68が形成されて2つ、そnぞれの端
子パターンにはライン70.72.74がつながってい
る。
第7図において半導体チップ2 a+ 2 b + 2
0゜2diCはアドレス端子80.データ入出力端子8
2゜ライトイイープル端子84.アウトイネーブル端子
86.1JL源端子88.グランド端子90.チップ選
択端子92a 、 92b 、 92c 、 92dか
電気的につながっている。こわらの端子のうち、チップ
選択端子92a〜92dはそれぞれの半導体チップ2a
〜2dに独立して換りヒされているが、ぞの他の端子は
半導体チップ2a〜2dに共通に接続されている。
0゜2diCはアドレス端子80.データ入出力端子8
2゜ライトイイープル端子84.アウトイネーブル端子
86.1JL源端子88.グランド端子90.チップ選
択端子92a 、 92b 、 92c 、 92dか
電気的につながっている。こわらの端子のうち、チップ
選択端子92a〜92dはそれぞれの半導体チップ2a
〜2dに独立して換りヒされているが、ぞの他の端子は
半導体チップ2a〜2dに共通に接続されている。
ここで、まず初めに半導体メモリチップへの情報の記t
は(データ入力)及び記憶されている情報の読み出しく
データ出力)法について第7図で概灸を説明する。
は(データ入力)及び記憶されている情報の読み出しく
データ出力)法について第7図で概灸を説明する。
情報の入出力は、チップ内′に設定された番地単位で行
われる。ある番地への情報の曹き込みは、僚地を指定す
るアドレス信号、沓き込みを許可するライトイネーブル
信号、記11ffTるデータを含むデータ信号が必要で
ある、ところが、情報量が多くなり1個のチップでは情
報を収容しきれなくなると、複数個のチップを使う必要
が生ずる。第7図はチップ4個についての一例を示すも
ので、例えば1チツプに100個の番地が設定できると
すれば、各チップ共0〜99番地を設定しておく。この
ようにして今、半導体チップ2aの99番地へあるデー
タを書き込む動作を例にとれば、アドレス端子881こ
は「99香地」を示す信号を、データ入出力端子824
こは書き込むためのデータ信号を、ライトイネーブル端
子84に書き込み許可信号を印加し、同時に半導体チッ
プ2ajこつながるチップ選択端子92aにチップ選択
94用1/J信号を送ることにより、アドレス信号、デ
ータ信号、ライトイネーブル信号は4個の半導体チップ
2a〜2dのうち半導体チップ2aのみ有効となり、他
の半導体チップ2b〜2dには作用しない。すなわち、
半導体チップ2aの99香地4こは必要なデータが曹き
通抜れるが、他の5個の非選択半導体チップの99番地
は変化ないことになる。
われる。ある番地への情報の曹き込みは、僚地を指定す
るアドレス信号、沓き込みを許可するライトイネーブル
信号、記11ffTるデータを含むデータ信号が必要で
ある、ところが、情報量が多くなり1個のチップでは情
報を収容しきれなくなると、複数個のチップを使う必要
が生ずる。第7図はチップ4個についての一例を示すも
ので、例えば1チツプに100個の番地が設定できると
すれば、各チップ共0〜99番地を設定しておく。この
ようにして今、半導体チップ2aの99番地へあるデー
タを書き込む動作を例にとれば、アドレス端子881こ
は「99香地」を示す信号を、データ入出力端子824
こは書き込むためのデータ信号を、ライトイネーブル端
子84に書き込み許可信号を印加し、同時に半導体チッ
プ2ajこつながるチップ選択端子92aにチップ選択
94用1/J信号を送ることにより、アドレス信号、デ
ータ信号、ライトイネーブル信号は4個の半導体チップ
2a〜2dのうち半導体チップ2aのみ有効となり、他
の半導体チップ2b〜2dには作用しない。すなわち、
半導体チップ2aの99香地4こは必要なデータが曹き
通抜れるが、他の5個の非選択半導体チップの99番地
は変化ないことになる。
データの読み出しについては、読み出し許可信号用のア
ウトイネーブル信号が作用して、その他は彊き込みと同
じ接続状、1Mでデータ入出力端子82に半導体チップ
2acv99査地に記憶されているデータが出力される
ことになる。
ウトイネーブル信号が作用して、その他は彊き込みと同
じ接続状、1Mでデータ入出力端子82に半導体チップ
2acv99査地に記憶されているデータが出力される
ことになる。
こC/Jように、2個以上のチップ”を多重にしてメモ
リ容量を増加させる場合、チップ選択端子を各チップ独
立に設けることによりその他の端子は、全て共通で便え
る。
リ容量を増加させる場合、チップ選択端子を各チップ独
立に設けることによりその他の端子は、全て共通で便え
る。
なお、第7図において、アドレス端子80及びデータ入
出力端子82は一本のラインで示しであるが、実際の配
線では複数本で構成されている。これ苓こ対しライトイ
ネーブル端子84.アウトイネーブル端子86.電源端
子8日、グランド端子90及びチップ選択端子92a〜
92dは実際の配線ではそれぞれ各1本の場合が多い。
出力端子82は一本のラインで示しであるが、実際の配
線では複数本で構成されている。これ苓こ対しライトイ
ネーブル端子84.アウトイネーブル端子86.電源端
子8日、グランド端子90及びチップ選択端子92a〜
92dは実際の配線ではそれぞれ各1本の場合が多い。
次に第1図〜第7図を用いて、本発明になるマルチチッ
プ半導体装置QJ各部構成Qノ詳細と切作を説明する。
プ半導体装置QJ各部構成Qノ詳細と切作を説明する。
第1図〜第2図において半導体チップ2aは内部に記憶
は素子を集積化したメモリ用半導体チップであり、マザ
ーボード30から供給される信号に応じてデータの書き
込み及び読み出しを行うものである。
は素子を集積化したメモリ用半導体チップであり、マザ
ーボード30から供給される信号に応じてデータの書き
込み及び読み出しを行うものである。
データの曹き込み及び読み出し時の′亀気侶号の流れは
、まずマザーボード60の配線パターン32に外部から
信号が供給され、第3接続層34.スペーサ20aの裏
面パターン24a、スルーホール26a。
、まずマザーボード60の配線パターン32に外部から
信号が供給され、第3接続層34.スペーサ20aの裏
面パターン24a、スルーホール26a。
表面パターン22a、第1按続層16a8経てフィルム
キャリア6aのアウターリード部12a、インナリード
部10a、バンブ4aを通って第1段目の半導体チップ
2a内の素子に供給される。同様に第2段目の半導体チ
ップ2b及び第5段目、第4段目の半導体チップ2c、
2dにも同時に信号が供給される。
キャリア6aのアウターリード部12a、インナリード
部10a、バンブ4aを通って第1段目の半導体チップ
2a内の素子に供給される。同様に第2段目の半導体チ
ップ2b及び第5段目、第4段目の半導体チップ2c、
2dにも同時に信号が供給される。
ここで、前記したように複数個のチップに対し特定の半
導体チップを選択して、その選択した半導体チップのみ
に有効に信号を送ることが必要であり、この目的を実現
するための配線構造を第4図及び第6図1こて説明する
。
導体チップを選択して、その選択した半導体チップのみ
に有効に信号を送ることが必要であり、この目的を実現
するための配線構造を第4図及び第6図1こて説明する
。
第4図において、チップ選択リード線40bは第7図1
こ示すチップ選択端子92aに相当し、各チップ独立に
接続されるが、それ以外の複数本の共通リード線42b
は同じく図7のアドレス端子80.データ入出力端子8
2.ライトイネーブル端子84.アウトイネーブル端子
86.電源端子88.グランド端子90に相当しており
、谷瑞子に共通して接続されている。
こ示すチップ選択端子92aに相当し、各チップ独立に
接続されるが、それ以外の複数本の共通リード線42b
は同じく図7のアドレス端子80.データ入出力端子8
2.ライトイネーブル端子84.アウトイネーブル端子
86.電源端子88.グランド端子90に相当しており
、谷瑞子に共通して接続されている。
すなわち、第4図〜第6因に示すように、共通端子に供
給される信号はマザーボード30の共通端子パターン6
8を経てスペーサ20aの裏面パターン32a、スルー
ホール58a、表面パターン46a、共通リード線42
aを経て第1段目C1)半導体チップ2aに供給され、
さらに第2段目のスペーサ20bの裏面パターン32b
から共通リードg424こ供給されて、前述したように
各テップに同時に供給される0 これに対しチップ選択端子パターン54に供給されるチ
ップ選択信号は、スペーサ20aの裏面パターン54a
、スルーホール62a、表面パターン44a。
給される信号はマザーボード30の共通端子パターン6
8を経てスペーサ20aの裏面パターン32a、スルー
ホール58a、表面パターン46a、共通リード線42
aを経て第1段目C1)半導体チップ2aに供給され、
さらに第2段目のスペーサ20bの裏面パターン32b
から共通リードg424こ供給されて、前述したように
各テップに同時に供給される0 これに対しチップ選択端子パターン54に供給されるチ
ップ選択信号は、スペーサ20aの裏面パターン54a
、スルーホール62a、表面パターン44a。
チップ選択リード線40aを経て第1段目の半導体チッ
プ2aに供給されるが、スペーサ20acD裏面パター
ン54bと表面パターン44bは電気的に接続されてお
らず、第2段目の半導体チップ2bには供給されない。
プ2aに供給されるが、スペーサ20acD裏面パター
ン54bと表面パターン44bは電気的に接続されてお
らず、第2段目の半導体チップ2bには供給されない。
同様にマザーボード60のチップ選択端子パターン66
に供給されるチップ選択用信号は第1段目の半導体チッ
プ2aには供給されず、第2段目の半導体チップ2 b
、のみに選択的に供給することができる。なお、第2段
目以上のチップについても各段のスペーサに同様の回路
パターンを設けることによって、独立してチップ選択が
行える。
に供給されるチップ選択用信号は第1段目の半導体チッ
プ2aには供給されず、第2段目の半導体チップ2 b
、のみに選択的に供給することができる。なお、第2段
目以上のチップについても各段のスペーサに同様の回路
パターンを設けることによって、独立してチップ選択が
行える。
次にその他の実施例について第8図〜第17図で説明す
る。
る。
第1の実施例では、第6図に示すように外形が矩形のス
ペーサEこついて説明したが、第8図に示すようなフィ
ルムキャリアのリード線配置の2面のみにスペーサを有
する構造も可能である。 ′また、第1図おいて第
1段目から斗4段目までのスペーサを半導体チップの表
裏両面位置にスペーサ部材を有しない構造として、全て
同じ形状にしているが、第1段目(/Jスペーサを第9
図に示すように半導体チップ2aの下面にもスペーサ部
材96a8介在させたスペーサ54aとし、そのスペー
サ部材のマザーボードと接続する任意の而に任意形状の
配がパターン98aを形成した構造とすることもできる
。すなわち、マザーボードの標準化された接続パターン
き合致するパターン配置を任意に形成できる構造である
。
ペーサEこついて説明したが、第8図に示すようなフィ
ルムキャリアのリード線配置の2面のみにスペーサを有
する構造も可能である。 ′また、第1図おいて第
1段目から斗4段目までのスペーサを半導体チップの表
裏両面位置にスペーサ部材を有しない構造として、全て
同じ形状にしているが、第1段目(/Jスペーサを第9
図に示すように半導体チップ2aの下面にもスペーサ部
材96a8介在させたスペーサ54aとし、そのスペー
サ部材のマザーボードと接続する任意の而に任意形状の
配がパターン98aを形成した構造とすることもできる
。すなわち、マザーボードの標準化された接続パターン
き合致するパターン配置を任意に形成できる構造である
。
第1の実施例においては、スペーサに表裏パターンを形
成し、スルーホール導通パターンによってこの表kk
パターンを電気的に接続する構造について説明したが、
スルーホールの表裏導通を南る方法としてフィルムキャ
リア(/Jアウターリードをスペーサ表面、側面を経由
して表面に折り曲げる方法あるい(ま、折り曲げた表k
)害通す−ド庫を用いる方法も可能である。第10図に
この−例としてアウターリードを折り曲げる方法を示す
。
成し、スルーホール導通パターンによってこの表kk
パターンを電気的に接続する構造について説明したが、
スルーホールの表裏導通を南る方法としてフィルムキャ
リア(/Jアウターリードをスペーサ表面、側面を経由
して表面に折り曲げる方法あるい(ま、折り曲げた表k
)害通す−ド庫を用いる方法も可能である。第10図に
この−例としてアウターリードを折り曲げる方法を示す
。
第10図は、フィルムキャリア半導体モジュールリスペ
ーサとアウターリードの接合部を示す断面図で、スペー
サ20aには表面パターン100 a 、 jk面パタ
ーン24aが形成されている。折り曲げられたアウター
リード12aの先端と裏面パターン24aは下面接続/
%104aによって固定される。
ーサとアウターリードの接合部を示す断面図で、スペー
サ20aには表面パターン100 a 、 jk面パタ
ーン24aが形成されている。折り曲げられたアウター
リード12aの先端と裏面パターン24aは下面接続/
%104aによって固定される。
以上の構造において、アウターリード12aをスペーサ
20af/J上面を通り、折り曲げによってスペーサ2
0aの側面、さらに下面に伸延させて、裏面パターン2
4a 4こ接合しスペーサの表裏導通をはかつている。
20af/J上面を通り、折り曲げによってスペーサ2
0aの側面、さらに下面に伸延させて、裏面パターン2
4a 4こ接合しスペーサの表裏導通をはかつている。
チップ選択端子構造の第2の実施例を第11図〜第15
図1こて説明する。
図1こて説明する。
第11図〜第13図は前図第4図〜第6図と則し位置ヲ
示したもので、同一符号は同一内容を示している。ただ
し、共通端子パターンについては省略している。
示したもので、同一符号は同一内容を示している。ただ
し、共通端子パターンについては省略している。
本実施例では、第1段目のフィルムキャリア半導体モジ
ュール28aとマザーボード30との接続は第50及び
第6図にて説明したのと同じ構造であり、同様の方法で
半導体チップ2aが過択される。
ュール28aとマザーボード30との接続は第50及び
第6図にて説明したのと同じ構造であり、同様の方法で
半導体チップ2aが過択される。
本実施例の特徴は、第111に示すスペーサ20aとフ
ィルムキャリアのアウターリード40bである。
ィルムキャリアのアウターリード40bである。
すなわち、スペーサ20bに形成される表裏パターン及
び表裏パターンを接続するスルーホール導通パターンは
スペーサ20aと同じ構造で形成されている。
び表裏パターンを接続するスルーホール導通パターンは
スペーサ20aと同じ構造で形成されている。
これに対し、フィルムキャリアのアウターリード形状を
40aと40bとに示すように異なる配置にすることに
よって、そ孔ぞれの半導体チップを独立Gこ選択できる
構造(!:、なっている。前図第10囚にて説明したア
ウターリード線折り曲げ方式はこの構造を適用すること
により、容易に目的を達成することができる。
40aと40bとに示すように異なる配置にすることに
よって、そ孔ぞれの半導体チップを独立Gこ選択できる
構造(!:、なっている。前図第10囚にて説明したア
ウターリード線折り曲げ方式はこの構造を適用すること
により、容易に目的を達成することができる。
チップ選択端子構造の第3の実施例を第14図〜第16
図に”ご説明する。
図に”ご説明する。
本実施例では、スペーサ20aお20bとは同じ構造で
あり、フィルムキャリアのアウターリード40a 、
40a’、 40b 、 40b’も同じ構造である。
あり、フィルムキャリアのアウターリード40a 、
40a’、 40b 、 40b’も同じ構造である。
半導体チップの選択は半導体チップ2a及び2bに形成
されたチップ選択パターンによって行われる。
されたチップ選択パターンによって行われる。
すなわち、第14図及び第15図にはチップ選択パッド
1!12 b 、 102 a、パッド接続ライン1
04b。
1!12 b 、 102 a、パッド接続ライン1
04b。
104a及びチップ選択予備バッド106b 、 10
8b 、 106a。
8b 、 106a。
108aが形成されており、第1段目の半導体チップ2
aはチップ選択パッド102aとチップ選択予備パッド
106aがパッド接続ライン104aによってつながっ
ており、チップ選択予備バッド108aはチップ選択パ
ッド102aと絶縁されている。
aはチップ選択パッド102aとチップ選択予備パッド
106aがパッド接続ライン104aによってつながっ
ており、チップ選択予備バッド108aはチップ選択パ
ッド102aと絶縁されている。
また、第2段目の#−4体チッチップはチップ選択パッ
ド102bとチップ選択予備バッド108bとつながっ
ており、チップ選択予備バッド106bとはつながって
いない。
ド102bとチップ選択予備バッド108bとつながっ
ており、チップ選択予備バッド106bとはつながって
いない。
以上のkgとすることによってマザーボード30のチッ
プ選択端子54に信号が印加された時は半導体チップ2
aに信号は伝達されるが、半導体チップ2bには伝達さ
れない。また、チップ選択端子66への信゛号印加に対
しては半導体チップ2bが独立に選択できる。
プ選択端子54に信号が印加された時は半導体チップ2
aに信号は伝達されるが、半導体チップ2bには伝達さ
れない。また、チップ選択端子66への信゛号印加に対
しては半導体チップ2bが独立に選択できる。
スペーサ構造に関Tる第2の実施例をi 17図で説明
する。
する。
第17図において、リード付スペーサ110の表面には
インナリード部112まで伸延したリードパターン11
4が固層した状、6で表面パターンが形成されている。
インナリード部112まで伸延したリードパターン11
4が固層した状、6で表面パターンが形成されている。
裏面には裏面パターン116が形成され、スルーホール
118で表具パターンを電気的に接続している。
118で表具パターンを電気的に接続している。
半導体テップ2上に形成したバンブ4はインナリード1
12と電気的に接続されている。接続部を含む半導体チ
ップ2の表面及び11111面には保護コート14が塗
布されている。
12と電気的に接続されている。接続部を含む半導体チ
ップ2の表面及び11111面には保護コート14が塗
布されている。
リード付スペーサ110の形成〔こは基材の片面−この
みパターン用導電材の固着された基板に半導体チップ2
が(ばまり込む孔を打ち抜いた後、他面にリードパター
ン形成用の導電材を前記孔部分を含めて貼り付け、この
後は印刷配線板の製造プロセスを使って第17図に示す
ような基材の一端番こリードパターンを張り出させたリ
ード付スペーサ110を形成する。
みパターン用導電材の固着された基板に半導体チップ2
が(ばまり込む孔を打ち抜いた後、他面にリードパター
ン形成用の導電材を前記孔部分を含めて貼り付け、この
後は印刷配線板の製造プロセスを使って第17図に示す
ような基材の一端番こリードパターンを張り出させたリ
ード付スペーサ110を形成する。
リード付スペーサ110と半導体チップ2の接合は金−
金、金−すず等の既に知られているインナリードボンデ
ィングの方法を用いる0本リード付スペーサを用いたフ
ィルムキャリア半導体モジュールの積み重ねにおいては
、第2図に示す第1接続部ISaが不要であり、組み立
て工程上非常に有利となる。
金、金−すず等の既に知られているインナリードボンデ
ィングの方法を用いる0本リード付スペーサを用いたフ
ィルムキャリア半導体モジュールの積み重ねにおいては
、第2図に示す第1接続部ISaが不要であり、組み立
て工程上非常に有利となる。
なお、前記スペーサにマザーボードと同質の材料を用い
ることによって、マザーボードへの実装後の接続信頼性
を大巾に向上させることができる0次に本マルチチップ
半専体装tJL(l/J製造方法の一実施例について説
明する。
ることによって、マザーボードへの実装後の接続信頼性
を大巾に向上させることができる0次に本マルチチップ
半専体装tJL(l/J製造方法の一実施例について説
明する。
製造工程の概略を第18図に示す。第1図、第2図及び
第18図において、まず、パターニングしたフィルムキ
ャリアテープのインナリード10aと半導体チップ2a
の表面に形成したバンブ4aを位置合わせし、インナリ
ード部のボンディングを行なう。このボンディング法は
、TAB(TapeAutomated Bondin
g )のインナリードボンディングとして一般的に知ら
れている方法である。次いでボンディング面とチップ選
択端子表面及び側面に保護コートを施す0この時点で半
導体チップ2a及びポンディング部の検査を行い良否の
区分けを行う。
第18図において、まず、パターニングしたフィルムキ
ャリアテープのインナリード10aと半導体チップ2a
の表面に形成したバンブ4aを位置合わせし、インナリ
ード部のボンディングを行なう。このボンディング法は
、TAB(TapeAutomated Bondin
g )のインナリードボンディングとして一般的に知ら
れている方法である。次いでボンディング面とチップ選
択端子表面及び側面に保護コートを施す0この時点で半
導体チップ2a及びポンディング部の検査を行い良否の
区分けを行う。
次いでフィルムキャリアテープからフィルムキャリアモ
ジュール6af切り出す。これと並行して複数個のスペ
ーサを同時形成したプリント配線板から1個のスペーサ
を外形切断して取り出し、前記フィルムキャリアモジュ
ール6aと位置合わせを行って、第1接続を行い、/1
1111接続層168形成する。これで、第1図に示す
フィルムキャリア半導体モジュールの単体ができる。
ジュール6af切り出す。これと並行して複数個のスペ
ーサを同時形成したプリント配線板から1個のスペーサ
を外形切断して取り出し、前記フィルムキャリアモジュ
ール6aと位置合わせを行って、第1接続を行い、/1
1111接続層168形成する。これで、第1図に示す
フィルムキャリア半導体モジュールの単体ができる。
次いでフィルムキャリア半導体モジュール4個を位置合
わせ治具に設置した後、各フィルムキャリア半導体モジ
ュールの表面パターン24とアウターリード12ヲ接触
させて端子部のみを溶融はんだ槽に浸種して、第2接続
を行う。この後、マザーボードへの接続部を残して樹脂
コートを行う。
わせ治具に設置した後、各フィルムキャリア半導体モジ
ュールの表面パターン24とアウターリード12ヲ接触
させて端子部のみを溶融はんだ槽に浸種して、第2接続
を行う。この後、マザーボードへの接続部を残して樹脂
コートを行う。
この工程図1こおいて、外形切断前のフィルムキャリア
テープに外形切断したスペーサを第1接続した後、フィ
ルムキャリアテープを切断する方法、さらに外形切断前
のスペーサプリント配線板に外形切断したフィルムキャ
リアモジュールを第1接続する方法も可能である。
テープに外形切断したスペーサを第1接続した後、フィ
ルムキャリアテープを切断する方法、さらに外形切断前
のスペーサプリント配線板に外形切断したフィルムキャ
リアモジュールを第1接続する方法も可能である。
また、本実施例における第1接続は、スルーホールの端
子部に予め付層させておいた5n−Pb系はんだを用い
たはんだを熱圧着ヘッドで加熱溶融してボンディングす
るはんだリフロー法を採用したが、Au−Au熱圧着
Au−8nボンデイング、導電ペーストを用いた接続法
等ももちろん適用できる。
子部に予め付層させておいた5n−Pb系はんだを用い
たはんだを熱圧着ヘッドで加熱溶融してボンディングす
るはんだリフロー法を採用したが、Au−Au熱圧着
Au−8nボンデイング、導電ペーストを用いた接続法
等ももちろん適用できる。
マルチチップ半導体装置の製造方法の第2の実施例につ
いて、第19図で説明する。
いて、第19図で説明する。
@19図は製造工程の概略を示すもので、特に第17因
に示すリード付スペーサを用いたマルチチップ半導体装
置の製造方法について示している。
に示すリード付スペーサを用いたマルチチップ半導体装
置の製造方法について示している。
まず、バターニングしたリード付スペーサのインナリー
ドと半導体チップのバンブを接続する。
ドと半導体チップのバンブを接続する。
この状態が、第17図に示T構造である。次にチップ表
面の保護コート及びボンディング部を含めたチップ全体
の検査を行い良否の区分けを行って、良品のみ外形切断
を行う。この後は前記第18図の説明と同じ方法によっ
て積み重ね、位置合わせ、第2接続、性能検査、樹脂コ
ートを行ってマルチテップ半導体装置が完成する。
面の保護コート及びボンディング部を含めたチップ全体
の検査を行い良否の区分けを行って、良品のみ外形切断
を行う。この後は前記第18図の説明と同じ方法によっ
て積み重ね、位置合わせ、第2接続、性能検査、樹脂コ
ートを行ってマルチテップ半導体装置が完成する。
以下1こ本発明になるマルチチップ半導体装置の応用例
を示す。
を示す。
WJ20図は内部にマルチチップ半導体装置120を包
含したマルチチップモジュール王であり、端子124が
モジュールの一面に配置されている0モジユールは端子
124を除く全面に樹脂コート126を施してモジュー
ル外形を形成をしている。
含したマルチチップモジュール王であり、端子124が
モジュールの一面に配置されている0モジユールは端子
124を除く全面に樹脂コート126を施してモジュー
ル外形を形成をしている。
端子124i′i、表面にAuめつき処理を施しである
。本構成(/Jマルチチップモジュールを端子124と
相対する端子を有するマザーボードに押しつけ保持する
ことにより、電子機器の記憶装置としたも(/Jである
。
。本構成(/Jマルチチップモジュールを端子124と
相対する端子を有するマザーボードに押しつけ保持する
ことにより、電子機器の記憶装置としたも(/Jである
。
第21図は別の応用例を示すもので、内部番こマルチチ
ップモジュール半導体装@ 120 %包含したマルチ
チップモジュール128であり、マルチチップ半導体装
@ 120は、モジュール内部で配線基板100に電気
的に接続され、各信号端子は配線基板130の一端にコ
ネクタ一端子162として収り出されている。
ップモジュール半導体装@ 120 %包含したマルチ
チップモジュール128であり、マルチチップ半導体装
@ 120は、モジュール内部で配線基板100に電気
的に接続され、各信号端子は配線基板130の一端にコ
ネクタ一端子162として収り出されている。
第22図は、さらに別の応用例で、コネクタ一端子13
2をモジュール」の下方2個所に取りだしたもので、多
数個のマルチチップ半導体装置を槓み重ねたもの、ある
いは多端子を有する半導体チップに対して有利な構造で
ある。
2をモジュール」の下方2個所に取りだしたもので、多
数個のマルチチップ半導体装置を槓み重ねたもの、ある
いは多端子を有する半導体チップに対して有利な構造で
ある。
第23図はさらに別の応用例で、従来のデュアルインラ
インICパッケージと同一の配置としたり−ドビン13
6を有するパッケージ基板138に、本発明になるマル
チチップ半導体装置120と従来外部取り付けになって
いたコンデンサを電気的に接&L、たマルチチップモジ
ュールυ主で、従来υ〕ノ(ターン設計にて配線された
マザーボードに容易に取付けられる構造とした0 第24図はさらに別の応用例で、リードビン144はパ
ッケージ基板146の下面に配置した基板上に、本発明
に、なるマルチチップ半導体装t 120及びコンデン
サ1428電気的に接続したマルチチップモジュール世
である0 第25図はさらに別の応用例で、コネクタ一端子150
を有する配線基板132に本発明になるマルチチップ半
導体装t120とコンデンサ142ヲ複数個°亀気的に
接続したマルチチップモジュール患である。
インICパッケージと同一の配置としたり−ドビン13
6を有するパッケージ基板138に、本発明になるマル
チチップ半導体装置120と従来外部取り付けになって
いたコンデンサを電気的に接&L、たマルチチップモジ
ュールυ主で、従来υ〕ノ(ターン設計にて配線された
マザーボードに容易に取付けられる構造とした0 第24図はさらに別の応用例で、リードビン144はパ
ッケージ基板146の下面に配置した基板上に、本発明
に、なるマルチチップ半導体装t 120及びコンデン
サ1428電気的に接続したマルチチップモジュール世
である0 第25図はさらに別の応用例で、コネクタ一端子150
を有する配線基板132に本発明になるマルチチップ半
導体装t120とコンデンサ142ヲ複数個°亀気的に
接続したマルチチップモジュール患である。
第25図〜第25図に示すマルチチップモジュールは図
に示してないが、基板開存こ保護コート及びカバーを行
って機械的な保護を行っている。
に示してないが、基板開存こ保護コート及びカバーを行
って機械的な保護を行っている。
以上の応用例に示すように、本マルチチップモジュール
では搭載されるマルチチップ半導体装置が複数個θJ牛
専体チップによって形成されていることり)ら、従来Q
」モジュールとほぼ同じ実装面積に対して複数倍の記憶
存速そ有する構造であり、小形で大容量のメモリを要求
される携帯用電子機器に非常に有効である。
では搭載されるマルチチップ半導体装置が複数個θJ牛
専体チップによって形成されていることり)ら、従来Q
」モジュールとほぼ同じ実装面積に対して複数倍の記憶
存速そ有する構造であり、小形で大容量のメモリを要求
される携帯用電子機器に非常に有効である。
本実施例では、フィルムキャリア半導体モジュール単体
でエージング及び性能チエツクを行ない、良品のみ積重
ねる方式であるため、複数個のチップを積重ねるにもか
かわらず)くツケージの歩留りを高めることができる。
でエージング及び性能チエツクを行ない、良品のみ積重
ねる方式であるため、複数個のチップを積重ねるにもか
かわらず)くツケージの歩留りを高めることができる。
以上述べた如く本発明によれば、従来パッケージと同じ
実装面積に対し複数倍のメモリ存意を有するパッケージ
構造を得るこ七ができるO史に、そのパッケージヲj?
Jg率なプロセスで形成するこ七ができる効果がある。
実装面積に対し複数倍のメモリ存意を有するパッケージ
構造を得るこ七ができるO史に、そのパッケージヲj?
Jg率なプロセスで形成するこ七ができる効果がある。
また、フィルムキャリア半導体モジュールは単体での厚
さが非常に薄く出来るこおから複数個の槓み重ねに3い
ても、パッケージの厚さを薄(抑えることかできる。
さが非常に薄く出来るこおから複数個の槓み重ねに3い
ても、パッケージの厚さを薄(抑えることかできる。
第1図及び第2図は本発明なこなるマルチチップ半導体
装置の前面図、第6図は同じく平面図、第4〜$6図は
本発明になるチップ選択端子構造の斜視図、第7図はマ
ルチチップ半導体装置の回路ブロック図、第8〜第10
図は本発明になるスペーサ構造の平面図及び断面図、第
11〜第16図は本発明になるチップ選択端子構造の他
の例の斜視図、第17図は本−発明になるリード付スペ
ーサの断面図、第18〜19図は本発明になるマルチチ
ップ半導体装置の製造工程図、第20〜25図は本発明
の応用例を示Tf;+視図である。 2・・・半導体チップ 6・・・フィルムキャリア1
0・・・インナリード 12・・・アウタリード16
・・・ 211し 1 接続)噛−; 1
8・・・$2 接Aシiロ層20・・・スベーサ 2日・・・フィルムキャリア半導体モジュール60・・
・マザーボード 44・・・チップ選択端子パターン 110・・・リード付スペーサ h 1 回 属 2 口 第 3 図 b 7 回 ^ 4 コ ぷ り図 h !、、図 尤 8 図 j CI 父 、F、12 画 茎 )2. ”i 蔦 )4 回 富 ]らし 篇 1− 図 詳 上 ) コ 11つ− 2)1ム 5 ”19 河 嶌 )e ■ 5 20 回 ス 22 図 323 回 小 24 図 弔 25 図 )らO
装置の前面図、第6図は同じく平面図、第4〜$6図は
本発明になるチップ選択端子構造の斜視図、第7図はマ
ルチチップ半導体装置の回路ブロック図、第8〜第10
図は本発明になるスペーサ構造の平面図及び断面図、第
11〜第16図は本発明になるチップ選択端子構造の他
の例の斜視図、第17図は本−発明になるリード付スペ
ーサの断面図、第18〜19図は本発明になるマルチチ
ップ半導体装置の製造工程図、第20〜25図は本発明
の応用例を示Tf;+視図である。 2・・・半導体チップ 6・・・フィルムキャリア1
0・・・インナリード 12・・・アウタリード16
・・・ 211し 1 接続)噛−; 1
8・・・$2 接Aシiロ層20・・・スベーサ 2日・・・フィルムキャリア半導体モジュール60・・
・マザーボード 44・・・チップ選択端子パターン 110・・・リード付スペーサ h 1 回 属 2 口 第 3 図 b 7 回 ^ 4 コ ぷ り図 h !、、図 尤 8 図 j CI 父 、F、12 画 茎 )2. ”i 蔦 )4 回 富 ]らし 篇 1− 図 詳 上 ) コ 11つ− 2)1ム 5 ”19 河 嶌 )e ■ 5 20 回 ス 22 図 323 回 小 24 図 弔 25 図 )らO
Claims (1)
- 【特許請求の範囲】 1、フィルムキャリアテープに半導体チップを電気的に
接続したフィルムキャリア半導体モジュールを2個以上
積み重ねてなるマルチチップ半導体装置において、フィ
ルムキャリア間にスペーサを介在させて、前記フィルム
キャリア半導体モジュールを接続したことを特徴とする
マルチチップ半導体装置。 2、少なくとも一面に配線導体を有するスペーサを用い
ることを特徴とする請求項1記載のマルチチップ半導体
装置。 3、表裏パターンを電気的に接続するスルーホール導通
パターンを有するスペーサを用いることを特徴とする請
求項1若しくは2記載のマルチチップ半導体装置。 4、チップ選択用の配線パターンを有するスペーサを用
いることを特徴とする請求項1〜3のいづれかに記載の
マルチチップ半導体装置。 5、外形が矩形であるスペーサを用いることを特徴とす
る請求項1〜4のいづれかに記載のマルチチップ半導体
装置。 6、フィルムキャリアのリード線軸方向の2面にスペー
サを配置したことを特徴とする請求項1〜4のいづれか
に記載のマルチチップ半導体装置。 7、半導体チップの表裏両面位置にスペーサ部材を有し
ないスペーサを用いたことを特徴とする請求項1〜6の
いづれかに記載のマルチチップ半導体装置。 8、マザーボードと接続するスペーサが、半導体チップ
の表裏両面位置にスペーサ部材を有する構造としたこと
を特徴とする請求項1〜6のいづれかに記載のマルチチ
ップ半導体装置。 9、スペーサの少なくとも一面にマザーボードと電気的
に接続するための配線パターンを形成したスペーサを用
いるζとを特徴とする請求項1〜8のいづれかに記載の
マルチチップ半導体装置。 10、スペーサの材質を、該マルチチップ半導体装置を
実装するマザーボードと同種の材質としたことを特徴と
する請求項1〜9のいづれかに記載のマルチチップ半導
体装置。 11、リード付スペーサに半導体チップを電気的に接続
したフィルムキャリア半導体モジュールを用いたことを
特徴とする請求項1〜10のいづれかに記載のマルチチ
ップ半導体装置。 12、フィルムキャリアのリード線とスペーサの接続端
子を金−金及び金−すずで接合したことを特徴とする請
求項1〜10のいづれかに記載のマルチチップ半導体装
置。 13、フイルムキャリアのリード線とスペーサの接続端
子をすずと鉛を主成分とするはんだで接合したことを特
徴とする請求項1〜10のいづれかに記載のマルチチッ
プ半導体装置。 14、2個以上のフィルムキャリア半導体モジュールに
対して、各々独立にチップ選択できるリード線配置とし
たフィルムキャリアによって構成されることを特徴とす
る請求項1〜3又は5〜13のいづれかに記載のマルチ
チップ半導体装置。 15、2個以上のフィルムキャリア半導体モジュールに
対して、各々独立にチップ選択できる電極パターン配置
とした半導体チップによって構成されることを特徴とす
る請求項1〜5又は5〜13のいづれかに記載のマルチ
チップ半導体装置。 16、フィルムキャリアのリード線を、スペーサの表面
、側面を経由して裏面に折り曲げ固定して、フィルムキ
ャリアのリード線でスペーサ表裏面の導通を図つたフィ
ルムキャリア半導体モジュールを用いたことを特徴とす
る請求項1〜3又は5〜13のいづれかに記載のマルチ
チップ半導体装置。 17、マザーボードと接続するスペーサのチップ選択端
子は、表裏パターンを導通パターンで接続し、上記以外
のスペーサのチップ選択端子は、表裏パターンを導通パ
ターンで接続しない構成のスペーサ用いたことを特徴と
する請求項1〜15のいづれかに記載のマルチチップ半
導体装置。 18、チップ選択経由端子を含むスペーサ上の全ての接
続端子にフィルムキャリアのリード線を配置したことを
特徴とする請求項1〜17のいづれかに記載のマルチチ
ップ半導体装置。 19、フィルムキャリア半導体モジュール同志の電気的
接続にすずと鉛を主成分としたはんだを用いて接合した
ことを特徴とする請求項1〜18のいづれかに記載のマ
ルチチップ半導体装置。 20、フイルムキヤリア半導体モジュール同志の電気的
接続にスズを主成分としたろう材を用いて接合したこと
を特徴とする請求項1〜18のいづれかに記載のマルチ
チツプ半導体装置。 21、フィルムキャリア半導体モジュール同志の電気的
接続に金熱圧着を用いて接合したことを特徴とする請求
項1〜18のいづれかに記載のマルチチップ半導体装置
。 22、フィルムキャリア半導体モジュール同志の電気的
接続に銀を主成分とする導電ペーストを用いて接合した
ことを特徴とする請求項1〜18のいづれかに記載のマ
ルチチップ半導体装置。 23、フィルムキャリアと半導体チップを接合した前記
半導体チップ面に樹脂をコートしたフィルムキャリア半
導体モジュールを用いたことを特徴とする請求項1〜1
8のいづれかに記載のマルチチツプ半導体装置。 24、マザーボードと接合するための電極パターンをフ
ィルムキャリアのリード線配置方向と直角方向に配置し
たことを特徴とする請求項1〜25のいづれかに記載の
マルチチップ半導体装置。 25、マザーボードと接合するための電極パターンを半
導体チップ投影範囲内に配置したことを特徴とする請求
項1〜24のいづれかに記載のマルチチップ半導体装置
。 26、フィルムキャリア半導体モジュール同志を接合し
た後、全体に樹脂をコートしたことを特徴とする請求項
1〜25のいづれかに記載のマルチチップ半導体装置。 27、フィルムキャリアテープに半導体チップを電気的
に接続したフィルムキャリアモジュールを、スペーサを
介して2個以上積み重ねてなるマルチチップ半導体装置
の製造方法において、該フィルムキャリアモジュールの
外形を切断する工程と、該スペーサの外形を切断する工
程と、該フィルムキャリアモジュールの接続端子と該ス
ペーサの接続端子を位置合わせし電気的に接続する工程
と、2個以上の該フィルムキャリア半導体モジュールの
接続端子を位置合わせし電気的に接続する工程と、マザ
ーボードと接続端子を除く部分に樹脂コートを施こす工
程とを有したことを特徴とするマルチチップ半導体装置
の製造方法。 28、リード付スペーサに半導体チップを電気的に接続
したフィルムキャリア半導体モジュールを2個以上積み
重ねてなるマルチチップ半導体装置の製造方法において
、該フィルムキャリア半導体モジュールの外形を切断す
る工程と、切断後の2個以上の該フィルムキャリア半導
体モジュールの接続端子を位置合わせし電気的に接続す
る工程と、マザーボードと接続端子を除く部分に樹脂コ
ートを施こす工程とを有したことを特徴とするマルチチ
ップ半導体装置の製造方法。 29、請求項27記載のマルチチップ半導体装置の製造
方法において、フィルムキャリア半導体モジュールとス
ペーサの両方またはどちらか一方の外形切断を行う前に
、両者の接合端子を位置合わせして電気的に接続し、そ
の後に外形を切断する工程としたことを特徴とするマル
チチップ半導体装置の製造方法。 30、請求項27〜29のいづれかに記載のマルチチッ
プ半導体装置の製造方法において、フィルムキャリア半
導体モジュールのリード線をスペーサの裏面に折り曲げ
、リード線を固定する工程とを有したことを特徴とする
マルチチップ半導体装置の製造方法。 31、フイルムキヤリアテープに半導体チップを電気的
に接続したフィルムキャリア半導体モジュールを2個以
上積み重ね、外部引き出し端子を露出させたマルチチッ
プ半導体装置において、該外部引き出し端子を該マルチ
チップモジュールの少なくとも一面に配置したことを特
徴とするマルチチップ半導体装置。 32、フィルムキャリアテープに半導体チップを電気的
に接続したフィルムキャリア半導体モジュールを2個以
上積み重ね、外部引き出し端子を露出させたマルチチッ
プ半導体装置において、該外部引き出し端子を該マルチ
チップモジュールの少なくとも一辺突出部に配置したこ
とを特徴とするマルチチップ半導体装置。 33、請求項31若しくは32に記載のマルチチツプ半
導体装置において、外部引き出し端子表面を銅、銅合金
、ニッケル、ニッケル合金、スズ、スズ合金、金とした
ことを特徴とするマルチチップ半導体装置。 54、請求項31〜33のいづれかに記載のマルチチッ
プ半導体装置において、外部引き出し端子を配置する配
線基板にエポキシ、フェノール、ポリイミド樹脂を含む
基材を用いたことを特徴とするマルチチップ半導体装置
。 35、請求項31〜33のいづれかに記載のマルチチッ
プ半導体装置において、外部引き出し端子を配置する配
線基板に無機セラミックスによる基材を用いたことを特
徴とするマルチチップ半導体装置。 36、請求項31〜35のいづれかに記載のマルチチッ
プ半導体装置において、フィルムキャリア半導体モジュ
ールを含む部位を樹脂で固形化したことを特徴とするマ
ルチチツプ半導体装置。 37、配線基板上にメモリチップとコンデンサチップを
配置したマルチチップモジュールにおいて、フィルムキ
ャリアテープに半導体チップを電気的に接続したフィル
ムキャリア半導体モジュールを2個以上積み重ねたマル
チチップ半導体装置を少なくとも1個以上有し、外部引
き出し端子を該マルチチップモジュールの側方に配置し
たことを特徴とするマルチチップモジュール。 38、配線基板上にメモリチップとコンデンサチップを
配置したマルチチップモジュールにおいて、フィルムキ
ャリアテープに半導体チツプを電気的に接続したフィル
ムキャリア半導体モジュールを2個以上積み重ねたマル
チチップ半導体装置を少なくとも1個以上有し、外部引
き出し端子を該マルチチップモジュールの面に直角方向
に引き出したことを特徴とするマルチチップモジュール
。 39、配線基板上にメモリICチップとコンデンサチッ
プを配置したICメモリカードにおいて、フィルムキャ
リアテープに半導体チップを電気的に接続したフィルム
キャリア半導体モジュールを2個以上積み重ねたマルチ
チップ半導体装置とコンデンサチップを少なくとも1個
以上有し、外部引き出し端子を該ICメモリカード基板
の側部に配置したことを特徴とするICメモリカード。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63139304A JP2728432B2 (ja) | 1988-06-08 | 1988-06-08 | マルチチツプ半導体装置 |
US07/288,955 US5028986A (en) | 1987-12-28 | 1988-12-23 | Semiconductor device and semiconductor module with a plurality of stacked semiconductor devices |
KR1019880017489A KR970007129B1 (ko) | 1987-12-28 | 1988-12-26 | 반도체 장치 및 그 제조방법 |
US07/631,154 US5198888A (en) | 1987-12-28 | 1990-12-20 | Semiconductor stacked device |
US08/001,649 US5334875A (en) | 1987-12-28 | 1993-03-02 | Stacked semiconductor memory device and semiconductor memory module containing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63139304A JP2728432B2 (ja) | 1988-06-08 | 1988-06-08 | マルチチツプ半導体装置 |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8244459A Division JPH10163414A (ja) | 1996-09-17 | 1996-09-17 | マルチチップ半導体装置 |
JP8244458A Division JP2765571B2 (ja) | 1996-09-17 | 1996-09-17 | マルチチップモジュール |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01309362A true JPH01309362A (ja) | 1989-12-13 |
JP2728432B2 JP2728432B2 (ja) | 1998-03-18 |
Family
ID=15242171
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63139304A Expired - Lifetime JP2728432B2 (ja) | 1987-12-28 | 1988-06-08 | マルチチツプ半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2728432B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1992017045A1 (en) * | 1991-03-25 | 1992-10-01 | Richard Hiram Womack | Multi-level/multi-layered hybrid package |
JPH06291250A (ja) * | 1993-04-06 | 1994-10-18 | Nec Corp | 半導体集積回路およびその形成方法 |
WO1997027593A1 (fr) * | 1996-01-24 | 1997-07-31 | Hitachi, Ltd. | Substrat modulaire pour memoire a structure en pile et systeme d'acces associe |
JP2002110901A (ja) * | 2000-10-03 | 2002-04-12 | Sony Corp | 積層型半導体装置及びその製造方法 |
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WO2007007450A1 (ja) * | 2005-07-14 | 2007-01-18 | Matsushita Electric Industrial Co., Ltd. | 中継基板とそれを使用した立体配線構造体 |
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---|---|---|---|---|
JP2765571B2 (ja) | 1996-09-17 | 1998-06-18 | 株式会社日立製作所 | マルチチップモジュール |
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JPH01173742A (ja) * | 1987-12-28 | 1989-07-10 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
1988
- 1988-06-08 JP JP63139304A patent/JP2728432B2/ja not_active Expired - Lifetime
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JP4695769B2 (ja) * | 2001-03-09 | 2011-06-08 | 富士通セミコンダクター株式会社 | 半導体装置 |
WO2007007450A1 (ja) * | 2005-07-14 | 2007-01-18 | Matsushita Electric Industrial Co., Ltd. | 中継基板とそれを使用した立体配線構造体 |
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Publication number | Publication date |
---|---|
JP2728432B2 (ja) | 1998-03-18 |
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