JPS59125642A - リ−ドレスチツプキヤリア - Google Patents
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- JPS59125642A JPS59125642A JP31983A JP31983A JPS59125642A JP S59125642 A JPS59125642 A JP S59125642A JP 31983 A JP31983 A JP 31983A JP 31983 A JP31983 A JP 31983A JP S59125642 A JPS59125642 A JP S59125642A
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- Japan
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- substrate
- adhesive
- leads
- bonded
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明はマルチチップパッケージに使用するリードレス
テップキャリアに関する。
テップキャリアに関する。
従来技術
従来のリードレスチップキャリアの代表例として１９８
１年６月にＪ、Ｗ、５ＴＡＦＦＯＲＤＫ、！：り「ＩＥ
ＥＥ・トランザクションズ・オン・コンポーネンツ、ハ
イプリッズ、アンド・マニュファクチャリング・チクノ
ロシイ（ＴＲＡＮｓＡｃＴＩｏＮｓＯＮＣＯＭＰＯＮＥ
ＮＴＳ、ＨＹＢＲＩＤＳ、ＡＮＤＭ、ＡＮＵＦＡＣＴＵ
ＲＩＮＧＴＥＣＨＮＯＬＯＧＹ）ＶＯＬＣＨＭＴ−２，
Ａ２Ｊの第１９５−１９９頁に発表された論文［チップ
・キャリアズ−ゼア・アプリケーション・アンド・ツユ
−チャー・ディレクション（Ｃｈｉｐ Ｃａｒｒｉｅ
ｒｓ−Ｔｈｅｉｒ Ａｐｐｌｉｃａｔｉｏｎ ａｎ
ｄＦｕｔｕｒｅ １）ｉｒｅｃｔｉｏｎ ） Ｊ ７％
ある。コノ論文ノ第７図の例を説明の便宜のため簡略「
ヒしで示す第１図を参照しな艇らこれ全詳述すると、こ
のリードレス＠ｆツブ・キャリアは、サブストレート１
、このサブストレート１のキャビティ内に７エースアッ
プ状態で接着されたチップ２．このテップ２の端子５を
ワイヤボンディングにより接続したサブストレート１上
のポンディングパッド６および前記サブストレート１に
接着したカバー３から構成されている。このキャリアに
おけるＩＣテップ２の端子５のそれぞれは、ポンディン
グパッド６からサブストレー）１内の配線全弁してサブ
ストレートｌの側面に設けられｔ外部端子４のそれぞれ
に接続されている。
１年６月にＪ、Ｗ、５ＴＡＦＦＯＲＤＫ、！：り「ＩＥ
ＥＥ・トランザクションズ・オン・コンポーネンツ、ハ
イプリッズ、アンド・マニュファクチャリング・チクノ
ロシイ（ＴＲＡＮｓＡｃＴＩｏＮｓＯＮＣＯＭＰＯＮＥ
ＮＴＳ、ＨＹＢＲＩＤＳ、ＡＮＤＭ、ＡＮＵＦＡＣＴＵ
ＲＩＮＧＴＥＣＨＮＯＬＯＧＹ）ＶＯＬＣＨＭＴ−２，
Ａ２Ｊの第１９５−１９９頁に発表された論文［チップ
・キャリアズ−ゼア・アプリケーション・アンド・ツユ
−チャー・ディレクション（Ｃｈｉｐ Ｃａｒｒｉｅ
ｒｓ−Ｔｈｅｉｒ Ａｐｐｌｉｃａｔｉｏｎ ａｎ
ｄＦｕｔｕｒｅ １）ｉｒｅｃｔｉｏｎ ） Ｊ ７％
ある。コノ論文ノ第７図の例を説明の便宜のため簡略「
ヒしで示す第１図を参照しな艇らこれ全詳述すると、こ
のリードレス＠ｆツブ・キャリアは、サブストレート１
、このサブストレート１のキャビティ内に７エースアッ
プ状態で接着されたチップ２．このテップ２の端子５を
ワイヤボンディングにより接続したサブストレート１上
のポンディングパッド６および前記サブストレート１に
接着したカバー３から構成されている。このキャリアに
おけるＩＣテップ２の端子５のそれぞれは、ポンディン
グパッド６からサブストレー）１内の配線全弁してサブ
ストレートｌの側面に設けられｔ外部端子４のそれぞれ
に接続されている。
このような構造では、以下に述べるような２つの欠点が
ある。
ある。
（１）サブストレート１の各辺から外部端子４全取ジ出
丁ためＩＣチップ２の端子数が増加するにともない各辺
の外部端子４の数も増加する。この結果、１辺の長さが
増大しサブストレート１の形状が大きくなる。
丁ためＩＣチップ２の端子数が増加するにともない各辺
の外部端子４の数も増加する。この結果、１辺の長さが
増大しサブストレート１の形状が大きくなる。
（２） このギヤ１クアでは、ＩＣチップ２がサブス
トレート１に接着されているため、ＩＣチップ２の発生
する熱の大部分はサブストレート１の底？伝わり、チッ
プキャリアの接続される母基板側ににげろことができる
。従ってＩＣチップ２の集積度が上って発熱量が多くな
ると十分にチップ２を冷却できない。
トレート１に接着されているため、ＩＣチップ２の発生
する熱の大部分はサブストレート１の底？伝わり、チッ
プキャリアの接続される母基板側ににげろことができる
。従ってＩＣチップ２の集積度が上って発熱量が多くな
ると十分にチップ２を冷却できない。
発明の目的
本発明の目的は上述の欠点を除去するようにした超小型
のり一ドレステップキャリア全提供することにあろう 発明の構成 本発明のリードレステップキャリアは、サブストレート
と、ＩＣチップの複数のリードを接続するよう前記サブ
ストレート表面に形成された複数のパッドと、前記サブ
ストレート表面に形成されかつ前記パッドのそれぞれに
接続された複数の接続配線と、前記サブストレート裏面
に形成されかつ他の基板と接続するよう格子状に配列さ
れた複数の端子パッドと、前記接続配線および前記端子
パッドをそれぞれ接続するよう前記サブストレート内部
に形成された複数のヴイアホール配線と金含むことを特
徴とする。
のり一ドレステップキャリア全提供することにあろう 発明の構成 本発明のリードレステップキャリアは、サブストレート
と、ＩＣチップの複数のリードを接続するよう前記サブ
ストレート表面に形成された複数のパッドと、前記サブ
ストレート表面に形成されかつ前記パッドのそれぞれに
接続された複数の接続配線と、前記サブストレート裏面
に形成されかつ他の基板と接続するよう格子状に配列さ
れた複数の端子パッドと、前記接続配線および前記端子
パッドをそれぞれ接続するよう前記サブストレート内部
に形成された複数のヴイアホール配線と金含むことを特
徴とする。
発明の実施例
次に本発明について図面を参照して詳細に説明する。
第２図から第４図を参照すると、本発明の一実施例は、
セラミックサブストレート７、ＩＣチップ８、カバー９
、端子パッド１０、ＩＣリード１１、ポンディングパッ
ド１２、テップ端子１３、カバー接着剤１４、チップ接
着剤工５、ヴイアホール配線１６、および接続配線１７
から構成されている。
セラミックサブストレート７、ＩＣチップ８、カバー９
、端子パッド１０、ＩＣリード１１、ポンディングパッ
ド１２、テップ端子１３、カバー接着剤１４、チップ接
着剤工５、ヴイアホール配線１６、および接続配線１７
から構成されている。
第４図を参照すると、前記セラミックサブストレート７
は、その表面にＩＣの端子数と等しい複数個のポンディ
ングパッド１２を備えている。これら複数のポンディン
グパッド１２のそれぞれにＩＣテップ８のＩ ＣＩ）−
ド１１がボンディング接続されている。また、前記ポン
ディングパッド１２のそれぞれには、セラミックサブス
トレート７の表面に形成された複数個の接続配線１７の
それぞれが接続されている。さらに接続配線１７のそれ
ぞれはセラミックサブストレート７内に形成されたグイ
アホール配線１６のそれぞれを介してセラミックサブス
トレート７の裏面に形成された端子パッド１０のそれぞ
れに接続されている。
は、その表面にＩＣの端子数と等しい複数個のポンディ
ングパッド１２を備えている。これら複数のポンディン
グパッド１２のそれぞれにＩＣテップ８のＩ ＣＩ）−
ド１１がボンディング接続されている。また、前記ポン
ディングパッド１２のそれぞれには、セラミックサブス
トレート７の表面に形成された複数個の接続配線１７の
それぞれが接続されている。さらに接続配線１７のそれ
ぞれはセラミックサブストレート７内に形成されたグイ
アホール配線１６のそれぞれを介してセラミックサブス
トレート７の裏面に形成された端子パッド１０のそれぞ
れに接続されている。
第２図から第６図を参照すると、ポンディングパッド１
２のそれぞれは接続配線１７を介してグイアホール配線
１６に接続され、さらにグイアホール配線１６のそれぞ
れはサプス）Ｌ／−）７内を貫通して裏面の端子パッド
１０のそれぞれに接続されている。
２のそれぞれは接続配線１７を介してグイアホール配線
１６に接続され、さらにグイアホール配線１６のそれぞ
れはサプス）Ｌ／−）７内を貫通して裏面の端子パッド
１０のそれぞれに接続されている。
以上の説明より明らかなように、ＩＣチップ８の全端子
からの信号はサブストレート７の裏面の格子状に配列さ
れた外部接続用端子パッド１０に供給される。従って多
数の端子を高密度に取り出すことが可能となっている。
からの信号はサブストレート７の裏面の格子状に配列さ
れた外部接続用端子パッド１０に供給される。従って多
数の端子を高密度に取り出すことが可能となっている。
この端子の高密度配置を以下詳述する。
まず第１図を参照すると、従来のチップキャリアでは外
部端子４は、チップキャリアの４辺に配置されている。
部端子４は、チップキャリアの４辺に配置されている。
この結果、例えば、もし８０ピンの端子を持つＩＣチッ
プを収容し、かつ端子４の各々の間隔を１朋にとると、
サブストレート１のある。一般に、この程度のビン数を
もつＩＣチップの寸法は、１辺が４〜５間で実現できる
から、ＩＣチップの形状に比べて′チップキャリアの形
状は相当大きなものが必要となる。従って、チップキャ
リアとしてみた場合の端子密度は８０ピン／２０市×２
０朋＝０．２ピン／Ｌイとなる。
プを収容し、かつ端子４の各々の間隔を１朋にとると、
サブストレート１のある。一般に、この程度のビン数を
もつＩＣチップの寸法は、１辺が４〜５間で実現できる
から、ＩＣチップの形状に比べて′チップキャリアの形
状は相当大きなものが必要となる。従って、チップキャ
リアとしてみた場合の端子密度は８０ピン／２０市×２
０朋＝０．２ピン／Ｌイとなる。
これに対し本発明の第２図から第４図に示すチップキャ
リアでは、外部端子パッド１０は格子状に配列されてい
る。この結果、もし、端子１０の各々の間隔を従来と同
様にｌ ＩＩ＋ｍとしても、格子状配列の１辺の寸法は
（Ｓ７８０ヒンー１ビン）ＸＩａｍ ＝ ｆ３ ｒｎｍ
となる。外側のパッドとサブストレートの縁との間隔を
両側で１．５ ｍｍづつ取っても、サブストレートの１
辺の大きさは１１朋にしかならない。端子密度は、８０
ビン／ｌ１ｍｘｘ１．ｒ關＝０．６６ビン／−となり、
従来のチップキャリアに比べて３倍以上高密度に端子を
形成することができる。
リアでは、外部端子パッド１０は格子状に配列されてい
る。この結果、もし、端子１０の各々の間隔を従来と同
様にｌ ＩＩ＋ｍとしても、格子状配列の１辺の寸法は
（Ｓ７８０ヒンー１ビン）ＸＩａｍ ＝ ｆ３ ｒｎｍ
となる。外側のパッドとサブストレートの縁との間隔を
両側で１．５ ｍｍづつ取っても、サブストレートの１
辺の大きさは１１朋にしかならない。端子密度は、８０
ビン／ｌ１ｍｘｘ１．ｒ關＝０．６６ビン／−となり、
従来のチップキャリアに比べて３倍以上高密度に端子を
形成することができる。
第４図および第７図を参照すると、ＩＣチップ８のリー
ド１１の従来の形成方法では、ＩＣテップがサブストレ
ート７上に固定された後に金ワイヤを用いてＩＣチップ
のそれぞれの端子１３およびサブストレートの端子パッ
ドのそれぞれが順次ボンディング接続される。しかし、
本発明のＩＣチップ８のリード１１は、あらかじめＩＣ
チツフ゛８の端子１３のそれぞれに接続されている。こ
のリード１１は次のような工程で得られる。すなわち、
まず、写真の３５朋フイルムと同じようなスプロケット
ホールを有するフィルム上に銅箔がは９つけられる。次
に、これがフ第１・リソグラフィーにより露光、現像、
およびエツチングされる。
ド１１の従来の形成方法では、ＩＣテップがサブストレ
ート７上に固定された後に金ワイヤを用いてＩＣチップ
のそれぞれの端子１３およびサブストレートの端子パッ
ドのそれぞれが順次ボンディング接続される。しかし、
本発明のＩＣチップ８のリード１１は、あらかじめＩＣ
チツフ゛８の端子１３のそれぞれに接続されている。こ
のリード１１は次のような工程で得られる。すなわち、
まず、写真の３５朋フイルムと同じようなスプロケット
ホールを有するフィルム上に銅箔がは９つけられる。次
に、これがフ第１・リソグラフィーにより露光、現像、
およびエツチングされる。
このようにして、フィルム上に一度に形成されたリード
１１のそれぞれは、金メ・ツキを施された後、周知のＴ
Ａ Ｂ （Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄ
ｉｎｇ）技術によりＩＣチップ８上の端子１３のそれぞ
れに一括ボンデイング接続される。この後で、リード１
１のそれぞれを支えていたフィルムが切りはなされ、第
７図に示すようなＴＡＢ肝−ドつきのＩＣチップが得ら
れる。
１１のそれぞれは、金メ・ツキを施された後、周知のＴ
Ａ Ｂ （Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄ
ｉｎｇ）技術によりＩＣチップ８上の端子１３のそれぞ
れに一括ボンデイング接続される。この後で、リード１
１のそれぞれを支えていたフィルムが切りはなされ、第
７図に示すようなＴＡＢ肝−ドつきのＩＣチップが得ら
れる。
第８図を参照すると、力／（−９の内部にはＩＣテップ
８の本体を接着する之めの接着剤１５があらかじめ塗付
されている。この接着剤には例えば、定められた温度１
５０℃を３０分間印加することにより固（ヒするような
熱伝導性のよい銀フィラー導電性エボキヅ系のような樹
脂接着剤が使用されている。
８の本体を接着する之めの接着剤１５があらかじめ塗付
されている。この接着剤には例えば、定められた温度１
５０℃を３０分間印加することにより固（ヒするような
熱伝導性のよい銀フィラー導電性エボキヅ系のような樹
脂接着剤が使用されている。
さて、再び第２図から第４図を参照すると、本発明に係
るチップキャリアではＩＣチップ８０１ノード１１のそ
れぞれはセラミックサブストレート７上のそれぞれのポ
ンプイングツくラド１２にボンディングされる。さらに
、ＩＣテップ８本体は前記カバー９の内側に固着されて
いる。このような構造は以下に述べるような方法で製造
される。まず、セラミックサブストレート７上に、あら
かじめリード１１の全てが接続され次上述のＩＣチップ
８がフェースダウンの状態で置かれる。
るチップキャリアではＩＣチップ８０１ノード１１のそ
れぞれはセラミックサブストレート７上のそれぞれのポ
ンプイングツくラド１２にボンディングされる。さらに
、ＩＣテップ８本体は前記カバー９の内側に固着されて
いる。このような構造は以下に述べるような方法で製造
される。まず、セラミックサブストレート７上に、あら
かじめリード１１の全てが接続され次上述のＩＣチップ
８がフェースダウンの状態で置かれる。
次に、リード１１のそれぞれとポンプイングツくラド１
２のそれぞれとの位置が合わせられる。
２のそれぞれとの位置が合わせられる。
さらに、Ｉ Ｃリード１１のそれぞれとポンディングパ
ッド１２とが一括ボンデイングされる。
ッド１２とが一括ボンデイングされる。
このあと、カバー９がサブストレート７上のＩＣチップ
８の実装面にかぶせられ、接着剤１５とＩＣチップ８０
本体とが接触される。
８の実装面にかぶせられ、接着剤１５とＩＣチップ８０
本体とが接触される。
次に、上述のように１５０℃の温度を一定時間、例えば
３０分印加して、接着剤１５を固〔ヒさせることにより
カバー９とＩＣテップ８との接着が行なわれる。
３０分印加して、接着剤１５を固〔ヒさせることにより
カバー９とＩＣテップ８との接着が行なわれる。
さらに、接着剤１４がサブストレート７と力・く−９と
の接触面に注入され、９０分間１５０℃の温度を維持し
て相互の接着が行なわれチップキャリアの組立が完了す
る。
の接触面に注入され、９０分間１５０℃の温度を維持し
て相互の接着が行なわれチップキャリアの組立が完了す
る。
発明の効果
本発明には、リードレステップキャリアにおいて、サブ
ストレートの裏面に外部接続端子）々ラドを格子状に配
列し、かつＩＣＣタッグ体を熱伝導性の良好なカバー側
に接着した構造を取ることにより、多数の入出力端子を
もち発熱量の大きい超高集積（ヒＩＣチップを超小型に
実装できるという効果がある。
ストレートの裏面に外部接続端子）々ラドを格子状に配
列し、かつＩＣＣタッグ体を熱伝導性の良好なカバー側
に接着した構造を取ることにより、多数の入出力端子を
もち発熱量の大きい超高集積（ヒＩＣチップを超小型に
実装できるという効果がある。
第１図は従来のチップキャリアを示す図、第２図から第
４図は本発明の一実施例を示す図、第５図は本発明の一
実施例のサブストレート表面を示す図、第６図は第５図
のサブストレートの裏面を示す図、第７図は一実施例の
リード接続を示す図、および第８図は一実施例のカバー
を示す図である。 第１図から第８図において、７・・・・・・セラミック
サブストレート、８・・・・・・ＩＣＣタッグ９・・・
・・・カバー、１０・・・・・・端子ハツト、１１・・
・・・・ＩＣリード、１２・・・・・・ポンディングパ
ッド、１３・・・・・・テップ端子、１４・・・・・・
カバー接着剤、１５・・・・・・チップ接着剤、１６・
・・・・・グイアホール配線、１７・・・・・・接続配
線口 療１防 年２０ ｖ′−３ワ ノ／ 第２ブ 第７図
４図は本発明の一実施例を示す図、第５図は本発明の一
実施例のサブストレート表面を示す図、第６図は第５図
のサブストレートの裏面を示す図、第７図は一実施例の
リード接続を示す図、および第８図は一実施例のカバー
を示す図である。 第１図から第８図において、７・・・・・・セラミック
サブストレート、８・・・・・・ＩＣＣタッグ９・・・
・・・カバー、１０・・・・・・端子ハツト、１１・・
・・・・ＩＣリード、１２・・・・・・ポンディングパ
ッド、１３・・・・・・テップ端子、１４・・・・・・
カバー接着剤、１５・・・・・・チップ接着剤、１６・
・・・・・グイアホール配線、１７・・・・・・接続配
線口 療１防 年２０ ｖ′−３ワ ノ／ 第２ブ 第７図
Claims (1)
- 【特許請求の範囲】 サブストレートと。 ＩＣチップの複数のリード全接続するよう前記サブスト
レート表面に形成された複数のパッドと。 前記サブストレート表面に形成されかつ前記パッドのそ
れぞれに接続された複数の接続配線と、前記サブストレ
ート裏面に形成されかつ他の基板と接続するよう格子状
に配列された複数の端子パッドと。 前記接続配線および前記端子パッド全それぞれ接続する
よう前記サブストレート内部に形成された複数のグイア
ホール配線と全含むこと全特徴とするリードレスチップ
キャリア。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31983A JPS59125642A (ja) | 1983-01-05 | 1983-01-05 | リ−ドレスチツプキヤリア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31983A JPS59125642A (ja) | 1983-01-05 | 1983-01-05 | リ−ドレスチツプキヤリア |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59125642A true JPS59125642A (ja) | 1984-07-20 |
Family
ID=11470584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31983A Pending JPS59125642A (ja) | 1983-01-05 | 1983-01-05 | リ−ドレスチツプキヤリア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59125642A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712768A (en) * | 1992-12-30 | 1998-01-27 | Interconnect Systems, Inc. | Space-saving assemblies for connecting integrated circuits to circuit boards |
| WO2000071921A2 (en) * | 1999-04-29 | 2000-11-30 | Unicap Electronics Inc. Corp. | Burrless castellation via process and product for plastic chip carrier |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204154A (en) * | 1981-06-09 | 1982-12-14 | Nec Corp | Structure of chip carrier |
-
1983
- 1983-01-05 JP JP31983A patent/JPS59125642A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204154A (en) * | 1981-06-09 | 1982-12-14 | Nec Corp | Structure of chip carrier |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712768A (en) * | 1992-12-30 | 1998-01-27 | Interconnect Systems, Inc. | Space-saving assemblies for connecting integrated circuits to circuit boards |
| WO2000071921A2 (en) * | 1999-04-29 | 2000-11-30 | Unicap Electronics Inc. Corp. | Burrless castellation via process and product for plastic chip carrier |
| WO2000071921A3 (en) * | 1999-04-29 | 2001-08-09 | Unicap Electronics Inc Corp | Burrless castellation via process and product for plastic chip carrier |
| US6675472B1 (en) | 1999-04-29 | 2004-01-13 | Unicap Electronics Industrial Corporation | Process and structure for manufacturing plastic chip carrier |
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