JPS59125641A - リ−ドレスチツプキヤリア - Google Patents
リ−ドレスチツプキヤリアInfo
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- JPS59125641A JPS59125641A JP31883A JP31883A JPS59125641A JP S59125641 A JPS59125641 A JP S59125641A JP 31883 A JP31883 A JP 31883A JP 31883 A JP31883 A JP 31883A JP S59125641 A JPS59125641 A JP S59125641A
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- Japan
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- chip
- terminals
- adhesive
- pads
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
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- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/14—Integrated circuits
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、マルチチップパッケージに使用するリードレ
ステップキャリアに関する。
ステップキャリアに関する。
従来技術
従来のリードレステップキャリアの代表例として１９８
１年６月にＪ 、Ｗ、５ＴＡＦＦＯＲＤにより［工ＥＥ
Ｅ・ トランザクションズ・オン・コンポーネンツ、ハ
イプリソズ、アンド・マニュ７アクチャリング・チクノ
ロシイ（ＴＲＡＮ８ＡＣＴＩＯＮＳＯＮ ＣＯＭＰＯＮ
ＥＮＴＳ ＨＹＢＲＩＤＳ ＡＮＤ ＭＡＮＵＦＡ
ＣＴＵＲＩＮＧ ＴＥＣＨＮＯＬＯＧＹ）ＶＯＬ ＣＨ
ＭＴ−２，慮２」の第１９５頁−１９９頁において発表
され友論文「テップ・キャリアズ−ゼア・アプリケーシ
ョン・アンド・７ユーテヤー・ディレクショｙ （Ｃｈ
ｉｐ Ｃａｒｒｉｅｒｓ −Ｔｈｅｉｒ Ａｐｐｌｉｃ
ａｔｉ−ｏｎ ａｎｄ Ｆｕｔｕｒｅ Ｄｉｒｅｃｔｉ
ｏｎ ） Ｊがあるっ この論文の第７図の例を説明の
便宜のため簡略比して示す第１図全参照して詳述すると
、このリードレス・チップ・キャリアは、サブストレー
ト１．このサブストレート１のキャビティ内に７エース
アツプ状態で接着されたテップ２、このテップ２の端子
５ｆｃワイヤボンデイングにより接続したサブストレー
ト１上のポンディングパッド６および前記サブストレー
ト１に接着したカバー３から構成されている。このキャ
リアにおけるＴＣテッグ２の端子５のそれぞれは、ポン
ディングパッド６がらサブストレート１内の配線ヲ介し
てサブストレート１の側面に設けられた外部端子４のそ
れぞれに接続されている。
１年６月にＪ 、Ｗ、５ＴＡＦＦＯＲＤにより［工ＥＥ
Ｅ・ トランザクションズ・オン・コンポーネンツ、ハ
イプリソズ、アンド・マニュ７アクチャリング・チクノ
ロシイ（ＴＲＡＮ８ＡＣＴＩＯＮＳＯＮ ＣＯＭＰＯＮ
ＥＮＴＳ ＨＹＢＲＩＤＳ ＡＮＤ ＭＡＮＵＦＡ
ＣＴＵＲＩＮＧ ＴＥＣＨＮＯＬＯＧＹ）ＶＯＬ ＣＨ
ＭＴ−２，慮２」の第１９５頁−１９９頁において発表
され友論文「テップ・キャリアズ−ゼア・アプリケーシ
ョン・アンド・７ユーテヤー・ディレクショｙ （Ｃｈ
ｉｐ Ｃａｒｒｉｅｒｓ −Ｔｈｅｉｒ Ａｐｐｌｉｃ
ａｔｉ−ｏｎ ａｎｄ Ｆｕｔｕｒｅ Ｄｉｒｅｃｔｉ
ｏｎ ） Ｊがあるっ この論文の第７図の例を説明の
便宜のため簡略比して示す第１図全参照して詳述すると
、このリードレス・チップ・キャリアは、サブストレー
ト１．このサブストレート１のキャビティ内に７エース
アツプ状態で接着されたテップ２、このテップ２の端子
５ｆｃワイヤボンデイングにより接続したサブストレー
ト１上のポンディングパッド６および前記サブストレー
ト１に接着したカバー３から構成されている。このキャ
リアにおけるＴＣテッグ２の端子５のそれぞれは、ポン
ディングパッド６がらサブストレート１内の配線ヲ介し
てサブストレート１の側面に設けられた外部端子４のそ
れぞれに接続されている。
このような構造では、以下に述べるような２つの欠点が
ある。
ある。
（１）サブストレート１の各辺から外部端子４を取ジ出
丁ため、ＩＣテップ２の端子数が増加するにともない、
各辺の外部端子４の数も増加する。
丁ため、ＩＣテップ２の端子数が増加するにともない、
各辺の外部端子４の数も増加する。
この結果、１辺の長さが増大し、サブストレート１の形
状が大きくなる。
状が大きくなる。
（２） このキャリアでは、ＩＣテップ２がサブスト
レート１に接着されているため、ＩＣテップ２の発生す
る熱の大部分は、サブストレート１の底を伝わり、チッ
プキャリアの接続される母基板側ににげろことができる
。
レート１に接着されているため、ＩＣテップ２の発生す
る熱の大部分は、サブストレート１の底を伝わり、チッ
プキャリアの接続される母基板側ににげろことができる
。
従ってＩＣテップ２の集積度が上って発熱量が多くなる
と十分にテップ２を冷却できない。
と十分にテップ２を冷却できない。
発明の目的
本発明の目的は上述の欠点を除去するようにした超小型
のリードレスチップキャリアを提供することにある。
のリードレスチップキャリアを提供することにある。
発明の構成
本発明のリードレスチップキャリアは、サブストレート
と、このサブストレートの周辺に接Ｎ ｇれた枠と、こ
の枠の前記サブストレートと対向する側に接着されたカ
バーと、複数個のリードを有し本体が前記カバーの内面
に接着されたＩＣチップとを含むことを特徴とする。
と、このサブストレートの周辺に接Ｎ ｇれた枠と、こ
の枠の前記サブストレートと対向する側に接着されたカ
バーと、複数個のリードを有し本体が前記カバーの内面
に接着されたＩＣチップとを含むことを特徴とする。
実施例
次に本発明について図面を参照して詳細に説明する。
第２図から第４図を参照すると、本発明の一実施例は、
セラミックサブストレート７、ＩＣテップ８、枠９、す
７アイアガラス板１０．端子バッド１１、ＩＣリード１
２、ポンディングパッドＪ３、テップ端子１４、枠抜着
剤１５、チップ接着剤１６、グイアホール配線１７、ふ
た接着剤１８および接続配線１９がら構成されている。
セラミックサブストレート７、ＩＣテップ８、枠９、す
７アイアガラス板１０．端子バッド１１、ＩＣリード１
２、ポンディングパッドＪ３、テップ端子１４、枠抜着
剤１５、チップ接着剤１６、グイアホール配線１７、ふ
た接着剤１８および接続配線１９がら構成されている。
第４図を参照すると、前記セラミックサブストレート７
はその表面にＩＣの端子数と等しい複数個のポンディン
グパッド１３を備えている。これら複数のポンディング
パッド１３のそれぞれにＩＣテップ８のＩ ＣＩＪ−ド
１２がボンティングされている。また前記ポンディング
パッド１３のそれぞれにはセラミックサブストレート７
の表面に形成された複数個の接続配線１８のそれぞれが
接続されている。さらに接続配線１８のそれぞれにはセ
ラミックサブストレート７内に形成されたヴイアホール
配［１７のそれぞれを介してセラミックサブストレート
７の裏面に形成された端子パッド１１のそれぞれに接続
でれている。
はその表面にＩＣの端子数と等しい複数個のポンディン
グパッド１３を備えている。これら複数のポンディング
パッド１３のそれぞれにＩＣテップ８のＩ ＣＩＪ−ド
１２がボンティングされている。また前記ポンディング
パッド１３のそれぞれにはセラミックサブストレート７
の表面に形成された複数個の接続配線１８のそれぞれが
接続されている。さらに接続配線１８のそれぞれにはセ
ラミックサブストレート７内に形成されたヴイアホール
配［１７のそれぞれを介してセラミックサブストレート
７の裏面に形成された端子パッド１１のそれぞれに接続
でれている。
第２図から第６図を参照すると、ポンディングパッド１
３のそれぞれは接続配線１９を介してグイアホール配線
１７に接続され、さらにグイアホール配線１７のそれぞ
れはサブストレート７内を貫通して裏面の端子バッド１
１のそれぞれに接続されている。
３のそれぞれは接続配線１９を介してグイアホール配線
１７に接続され、さらにグイアホール配線１７のそれぞ
れはサブストレート７内を貫通して裏面の端子バッド１
１のそれぞれに接続されている。
以上の説明エリ明らかなように、ＩＣチップ８の全端子
からの信号はサブストレート７の裏面の格子状に配列さ
れた外部接続用端子パッド１１に供給される。従って多
数の端子を高密度に取り出すことが可能となっている。
からの信号はサブストレート７の裏面の格子状に配列さ
れた外部接続用端子パッド１１に供給される。従って多
数の端子を高密度に取り出すことが可能となっている。
この端子の高密度配置を以下詳述する。
まず、第１図を参照すると、従来のチップキャリアでは
外部端子４は、チップキャリアの４辺に配置されている
。この結果、例えばもし、８０ピンの端子をもつＩＣチ
ップを収容し、かつ端子４の谷々の間隔を１ｍｍにとる
と、サブストレート１の１辺の長さは、最低でも８０／
４ＸＩ朋” ２ Ｑ ａｍ必要である。一般に、この程
度のビン数をもつＩＣチップの寸法は１辺が４〜５ｍｍ
で実現できるから、ＩＣチップの形状に比べてチップキ
ャリアの形状は相当大きなものが必要となる。従って、
チップキャリアとしてみた場合の端子密度は８ｏビン／
２（１ｍＸ２０＋ｌ＋１＝０．２ピア ／ ｍｉとなる
。
外部端子４は、チップキャリアの４辺に配置されている
。この結果、例えばもし、８０ピンの端子をもつＩＣチ
ップを収容し、かつ端子４の谷々の間隔を１ｍｍにとる
と、サブストレート１の１辺の長さは、最低でも８０／
４ＸＩ朋” ２ Ｑ ａｍ必要である。一般に、この程
度のビン数をもつＩＣチップの寸法は１辺が４〜５ｍｍ
で実現できるから、ＩＣチップの形状に比べてチップキ
ャリアの形状は相当大きなものが必要となる。従って、
チップキャリアとしてみた場合の端子密度は８ｏビン／
２（１ｍＸ２０＋ｌ＋１＝０．２ピア ／ ｍｉとなる
。
これに対し、本発明に係る第２図から第４図に示すチッ
プキャリアでは、外部端子パッド１１は格子状に配列さ
れている。この結磨、端子バッド１１の間隔を従来と同
じｌ ｍｍとしても格子状配列の１辺の寸法は（Ｖ／８
０ピン−１ビジ）×１ｍ＋ａ＝８ｒｎｍとなる。外側の
パッドとサブストレートの縁との間隔を両側で１．５
ｙｔｍづつ取っても、サブストレート１辺の太＠さけ１
１ｍｍにしかならない。端子密度は、８０ピン／１１朋
Ｘｌｌｍｍ＝０．６６ビン／ ｍｄになり、従来のチッ
プキャリアに比べて３倍以上高密度に端子を形成するこ
とができる。
プキャリアでは、外部端子パッド１１は格子状に配列さ
れている。この結磨、端子バッド１１の間隔を従来と同
じｌ ｍｍとしても格子状配列の１辺の寸法は（Ｖ／８
０ピン−１ビジ）×１ｍ＋ａ＝８ｒｎｍとなる。外側の
パッドとサブストレートの縁との間隔を両側で１．５
ｙｔｍづつ取っても、サブストレート１辺の太＠さけ１
１ｍｍにしかならない。端子密度は、８０ピン／１１朋
Ｘｌｌｍｍ＝０．６６ビン／ ｍｄになり、従来のチッ
プキャリアに比べて３倍以上高密度に端子を形成するこ
とができる。
第４図および第７図全参照すると、ＩＣチップ８のリー
ド１２の従来の形成方法では、ＩＣチップがサブストレ
ート上に接着された後に金ワイヤ金剛いてＩＣチップの
それぞれの端子１４及びサブストレートの端子パッドの
それぞれが順次ボンディング接続される。しかし本発明
のＩＣテップ８のリード１２は、あらかじめＩＣチップ
８の端子１４のそれぞれに接続されている。このリード
１２は次のような工程で得られる。すなわち、まず写真
の３４Ｍｍ７１ルムと同じようなスプロケットホールを
有するフィルム上に鋼箔がは９つけられる。次にこれが
フォトリソグラフィーによＶ露光、現像、エツチングさ
れる。
ド１２の従来の形成方法では、ＩＣチップがサブストレ
ート上に接着された後に金ワイヤ金剛いてＩＣチップの
それぞれの端子１４及びサブストレートの端子パッドの
それぞれが順次ボンディング接続される。しかし本発明
のＩＣテップ８のリード１２は、あらかじめＩＣチップ
８の端子１４のそれぞれに接続されている。このリード
１２は次のような工程で得られる。すなわち、まず写真
の３４Ｍｍ７１ルムと同じようなスプロケットホールを
有するフィルム上に鋼箔がは９つけられる。次にこれが
フォトリソグラフィーによＶ露光、現像、エツチングさ
れる。
このようにして、フィルム上に一度に形成されたり一ド
１２のそれぞれは金メッキ処理された後、周知のＴ Ａ
Ｂ （Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎ
ｇ）技術によりＩＣチップ８の端子１４のそれぞれに一
括ボンディングされる。この後で、リード１１のそれぞ
れを支えていたフィルムが切りはなされ、第６図に示す
ようなＴＡＢリードつきのＩＣチップが得られる。
１２のそれぞれは金メッキ処理された後、周知のＴ Ａ
Ｂ （Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎ
ｇ）技術によりＩＣチップ８の端子１４のそれぞれに一
括ボンディングされる。この後で、リード１１のそれぞ
れを支えていたフィルムが切りはなされ、第６図に示す
ようなＴＡＢリードつきのＩＣチップが得られる。
第８図を参照して本発明の実施例に係るリードレステッ
プキャリアの組立構造を説明する。
プキャリアの組立構造を説明する。
まず第１にサブストレート７上にＩＣチップ８が７エー
スダウンの状態に置かれる。
スダウンの状態に置かれる。
第４図を参照すると５次にＩ Ｃ’Ｊ−ド１２のそれぞ
れとサブストレート上のボンディンダバツド１３のそれ
ぞれの位置が合わせされて、一括ボンディングされる５
次に接着剤１８により予め接着された枠９とサファイア
ガラス板ｌＯとがサブストレート７にはめ込まれる。サ
ファイアガラス板の内側の面にはチップダイポンディフ
グ用の接着剤が塗られており、透明なサファイアガラス
板の上から見なから枠９がサブストレート７にはめ込１
れる５次に、接着剤１６がＩＣテップ８の裏面に接触し
また点で仮固定される。この状態で温度音質（ヒさせる
ことにより接着剤１６が固（ヒされ、テップ８のダイボ
ンディングが行なわれる。次にサブストレート７の周辺
側面と枠９の内面との間に接着剤１５が注入される。温
度の上昇により接着剤が固叱されリードレスチップキャ
リアの組立が完了する。
れとサブストレート上のボンディンダバツド１３のそれ
ぞれの位置が合わせされて、一括ボンディングされる５
次に接着剤１８により予め接着された枠９とサファイア
ガラス板ｌＯとがサブストレート７にはめ込まれる。サ
ファイアガラス板の内側の面にはチップダイポンディフ
グ用の接着剤が塗られており、透明なサファイアガラス
板の上から見なから枠９がサブストレート７にはめ込１
れる５次に、接着剤１６がＩＣテップ８の裏面に接触し
また点で仮固定される。この状態で温度音質（ヒさせる
ことにより接着剤１６が固（ヒされ、テップ８のダイボ
ンディングが行なわれる。次にサブストレート７の周辺
側面と枠９の内面との間に接着剤１５が注入される。温
度の上昇により接着剤が固叱されリードレスチップキャ
リアの組立が完了する。
発明の効果
本発明には、裏面に格子状端子パッド全配列し内部にＩ
Ｃチップをフェースダウンで端子接続して多端子を取り
出すことができるという効果がある。また本発明には、
ＩＣチップの本体をサブストレートと対向する側に固着
された極めて熱伝導特性の良好なサファイアガラス板に
接着することにより効率的な放熱ができるという効果が
ある。
Ｃチップをフェースダウンで端子接続して多端子を取り
出すことができるという効果がある。また本発明には、
ＩＣチップの本体をサブストレートと対向する側に固着
された極めて熱伝導特性の良好なサファイアガラス板に
接着することにより効率的な放熱ができるという効果が
ある。
さらに本発明には透明なサファイアガラス板を用いるこ
とによりチップキャリア内部が目視でき組立に’ｌｌ易
にできるという効果がある。
とによりチップキャリア内部が目視でき組立に’ｌｌ易
にできるという効果がある。
第１図は従来のリードレステップキャリア全示す図、第
２図から第４図は本発明の一実施例を示す図、第５図は
本発明のサブストレートの表面の配線パターンを示す図
、第６図は本発明のサブストレートの裏面端子パッドを
示す図、第７図は本発明のＩＣチップのリードを示す図
、第８図は本発明のサブストレート、枠およびサファイ
アガラス板の組立関係全説明するための図である。 第１図から第８図において、７・・・・・・セラミック
サブストレート、８・・・・・・ＩＣテップ、９・・・
・・・枠、１０・・・・・・サファイアガラス板、１１
・・・・・・端子パッド、１２・・・・・・ＩＣリード
、１３・・・・・・ポンディングパッド、１７・・・・
・・グイアホール配線、１９・・・・・・接続配線５ ２ 第１図 ￥２閉 ￥３回 ／ ／３ 寥４−閉 ノ／ １図 １／ 寮７Ｖ 築〃図
２図から第４図は本発明の一実施例を示す図、第５図は
本発明のサブストレートの表面の配線パターンを示す図
、第６図は本発明のサブストレートの裏面端子パッドを
示す図、第７図は本発明のＩＣチップのリードを示す図
、第８図は本発明のサブストレート、枠およびサファイ
アガラス板の組立関係全説明するための図である。 第１図から第８図において、７・・・・・・セラミック
サブストレート、８・・・・・・ＩＣテップ、９・・・
・・・枠、１０・・・・・・サファイアガラス板、１１
・・・・・・端子パッド、１２・・・・・・ＩＣリード
、１３・・・・・・ポンディングパッド、１７・・・・
・・グイアホール配線、１９・・・・・・接続配線５ ２ 第１図 ￥２閉 ￥３回 ／ ／３ 寥４−閉 ノ／ １図 １／ 寮７Ｖ 築〃図
Claims (1)
- 【特許請求の範囲】 サブストレートと、 このサブストレートの周辺に接着された枠と、この枠の
前記サブストレートと対向する側に接着されたカバーと
。 複数個のリードを有し本体が前記カバーの内面に接着さ
れＲＩＣチップとを含むことを特徴とするリードレステ
ップキャリアう
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31883A JPS59125641A (ja) | 1983-01-05 | 1983-01-05 | リ−ドレスチツプキヤリア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31883A JPS59125641A (ja) | 1983-01-05 | 1983-01-05 | リ−ドレスチツプキヤリア |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59125641A true JPS59125641A (ja) | 1984-07-20 |
Family
ID=11470555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31883A Pending JPS59125641A (ja) | 1983-01-05 | 1983-01-05 | リ−ドレスチツプキヤリア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59125641A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097318A (en) * | 1988-04-04 | 1992-03-17 | Hitachi, Ltd. | Semiconductor package and computer using it |
| US5126818A (en) * | 1987-05-26 | 1992-06-30 | Matsushita Electric Works, Ltd. | Semiconductor device |
| US5712768A (en) * | 1992-12-30 | 1998-01-27 | Interconnect Systems, Inc. | Space-saving assemblies for connecting integrated circuits to circuit boards |
| US5814890A (en) * | 1994-03-02 | 1998-09-29 | Kabushiki Kaisha Toshiba | Thin-type semiconductor package |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5029281A (ja) * | 1973-07-20 | 1975-03-25 | ||
| JPS57204154A (en) * | 1981-06-09 | 1982-12-14 | Nec Corp | Structure of chip carrier |
-
1983
- 1983-01-05 JP JP31883A patent/JPS59125641A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5029281A (ja) * | 1973-07-20 | 1975-03-25 | ||
| JPS57204154A (en) * | 1981-06-09 | 1982-12-14 | Nec Corp | Structure of chip carrier |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126818A (en) * | 1987-05-26 | 1992-06-30 | Matsushita Electric Works, Ltd. | Semiconductor device |
| US5097318A (en) * | 1988-04-04 | 1992-03-17 | Hitachi, Ltd. | Semiconductor package and computer using it |
| US5712768A (en) * | 1992-12-30 | 1998-01-27 | Interconnect Systems, Inc. | Space-saving assemblies for connecting integrated circuits to circuit boards |
| US5814890A (en) * | 1994-03-02 | 1998-09-29 | Kabushiki Kaisha Toshiba | Thin-type semiconductor package |
| EP0670594B1 (en) * | 1994-03-02 | 2000-09-27 | Kabushiki Kaisha Toshiba | Semiconductor package |
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