JP2800967B2 - 積層形半導体装置の製造方法及びそれによる半導体パッケージ - Google Patents

積層形半導体装置の製造方法及びそれによる半導体パッケージ

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、積層形半導体パッケ
ージに関し、特に、半導体チップ上にリードを接着する
リードオンチップ(Lead On Chip; 以下LOC という)の
方法でリードフレームのリードを半導体チップの上部ま
たは下部へ互いに交叉するように横断させることによっ
て少なくとも2つの半導体チップを実装し、または、絶
縁テープ上に形成されている金属薄膜リードを用いるテ
ープキャリア方式による自動ボンディング(Tape Autom
ated Bonding;TABという)の方法で少なくとも2つの半
導体チップをそれぞれ高密度で実装するための積層形半
導体装置の製造方法及びそれによる半導体パッケージに
関する。
【0002】
【従来の技術】一般的に、集積回路(Integrated Circu
it;IC )または大規模集積回路LSIなどの半導体チッ
プは、金属リードフレームに実装された後、樹脂で密封
されて印刷回路基板(Printed Circuit Board;以下PCB
という)上に実装される。
【0003】このような樹脂封止形パッケージの一般的
な製造工程は、以下の通りである。まず、金属リードフ
レームに一定の間隔でパンチングされている長方形状の
ダイパッド上に半導体チップを所定の方法、例えば、銀
Agまたはエポキシなどの接着剤や熱圧着などの方法で
実装した後、前記ダイパッドの周りに形成されているリ
ードの一方の側と前記半導体チップの電極パッドをワイ
ヤボンディングして接続させる。このとき、前記ダイパ
ッドは、少なくとも1つのタイバーにより支持されてい
る。前記半導体チップとワイヤを包んで保護するパッケ
ージボディを通常のモールディング工程によりモールデ
ィング部材、例えばエポキシモールディングコンパウン
ド(Epoxy Moulding Compound;以下EMC という)で形成
する。
【0004】このような樹脂封止形の半導体パッケージ
は、より小さな印刷回路基板内に高密度に実装するため
に薄型化及び小型化が図られているが、一定の程度以上
には実装密度を向上させることは難しいのが現状であ
る。従って、半導体チップを直接印刷回路基板上に実装
するチップオンボード(Chip On Board;以下COB とい
う)の方法や、半導体チップまたは半導体パッケージを
積層する積層形パッケージなどの研究が進められてい
る。
【0005】特に、メモリ用半導体チップの場合、入出
力端子であるリードを並列に連結してメモリの容量を増
加させる方法があり、このために同一のパッケージの少
なくとも2つのリードを積層し、または、2つの半導体
チップを積層した後、1つのパッケージボディとして樹
脂で封止する方法などが使用されている。
【0006】図4は、従来の半導体パッケージの一例を
示すもので、図4(A)は半導体パッケージの平面図で
あり、図4(B)は図4(A)の断面図である。図4
(A)及び(B)を参照すると、前記半導体パッケージ
10は、シングルタイプのパッケージに関するもので、
ダイパッド1の上部に絶縁性接着剤5を介して半導体チ
ップ2が実装されており、前記半導体チップ2のボンデ
ィングパッドとリード3のインナリードがワイヤ4でボ
ンディングされており、エポキシモールドコンパウンド
でモールディングされてパッケージボディ6を形成して
いる。
【0007】前記半導体パッケージ10は、DIP(Du
al In-line Package)(リードピンが2直列並行に配置
されているパッケージ)タイプまたはQFP(Quad Fla
t Package )(四方にリードのあるフラットパッケー
ジ)タイプの表面実装形パッケージ構造を有する。ここ
で、EMCで成形されたパッケージボディ6の側面中央
部から外部へ突出されたアウタリードが実装方向に設け
られており、実装接続部がリードフレームの上部に接着
剤で接着され、それぞれの半導体チップパッドと電気的
に一対一で対応するインナリード間を金属ワイヤで連結
した後、EMCで成形して半導体パッケージ10が最終
的に形成される。
【0008】しかし、前記のような半導体パッケージ
は、小規模の半導体チップを実装するのに適するシング
ルタイプのものであって、大規模の半導体チップを実装
するパッケージに適用できないという欠点がある。
【0009】図5は、従来の半導体パッケージの他の例
を示すもので、図5(A)は半導体パッケージの平面図
であり、図5(B)は図5(A)の断面図である。
【0010】図5(A)及び(B)を参照すると、半導
体パッケージ20は、リードオンチップの方法により半
導体チップ12がダイパッドなしで直接リード13に実
装された構造である。すなわち、多数個のリード13の
インナリード部を絶縁接着テープ11を介して半導体チ
ップ12に接着した後、半導体チップ12のボンディン
グパッド部とインナリード部を金属ワイヤ14で傾斜に
なるようにボンディングし、EMCでモールディングし
てパッケージボディ16を形成させたものである。
【0011】しかしながら、このような半導体パッケー
ジ20は、ダイパッドなしで半導体チップをインナリー
ド部に直接実装しているので、半導体チップの実装効率
を増大させることができるが、印刷回路基板上に半導体
パッケージを実装するとき、図4に添って説明したよう
に印刷回路基板への実装効率を向上させるのは困難であ
るという欠点がある。
【0012】
【発明が解決しようとする課題】従って、この発明の目
的は、複数のリードのインナリード部を横方向へ横断す
るように配列形成し、インナリード部上に少なくとも2
つの絶縁性接着剤を媒介させて、少なくとも2つの半導
体チップを実装して接着するようにした高密度実装のた
めの積層形半導体装置の製造方法を提供することにあ
る。
【0013】この発明の他の目的は、TABの方法で絶
縁テープ上にインナリード部とアウタリード部を含む金
属パターンを形成した後、インナリード部に金属バンプ
を形成して複数の半導体チップを熱圧着方法で圧着させ
るようにした高密度実装のための積層形半導体装置の製
造方法を提供することにある。
【0014】この発明のさらに他の目的は、両方向のリ
ードのインナリード部が互いに向き合うように横断させ
て接着剤を介して半導体チップを接着させた後、半導体
チップのボンディングパッド部とインナリード部を対角
方向にワイヤボンディングし、樹脂で封止してパッケー
ジボディを形成した積層形半導体パッケージを提供する
ことにある。
【0015】
【課題を解決するための手段】前記目的を達成するため
に、この発明は、リードオンチップの方法により半導体
チップを実装している積層形半導体装置の製造方法にお
いて、逆方向のリードをインナリード部の長手方向に対
して直交する方向に部分的に重なるように交互に配列す
る段階と、インナーリードの上部に絶縁接着剤を介して
少なくとも2つの半導体チップを接着して実装する段階
と、半導体チップのボンディングパッドと、インナリー
ドとを所定の角度で傾斜した金属ワイヤを用いてワイヤ
ボンディングする段階と、前記ボンディングされた構造
体をエポキシモールドコンパウンドでモールディングし
てパッケージボディを形成する段階とから成ることを特
徴とする。
【0016】この発明による積層型半導体装置に製造方
法の他の特徴は、TAB方法により半導体チップが実装
される積層形半導体装置の製造方法において、絶縁テー
プ上に、インナリードとアウタリードを含む金属配線パ
ターンの、逆方向のリードを、インナリード部の長手方
向に対して直交する方向に部分的に重なるように交互に
配列する段階と、インナリードの上部に金属バンプを形
成する段階と、金属バンプ上に複数の半導体チップを実
装し、前記インナリードの上部に形成された金属バンプ
と半導体チップのボンディングパッドを熱圧着方法によ
り圧着させる段階と、半導体チップを保護するために樹
脂で封止する段階とから成る点にある。
【0017】この発明による積層型半導体装置用パッケ
ージの特徴は、リードフレームのリードが上部又は下部
に接着部剤を介して複数の半導体チップが実装され、半
導体チップのボンディングパットとリードフレームのイ
ンナリードがワイヤボンディングされた後、エポキシモ
ールドコンパウンドでモールディングされて形成された
半導体パッケージにおいて、逆方向のリードがインナリ
ード部の長手方向に対して直交する方向に部分的に重な
るように交互に配列され、前記リードの下部に接着剤が
塗布されて少なくとも2個の半導体チップが実装され、
前記リードと半導体チップのボンディングパッドは傾斜
しているワイヤによってワイヤボンディングされてお
り、前記ワイヤボンディング部と半導体チップを保護す
るためにモールディングされて形成された点にある。
【0018】
【実施例】以下、添付の図面を参照してこの発明による
積層形半導体装置の製造方法及びそれによる半導体パッ
ケージの好ましい一実施例を詳細に説明する。
【0019】図1(A)及び(B)は、この発明による
積層形半導体装置30の製造工程図である。
【0020】図1(A)及び(B)に示すように、ま
ず、方向性が逆のリード33のインナリード部31を少
なくとも2個ずつ互いに横方向、すなわち図1及び図2
より明らかなように上記インナリード部31の長手方向
に対して直交する方向に、部分的に重なるように方向性
が逆のインナリード部31を交互に配列する。そして、
前記インナリード部31の上部に絶縁性両面接着テープ
32を少なくとも2個以上ずつを一組として接着させリ
ード33を固定設置し、前記両面接着テープ32上に半
導体チップ34を実装して接着させる。
【0021】次に、銀線または金線のようなワイヤを傾
斜させてボンディングすることによって、前記半導体チ
ップ34のボンディングパッド部35をインナリード部
31に電気的に接続する。その後、ワイヤボンディング
された領域と半導体チップの領域を保護するためにEM
Cで封止してパッケージボディ30を形成する。このよ
うな方法は、リードオンチップの実装方法により遂行さ
れる。
【0022】なお、添付の図面に示されていないが、こ
のような半導体チップの実装方法はTAB方法によって
も行なうことができる。すなわち、この場合には、ま
ず、ポリイミド,ポリエステル,ポリエーテルスルホン
PES,ポリパラアニック酸PPA(Polyparaanic Aci
d )などの絶縁材質で形成されたベースフィルムの両側
にパンチング加工で半導体チップを実装するためのデバ
イス孔を形成する。
【0023】次に、前記ベースフィルム上に付けられた
18〜35μm 厚さの銅などの金属薄膜が写真蝕刻され
てインナリード及びアウタリードを含む金属配線を形成
する。そして、前記インナリードの端部に熔融されたソ
ルダを落として電気伝導性に優れた金属バンプを形成す
る。
【0024】次に、前記金属バンプ上に多数の半導体チ
ップを実装した後、半導体チップとリードが熱圧着法を
用いて電気的に接続される。そして、前記バンプされた
半導体チップを保護するために樹脂で封止してパッケー
ジボディを形成する。
【0025】このような方法により製造される半導体パ
ッケージの一実施例を以下に説明する。
【0026】図2は、この発明による積層形半導体パッ
ケージ40の断面図である。
【0027】まず、リードフレームのインナリード31
とアウターリードとを含む逆方向のリード33が、横方
向、すなわち、図1、図2から明らかなようにインナー
リード部31の長手方向に対して直交する方向へ配列さ
れ、互いにパッケージボディ37を横断するように形成
されている。
【0028】次に、前記インナリード31の下部に絶縁
性の両面接着剤32が塗布されて少なくとも2つの半導
体チップ34が実装される。
【0029】そして、前記インナリード31上に実装さ
れた半導体チップ34の左側上端のパッドとインナリー
ド31を金属線36で傾斜になるようにワイヤボンディ
ングし、半導体チップ34の右側上端のパッドを金属線
36で傾斜になるようにワイヤボンディングする(図1
(B)参照)。
【0030】次に、前記インナリード31と半導体チッ
プ34のボンディングパッドが横方向へワイヤボンディ
ングされた後、ワイヤボンディング部と半導体チップを
保護するためにEMCでモールディングしてパッケージ
ボディ37を形成する。
【0031】図3は、半導体パッケージが印刷回路基板
に実装された状態を示す図面であって、図3(A)は従
来の半導体パッケージの実装図であり、図3(B)はこ
の発明による半導体パッケージの実装図である。図3
(A)は、従来の方法で印刷回路基板50上に半導体パ
ッケージ41が4個実装されたことを示しており、一
方、図3(B)は、この発明に基づいて印刷回路基板5
0上に半導体パッケージ41が2個実装されたことを示
している。従って、この発明に基づいてどの程度印刷回
路基板への実装効率が増大したかを容易に理解できよ
う。
【0032】
【発明の効果】上述したごとく、この発明による積層形
半導体装置の製造方法及びそれによる半導体パッケージ
によれば、1つのパッケージ内に複数個の半導体チップ
を搭載することが可能となるので、大規模の半導体装置
に適合させることができる。さらに、パッケージの密度
向上及び配線距離の短縮による情報の伝達速度が向上す
る。また、印刷回路基板上にランドパターンの数が低減
し、印刷回路基板の設計が簡略化して単一のチップパッ
ケージのモジュール化が可能となる。
【図面の簡単な説明】
【図1】図1(A)及び(B)は、この発明による積層
形半導体装置の製造工程図である。
【図2】この発明による積層形半導体パッケージの断面
図である。
【図3】図3は、半導体パッケージがプリント回路基板
に実装された状態を示す図面であって、図3(A)は従
来の半導体パッケージの実装図であり、図3(B)はこ
の発明による半導体パッケージの実装図である。
【図4】従来の半導体パッケージの一例を示すものであ
って、図4(A)は半導体パッケージの平面図であり、
図4(B)は図4(A)の断面図である。
【図5】従来の半導体パッケージの他の例を示すもので
あって、図5(A)は半導体パッケージの平面図であ
り、図2(B)は図2(A)の断面図である。
【符号の説明】
31 インナリード 32 接着部材 33 リード 34 半導体チップ 35 ボンディングパッド 36 ワイヤ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朴 政 一 大韓民国ソウル市城北区長位3洞270− 37 (58)調査した分野(Int.Cl.6,DB名) H01L 25/04 H01L 25/18 H01L 21/60 H01L 23/50

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】 リードオンチップの方法により半導体チ
    ップを実装している積層形半導体装置の製造方法におい
    て、 逆方向のリードを、インナリード部の長手方向に対して
    直交する方向に部分的に重なるように交互に配列する段
    階と、 インナリードの上部に絶縁接着部材を介して少なくとも
    2つの半導体チップを接着して実装する段階と、 前記半導体チップのボンディングパッドとインナリード
    とを所定の角度で傾斜した金属ワイヤを用いてワイヤボ
    ンディングする段階と、 前記ボンディングされた構造体をエポキシモールドコン
    パウンドでモールディングしてパッケージボディを形成
    する段階とから成ることを特徴とする積層形半導体装置
    の製造方法。
  2. 【請求項2】 TAB方法により半導体チップが実装さ
    れる積層形半導体装置の製造方法において、 絶縁テープ上にインナリードとアウタリードを含む金属
    配線パターンの、逆方向のリードを、インナリード部の
    長手方向に対して直交する方向に部分的に重なるように
    交互に配列する段階と、 インナリードの上部に金属バンプを形成する段階と、 前記金属バンプ上に複数の半導体チップを実装し、前記
    インナリードの上部に形成された金属バンプと半導体チ
    ップのボンディングパッドを熱圧着方法により接着する
    段階と、 半導体チップを保護するために樹脂で封止する段階とか
    ら成ることを特徴とする積層形半導体装置の製造方法。
  3. 【請求項3】 リードフレームのリード上部又は下部に
    接着剤を介して複数の半導体チップが実装され、半導体
    チップのボンディングパットとリードフレームのインナ
    リードがワイヤボンディングされた後、エポキシモール
    ドコンパウンドでモールディングされて形成された半導
    体パッケージにおいて、 逆方向のリードがインナリード部の長手方向に対して直
    交する方向に部分的に重なるように交互に配列され、前
    記リードの下部に接着剤が塗布されて少なくとも2つの
    半導体チップが実装され、前記リードと半導体チップの
    ボンディングパッドは傾斜しているワイヤによってワイ
    ヤボンディングされており、前記ワイヤボンディング部
    と半導体チップを保護するためにモールディングされて
    形成されたことを特徴とする半導体パッケージ。
  4. 【請求項4】 前記各リードと前記半導体チップとの間
    に、絶縁接着剤が少なくとも2ヶ所塗布されたことを特
    徴とする請求項3記載の半導体パッケージ。
  5. 【請求項5】 前記リードは、少なくとも2個ずつ互い
    にインナリード部の長手方向に対して直交する方向に部
    分的に重なるように、方向性が逆のインナリードが交互
    に配列形成されたことを特徴とする請求項3記載の半導
    体パッケージ。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6384333B1 (en) * 1996-05-21 2002-05-07 Micron Technology, Inc. Underfill coating for LOC package
JPH1070230A (ja) * 1996-08-27 1998-03-10 Hitachi Cable Ltd Loc用リードフレーム
JP2954110B2 (ja) * 1997-09-26 1999-09-27 九州日本電気株式会社 Csp型半導体装置及びその製造方法
US5869895A (en) * 1997-12-15 1999-02-09 Micron Technology, Inc. Embedded memory assembly
DE19927747C1 (de) * 1999-06-17 2000-07-06 Siemens Ag Multichipmodul aus einem zusammenhängenden Waferscheibenteil für die LOC-Montage sowie Verfahren zu dessen Herstellung
US20040108580A1 (en) * 2002-12-09 2004-06-10 Advanpack Solutions Pte. Ltd. Leadless semiconductor packaging structure with inverted flip chip and methods of manufacture
TWI237889B (en) * 2004-01-16 2005-08-11 Optimum Care Int Tech Inc Chip leadframe module
KR100819799B1 (ko) * 2005-02-22 2008-04-07 삼성테크윈 주식회사 다열리드형 반도체 패키지 제조 방법
JP4770514B2 (ja) * 2006-02-27 2011-09-14 株式会社デンソー 電子装置
US20080157307A1 (en) * 2006-12-28 2008-07-03 Semiconductor Manufacturing International (Shanghai) Corporation Lead frame
US8174099B2 (en) * 2008-08-13 2012-05-08 Atmel Corporation Leadless package with internally extended package leads

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2582013B2 (ja) * 1991-02-08 1997-02-19 株式会社東芝 樹脂封止型半導体装置及びその製造方法
US5138438A (en) * 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
US5068712A (en) * 1988-09-20 1991-11-26 Hitachi, Ltd. Semiconductor device
US4937656A (en) * 1988-04-22 1990-06-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US5296737A (en) * 1990-09-06 1994-03-22 Hitachi, Ltd. Semiconductor device with a plurality of face to face chips
US5206536A (en) * 1991-01-23 1993-04-27 Texas Instruments, Incorporated Comb insert for semiconductor packaged devices
JPH04340267A (ja) * 1991-05-16 1992-11-26 Sony Corp 半導体装置
JPH04348057A (ja) * 1991-05-25 1992-12-03 Sony Corp 樹脂封止型半導体装置
JP2634516B2 (ja) * 1991-10-15 1997-07-30 三菱電機株式会社 反転型icの製造方法、反転型ic、icモジュール
JP2509422B2 (ja) * 1991-10-30 1996-06-19 三菱電機株式会社 半導体装置及びその製造方法
JPH05299456A (ja) * 1992-04-20 1993-11-12 Toshiba Corp 樹脂封止型半導体装置

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