JPH0425166A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- JPH0425166A JPH0425166A JP2130665A JP13066590A JPH0425166A JP H0425166 A JPH0425166 A JP H0425166A JP 2130665 A JP2130665 A JP 2130665A JP 13066590 A JP13066590 A JP 13066590A JP H0425166 A JPH0425166 A JP H0425166A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 73
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 238000003825 pressing Methods 0.000 claims description 4
- 238000005520 cutting process Methods 0.000 claims 1
- 238000000465 moulding Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 16
- 238000010586 diagram Methods 0.000 description 6
- 239000003292 glue Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 239000004840 adhesive resin Substances 0.000 description 1
- 229920006223 adhesive resin Polymers 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置およびその製造方法、特に回路基板
への半導体チップの実装方法に関するものである。
への半導体チップの実装方法に関するものである。
従来の技術
第３図は半導体チップの実装方法の一つであるフィルム
キャリア実装方式を示したちのある。１は半導体チップ
、２は接続電極、３はバンプ、４はフィルムキャリハ
５はリード、８は回路基板、９は配線電極、１０は保護
樹脂である。半導体チップ１の接続電極上２にバンプ３
を例えばメツキ法で形成し、ポリイミドのガラスエポキ
シ等の有機材料から成るフィルムキャリア上４に極めて
薄い銅箔を形成し、エツチングによってリード５を形成
しく第３図−八）、このリード５の先端部と半導体チッ
プ１に設けられた接続電極２とハンプ３を加圧治具６を
用いて圧接し、接続を行う（第３図−Ｂ）。リード５に
半導体チップ１を接続したフィルムキャリア４は打ち抜
き工程によってリード部５のみを所望の長さに切断し、
同時に所定の形状に成形され（第３図−〇）、半田層７
か形成された回路基板８の配線電極９とリード５を位置
合わせ後、加圧治具６による熱圧着又、はりフローによ
って半田付けされ（第３図−Ｄ）、のちに保護樹脂１０
で封止を行なわれるものであった（第３図−Ｅ）。
キャリア実装方式を示したちのある。１は半導体チップ
、２は接続電極、３はバンプ、４はフィルムキャリハ
５はリード、８は回路基板、９は配線電極、１０は保護
樹脂である。半導体チップ１の接続電極上２にバンプ３
を例えばメツキ法で形成し、ポリイミドのガラスエポキ
シ等の有機材料から成るフィルムキャリア上４に極めて
薄い銅箔を形成し、エツチングによってリード５を形成
しく第３図−八）、このリード５の先端部と半導体チッ
プ１に設けられた接続電極２とハンプ３を加圧治具６を
用いて圧接し、接続を行う（第３図−Ｂ）。リード５に
半導体チップ１を接続したフィルムキャリア４は打ち抜
き工程によってリード部５のみを所望の長さに切断し、
同時に所定の形状に成形され（第３図−〇）、半田層７
か形成された回路基板８の配線電極９とリード５を位置
合わせ後、加圧治具６による熱圧着又、はりフローによ
って半田付けされ（第３図−Ｄ）、のちに保護樹脂１０
で封止を行なわれるものであった（第３図−Ｅ）。
発明が解決しようとする課題
しかしながら従来における半導体装置の製造方法におい
ては近年における電子機器のポケッタブル化とより多機
能・高性能化の要望が富まりっつあり、従って、対応す
べく数多くの半導体チップを高密度に実装する必要性が
今まで以上に不可欠となる。従って、下記における問題
点が生じていた。
ては近年における電子機器のポケッタブル化とより多機
能・高性能化の要望が富まりっつあり、従って、対応す
べく数多くの半導体チップを高密度に実装する必要性が
今まで以上に不可欠となる。従って、下記における問題
点が生じていた。
１）従来、フィルムキャリアで実装される半導体チップ
の回路基板への搭載は１次元的に行われるため回路基板
の有効実装面積には限りかあり、多数の半導体チップの
搭載には限界が生じる。
の回路基板への搭載は１次元的に行われるため回路基板
の有効実装面積には限りかあり、多数の半導体チップの
搭載には限界が生じる。
２）回路基板への半導体チップ搭載数の増大により半導
体チップ間および、外部端子間の配線長が増大し、この
ことによって信号伝搬経路が長くなり信号処理速度の低
下、さらには外界のノイズの影響を受けやすくなり電子
機器の性能が著しく低下する。
体チップ間および、外部端子間の配線長が増大し、この
ことによって信号伝搬経路が長くなり信号処理速度の低
下、さらには外界のノイズの影響を受けやすくなり電子
機器の性能が著しく低下する。
３）異種の半導体チップ（例えば、ＭＯ８型素子、バイ
ポーラ素子、化合物素子等）を回路基板に搭載する際、
の実装が個々に行われるため、異種の半導体チップの利
点を生かした電子機器への搭載が非常に困難となり電子
機器の高性能化の障害となるという問題点を有していた
。
ポーラ素子、化合物素子等）を回路基板に搭載する際、
の実装が個々に行われるため、異種の半導体チップの利
点を生かした電子機器への搭載が非常に困難となり電子
機器の高性能化の障害となるという問題点を有していた
。
本発明はかかる点に鑑み、極めて簡易な構成でかつ、簡
単な方法で半導体チップを回路基板に高密度で実装せし
め、小型・高機能・低コストな電子機器を提供すること
を目的とする。
単な方法で半導体チップを回路基板に高密度で実装せし
め、小型・高機能・低コストな電子機器を提供すること
を目的とする。
課題を解決するための手段
本発明は、」−記の問題点を解決するため、対向する２
辺に接続電極を有する構造の半導体チップ同士を互いに
直交、重ねた状態で位置固定させ、両者の半導体チップ
の接続電極とフィルムキャリアのリードを接続し、半導
体チップの接続電極から導出したリードを回路基板の配
線電極に接続させ両者の半導体チップを回路基板上に搭
載するものである。
辺に接続電極を有する構造の半導体チップ同士を互いに
直交、重ねた状態で位置固定させ、両者の半導体チップ
の接続電極とフィルムキャリアのリードを接続し、半導
体チップの接続電極から導出したリードを回路基板の配
線電極に接続させ両者の半導体チップを回路基板上に搭
載するものである。
作用
本発明は前記した構成により、対向する２辺に接続電極
を有する構造の半導体チップ同士を互いに直交、重ねた
状態で位置固定させ、両者の半導体チップの接続電極と
フィルムキャリアのリードを接続し、リードの導出方向
を４方向にすることで４辺に接続電極を有する構造の半
導体チップとほぼ同じ占を面積でかつ、複数個の半導体
チップを同時に実装出来又、種類が異なる半導体チップ
同士を極めて簡単にモジュール化が可能となり小型・高
機能な電子機器を容易に実現できる。
を有する構造の半導体チップ同士を互いに直交、重ねた
状態で位置固定させ、両者の半導体チップの接続電極と
フィルムキャリアのリードを接続し、リードの導出方向
を４方向にすることで４辺に接続電極を有する構造の半
導体チップとほぼ同じ占を面積でかつ、複数個の半導体
チップを同時に実装出来又、種類が異なる半導体チップ
同士を極めて簡単にモジュール化が可能となり小型・高
機能な電子機器を容易に実現できる。
実施例
本発明における実施例を図面を用いて詳しく説明する。
第１図は本発明における半導体装置の構成図、第２図は
本発明の半導体装置の製造方法を示した工程図である。
本発明の半導体装置の製造方法を示した工程図である。
ａは第１の半導体チップ、ｂは第２の半導体チップ、
１１は接続電極、１２はリード、１３はバンプ、１４は
回路基板、１５は配線電極である。第１図（Ａ）は対向
する２辺に接続電極１１を有した構造の半導体チップａ
、 ｂ同士を互いに直交、積層させてフィルムキャリ
ア実装方式で実装した一実施例である。同図（Ｂ）は同
図（Ａ）Ａ−Ａ’力方向ら見た断面構造図、同図（Ｃ）
は同じく同図（Ａ）をＢ−Ｂ’力方向ら見た断面構造図
である。
回路基板、１５は配線電極である。第１図（Ａ）は対向
する２辺に接続電極１１を有した構造の半導体チップａ
、 ｂ同士を互いに直交、積層させてフィルムキャリ
ア実装方式で実装した一実施例である。同図（Ｂ）は同
図（Ａ）Ａ−Ａ’力方向ら見た断面構造図、同図（Ｃ）
は同じく同図（Ａ）をＢ−Ｂ’力方向ら見た断面構造図
である。
半導体チップａ及び、半導体チップｂは互いに直交した
状態でそれぞれの接続電極１１にリード１２が接合され
、回路基板１３の配線電極１４と接続されており、個々
の半導体チップａ、 ｂの接続電極１１へのり−ド１
２の接合は通常のフィルムテープに４辺に接続電極をを
する構造の半導体チップと同様に個々の半導体チップａ
、 ｂの接続電極１１と相対したり一ド１２を設けた
ものを用いることか出来る。半導体チップａ、 ｂの
接続電極１１とリード１２との接合はバンプ１３を介し
て一括に行われ、回路基板１４の配線電極１５と接続さ
れている。
状態でそれぞれの接続電極１１にリード１２が接合され
、回路基板１３の配線電極１４と接続されており、個々
の半導体チップａ、 ｂの接続電極１１へのり−ド１
２の接合は通常のフィルムテープに４辺に接続電極をを
する構造の半導体チップと同様に個々の半導体チップａ
、 ｂの接続電極１１と相対したり一ド１２を設けた
ものを用いることか出来る。半導体チップａ、 ｂの
接続電極１１とリード１２との接合はバンプ１３を介し
て一括に行われ、回路基板１４の配線電極１５と接続さ
れている。
次に本発明の半導体装置の製造方法について第２図を用
いて説明する。対向する２辺に接続電極を有する半導体
チップａ、 ｂを互いに直交した状態で重ね（第２図
−Ａ）、接着樹脂等により（図示せず）直交させた状態
で重ねて位置固定させる（第２図−Ｂ）。直交させた状
態で重ねて位置固定した半導体チップａ、 ｂの接続
電極１１とフィルムギヤリア１６のり一ド１２とを互い
に位置合わせを行う（第２図−Ｃ）。第２図（Ｄ）と第
２図（Ｅ）はそれぞれ半導体チップａ、 ｂの接続電
極１１とフィルムキャリア１６のり一ド１２との位置合
わせの状態を示したものである。半導体チップａ、
ｂの接続電極１１とフィルムキャリア１６のり一ド１２
との位置合わせ後、加熱した加圧治具１７を用いて半導
体チップａ、 ｂの接続電極１１とフィルムキャリア
１６のリード１２とを熱圧着て接合する（第２図−Ｆ、
Ｇ）。半導体チップａ、 ｂの接続電極１１とフィル
ムキャリア１６のり一ド１２の接合後、フィルムキャリ
ア１Ｇよりリード部１２を打ち抜きと同時に重ね合わさ
れた半導体チップの厚さの相違をなくすように個々の半
導体チップａ、 ｂから導出するり一ド１２を所定の
形状に成形し、回路基板１４の配線電極１５と位置合わ
せし、半田側等によって電気的な接続を行うものである
（第２図−Ｈ，Ｉ）。
いて説明する。対向する２辺に接続電極を有する半導体
チップａ、 ｂを互いに直交した状態で重ね（第２図
−Ａ）、接着樹脂等により（図示せず）直交させた状態
で重ねて位置固定させる（第２図−Ｂ）。直交させた状
態で重ねて位置固定した半導体チップａ、 ｂの接続
電極１１とフィルムギヤリア１６のり一ド１２とを互い
に位置合わせを行う（第２図−Ｃ）。第２図（Ｄ）と第
２図（Ｅ）はそれぞれ半導体チップａ、 ｂの接続電
極１１とフィルムキャリア１６のり一ド１２との位置合
わせの状態を示したものである。半導体チップａ、
ｂの接続電極１１とフィルムキャリア１６のり一ド１２
との位置合わせ後、加熱した加圧治具１７を用いて半導
体チップａ、 ｂの接続電極１１とフィルムキャリア
１６のリード１２とを熱圧着て接合する（第２図−Ｆ、
Ｇ）。半導体チップａ、 ｂの接続電極１１とフィル
ムキャリア１６のり一ド１２の接合後、フィルムキャリ
ア１Ｇよりリード部１２を打ち抜きと同時に重ね合わさ
れた半導体チップの厚さの相違をなくすように個々の半
導体チップａ、 ｂから導出するり一ド１２を所定の
形状に成形し、回路基板１４の配線電極１５と位置合わ
せし、半田側等によって電気的な接続を行うものである
（第２図−Ｈ，Ｉ）。
発明の詳細
な説明したように、本発明によれば、対向する２辺に接
続電極を有する半導体チップを互いに直交した状態で重
ね合わせて積層し、フィルムキャリア実装方式によって
実装することにより極めて高密度な実装が可能となり、
異種の半導体チップ例えば、ＭＯ８型半導体チップとバ
イポーラ型半導体チップを組み合わせたＢＹＣＭＯＳモ
ジュールが極めて容易にかつ、低コストに実現出来、電
子機器の性能を著しく向上することが可能となる。又、
さらにはコンピュータ・メモリカード等情報機器に用い
られるメモリモジュールにおいてメモリチップを本発明
の方法によって実装することにより従来の方法と比較し
２倍メモリチップが実装出来、小型Φ薄型かつ、大容量
なメモリモジュールを実現可能となる。さらには積層化
による一括接続により半導体チップ間の配線長が著しく
短縮出来、信号伝搬効率が向上し信号処理速度の高速化
、外界のノイズの影響に無関係な極めて高性能な電子機
器を低コストで実現することができ、その実用的効果は
極めて大きい。
続電極を有する半導体チップを互いに直交した状態で重
ね合わせて積層し、フィルムキャリア実装方式によって
実装することにより極めて高密度な実装が可能となり、
異種の半導体チップ例えば、ＭＯ８型半導体チップとバ
イポーラ型半導体チップを組み合わせたＢＹＣＭＯＳモ
ジュールが極めて容易にかつ、低コストに実現出来、電
子機器の性能を著しく向上することが可能となる。又、
さらにはコンピュータ・メモリカード等情報機器に用い
られるメモリモジュールにおいてメモリチップを本発明
の方法によって実装することにより従来の方法と比較し
２倍メモリチップが実装出来、小型Φ薄型かつ、大容量
なメモリモジュールを実現可能となる。さらには積層化
による一括接続により半導体チップ間の配線長が著しく
短縮出来、信号伝搬効率が向上し信号処理速度の高速化
、外界のノイズの影響に無関係な極めて高性能な電子機
器を低コストで実現することができ、その実用的効果は
極めて大きい。
第１図（Ａ）〜（Ｃ）は本発明の実施例における半導体
装置の構成斜視及び断面図、第２図（Ａ）〜（Ｉ）は本
発明における半導体装置の製造工程図、第３図（Ａ）〜
（Ｅ）は従来における半導体装置の断面工程図である。 ａ・・・第１の半導体チ、プ、ｂ０９．第２の半導体チ
ップ、 １１・・・接続電極、 １２・・・リード、
１３・・・ノくンプ、１４・・・回路基板、１５・・・
配線電極、１６・・・フィルムキャ リ １７・・・加圧治具。
装置の構成斜視及び断面図、第２図（Ａ）〜（Ｉ）は本
発明における半導体装置の製造工程図、第３図（Ａ）〜
（Ｅ）は従来における半導体装置の断面工程図である。 ａ・・・第１の半導体チ、プ、ｂ０９．第２の半導体チ
ップ、 １１・・・接続電極、 １２・・・リード、
１３・・・ノくンプ、１４・・・回路基板、１５・・・
配線電極、１６・・・フィルムキャ リ １７・・・加圧治具。
Claims (2)
- （１）対向する２辺に接続電極を有する第１の半導体チ
ップと対向する２辺に接続電極を有する第２の半導体チ
ップとを互いに直交させて重ね、前記第１の半導体チッ
プの接続電極と前記第２の半導体チップの接続電極にリ
ード部材が接続され、前記第１および第２の半導体チッ
プの接続電極から導出したリード部材が回路基板の配線
電極へ接続されていることを特徴とする半導体装置。 - （２）対向する２辺に接続電極を有する第１の半導体チ
ップの接続電極にリード部材を圧接、接続する工程と対
向する２辺に接続電極を有する第２の半導体チップを前
記第１の半導体チップとを直交させて重ね、位置固定す
る工程と前記第２の半導体チップの接続電極にリード部
材を圧接、接続する工程と前記第１、第２の半導体チッ
プの接続電極に接続されたリード部材を所望の長さに切
断、成形する工程と前記第１、第２の半導体チップの接
続電極に接続されたリード部材を回路基板の配線電極に
接続する工程から成ることを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130665A JP2682198B2 (ja) | 1990-05-21 | 1990-05-21 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130665A JP2682198B2 (ja) | 1990-05-21 | 1990-05-21 | 半導体装置および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0425166A true JPH0425166A (ja) | 1992-01-28 |
| JP2682198B2 JP2682198B2 (ja) | 1997-11-26 |
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ID=15039685
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2130665A Expired - Fee Related JP2682198B2 (ja) | 1990-05-21 | 1990-05-21 | 半導体装置および半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2682198B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04155954A (ja) * | 1990-10-19 | 1992-05-28 | Nec Kyushu Ltd | 半導体装置 |
| US5721452A (en) * | 1995-08-16 | 1998-02-24 | Micron Technology, Inc. | Angularly offset stacked die multichip device and method of manufacture |
| US5874781A (en) * | 1995-08-16 | 1999-02-23 | Micron Technology, Inc. | Angularly offset stacked die multichip device and method of manufacture |
| US5886412A (en) * | 1995-08-16 | 1999-03-23 | Micron Technology, Inc. | Angularly offset and recessed stacked die multichip device |
| JP2001094227A (ja) * | 1999-09-20 | 2001-04-06 | Shinko Electric Ind Co Ltd | 半導体チップ実装用の配線基板と該基板を用いた半導体チップの実装方法 |
| US6441472B1 (en) | 1999-10-14 | 2002-08-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US6884657B1 (en) | 1995-08-16 | 2005-04-26 | Micron Technology, Inc. | Angularly offset stacked die multichip device and method of manufacture |
-
1990
- 1990-05-21 JP JP2130665A patent/JP2682198B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6884657B1 (en) | 1995-08-16 | 2005-04-26 | Micron Technology, Inc. | Angularly offset stacked die multichip device and method of manufacture |
| JP2001094227A (ja) * | 1999-09-20 | 2001-04-06 | Shinko Electric Ind Co Ltd | 半導体チップ実装用の配線基板と該基板を用いた半導体チップの実装方法 |
| US6441472B1 (en) | 1999-10-14 | 2002-08-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2682198B2 (ja) | 1997-11-26 |
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