JP2010021194A - 積層型半導体装置、及び積層型半導体装置の製造方法 - Google Patents

Abstract

【課題】製造コストを低減でき、かつ高性能な積層型半導体装置、及びその製造方法を提供すること。
【解決手段】第１電極パッド１２が形成された電極形成面を備える第１半導体素子１と、第２電極パッド２２が形成された電極形成面を備え、電極形成面同士を対向させて第１半導体素子１に積層された第２半導体素子２と、第１電極パッド１２に設けられた第１スタッドバンプ１３と、第２電極パッド２２に設けられた第２スタッドバンプ２３と、を有し、第１スタッドバンプ１３及び第２スタッドバンプ２３は、直接或いは配線部である金属配線部１６を介して互いに接続される。
【選択図】 図１

Description

本発明は、半導体素子を積層させて構成された積層型半導体装置、及びその製造方法に関する。

近年、半導体装置の小型化、実装の高密度化を実現するために、ウェハレベルでパッケージングされたウェハレベルパッケージの技術が提案されている。ウェハレベルパッケージについて従来提案されている一般的な製造プロセスは、いずれも多くの工程を要し、またスループットが低く、単価の高い工程を要することが課題となっている。また、従来の製造プロセスにより、互いに電極形成面を対向させて二つの半導体素子をフリップチップ接続する場合、互いの電極形成面同士が近接することにより、両素子間の寄生容量が大きくなる場合がある。さらに、例えば、ウェハレベルパッケージにＭＥＭＳチップをフリップチップ接続させた積層型半導体装置の場合、ウェハに形成された電極とＭＥＭＳの信号線とが近接するために、大きなノイズが生じる場合もある。以上のように、従来の技術によると、製造コストを低減させること、高性能な積層型半導体装置を得ることが困難な場合があるという問題を生じる。

特許第３９７０８４９号明細書

本発明は、製造コストを低減でき、かつ高性能な積層型半導体装置、及びその製造方法を提供することを目的とする。

本願発明の一態様によれば、第１電極パッドが形成された電極形成面を備える第１半導体素子と、第２電極パッドが形成された電極形成面を備え、電極形成面同士を対向させて第１半導体素子に積層された第２半導体素子と、第１電極パッドに設けられた第１スタッドバンプと、第２電極パッドに設けられた第２スタッドバンプと、を有し、第１スタッドバンプ及び第２スタッドバンプは、直接或いは配線部を介して互いに接続されることを特徴とする積層型半導体装置が提供される。

また、本願発明の一態様によれば、第１基板の電極形成面に形成された第１電極パッドに第１スタッドバンプを形成する第１スタッドバンプ形成工程と、第１スタッドバンプの周囲に樹脂層を形成する樹脂層形成工程と、第２基板の電極形成面に形成された第２電極パッドに第２スタッドバンプを形成する第２スタッドバンプ形成工程と、電極形成面同士を対向させて、第１スタッドバンプ及び第２スタッドバンプを直接或いは配線部を介して互いに接続する接続工程と、を含むことを特徴とする積層型半導体装置の製造方法が提供される。

本発明によれば、製造コストを低減でき、かつ高性能な積層型半導体装置を得られるという効果を奏する。

以下に添付図面を参照して、本発明に係る積層型半導体装置及びその製造方法の最良な実施の形態を詳細に説明する。

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る積層型半導体装置の断面構成の模式図である。本実施の形態に係る積層型半導体装置は、第１半導体素子１及び第２半導体素子２を積層させて構成されている。第１半導体素子１は、ウェハレベルパッケージである。第１半導体素子１の第１基板１０は、不図示の回路素子が形成された電極形成面を有する。絶縁層１１は、第１基板１０の電極形成面に設けられている。絶縁層１１は、第１基板１０の回路素子に対応して形成されたコンタクトホールと、コンタクトホール内に形成された導電部とそれらを結線する導電性配線部（いずれも不図示）とを有する。

第１電極パッド１２は、絶縁層１１のうち導電部が形成された部分に設けられている。第１電極パッド１２は、例えばアルミニウムを用いて構成されている。第１スタッドバンプ１３は、第１電極パッド１２に設けられている。第１スタッドバンプ１３は、金を用いて構成された金スタッドバンプである。樹脂層１４は、絶縁層１１上であって、第１電極パッド１２及び第１スタッドバンプ１３の周囲に設けられている。樹脂層１４は、第１スタッドバンプ１３のうち第１電極パッド１２側とは反対側の頂部と略同じ高さにまで形成されている。

金属配線層１６は、金を用いて構成された配線部である。金属配線層１６は、金属薄膜１５を介して、第１スタッドバンプ１３及び樹脂層１４に積層されている。金属配線層１６は、第２スタッドバンプ２３や外部接続用スタッドバンプ２６に接続されている。外部接続用スタッドバンプ２６は、金を用いて構成された金スタッドバンプである。ソルダーレジスト１７は、樹脂層１４上の一部の領域に設けられている。ソルダーレジスト１７は、金属配線層１６の一部を覆うように形成されている。また、樹脂層１４上の領域のうちＭＥＭＳ素子２４に対向する部分にはソルダーレジスト１７が設けられず、ＭＥＭＳ素子２４及び樹脂層１４がアンダーフィル層２５を介して対向している。

第２半導体素子２は、ＭＥＭＳ素子２４を備えるＭＥＭＳチップである。第２半導体素子２の第２基板２０は、必要に応じて回路素子（不図示）が形成された電極形成面を有する。絶縁層２１は、第２基板２０の電極形成面に設けられている。絶縁層２１は、電極とＭＥＭＳ素子２４とを結線する導電性配線部（不図示）と、必要に応じて形成された第２基板２０の回路素子に対応して形成されたコンタクトホールと、コンタクトホール内に形成された導電部と、それらを結線する導電性配線部（いずれも不図示）とを有する。

第２電極パッド２２は、絶縁層２１のうち導電部が形成された部分に設けられている。第２電極パッド２２は、例えばアルミニウムを用いて構成されている。第２スタッドバンプ２３は、第２電極パッド２２に設けられている。第２スタッドバンプ２３は、金を用いて構成された金スタッドバンプである。第２スタッドバンプ２３は、金属配線部１６に接続されている。また、第２基板２０の電極形成面のうち第２電極パッド２２同士の間の領域には、ＭＥＭＳ素子２４が設けられている。ＭＥＭＳ素子２４は、機械要素を用いて構成された構造体であって、機械要素を用いて構成された可動構造と、可動構造を封止する気密封止用ドームとを有する。第２半導体素子２は、電極形成面同士を対向させて第１半導体素子１に積層されている。第１スタッドバンプ１３及び第２スタッドバンプ２３は、金属薄膜１５及び金属配線層１６を介して互いに接続されている。アンダーフィル層２５は、第１半導体素子１及び第２半導体素子２の間に設けられている。

図２−１〜図２−３は、本実施の形態に係る積層型半導体装置を製造する手順を説明するものである。図２−１に示す工程ａでは、第１基板１０の電極形成面上に、絶縁層１１、第１電極パッド１２を形成する。また、第１スタッドバンプ形成工程において、第１電極パッド１２上に第１スタッドバンプ１３を形成する。第１スタッドバンプ１３は、金スタッドバンプであって、超音波接続により第１電極パッド１２上に設けられる。

次に、樹脂層形成工程である工程ｂにおいて、ウェハ全体を樹脂層１４で被覆する。樹脂層１４は、例えば、印刷或いはモールド加工によって熱硬化性樹脂を塗布し、熱硬化性樹脂を硬化させることにより形成する。工程ｃでは、樹脂層１４及び第１スタッドバンプ１３を研削することにより、樹脂層１４の表面に第１スタッドバンプ１３の頂部を露出させる。工程ｄでは、第１スタッドバンプ１３を露出させた樹脂層１４面全体に金属薄膜１５を形成する。金属薄膜１５は、例えば、スパッタリング法により形成する。工程ｅでは、金属薄膜１５上に厚膜レジスト４１を形成し、所望の配線の形状に応じて厚膜レジスト４１をパターニングする。

次に、図２−２に示す工程ｆにおいて、電解金メッキにより金属配線層１６を形成し、工程ｇでは厚膜レジスト４１を除去する。工程ｈでは、金属配線層１６をマスクとして金属薄膜１５をパターニングする。工程ｉでは、樹脂層１４の上にソルダーレジスト１７を形成し、金属配線層１６の一部、及び樹脂層１４の一部が露出するようにソルダーレジスト１７をパターニングする。樹脂層１４を露出させる部分は、フリップチップ接続によりＭＥＭＳ素子２４に対向させる部分である。ソルダーレジスト１７は、主に第１半導体素子１全体を補強する機能を持つ。以上により、ウェハに複数の第１半導体素子１が形成される。

金を用いて金属配線層１６を形成するため、はんだを使用した接続を不要にできる他、金属配線層１６の腐食を防ぐことも可能となる。また、金を用いて金属配線層１６を形成することで、金スタッドバンプである第２スタッドバンプ２３との接続が容易となる。金以外の金属を用いて金属配線層１６を形成する場合、金属配線層１６の表面に金、或いはパラジウムの薄膜を形成することが望ましい。なお、工程ｉによるソルダーレジスト１７の形成は、省略しても良い。

第２スタッドバンプ形成工程である工程ｊでは、第２半導体素子２の第２電極パッド２２に第２スタッドバンプ２３を形成する。第２スタッドバンプ２３は、金スタッドバンプであって、超音波接続を用いて第２電極パッド２２上に設けられる。第２半導体素子２は、第２基板２０の電極形成面上に形成した絶縁層２１上に第２電極パッド２２、ＭＥＭＳ素子２４を形成することにより得られる。ＭＥＭＳ素子２４は、例えば、ポリイミド犠牲層を用いた犠牲層エッチングを施すことにより形成する。

次に、図２−３に示す工程ｋにおいて、第１半導体素子１の金属配線層１６に第２半導体素子２の第２スタッドバンプ２３を超音波接続する。金属配線層１６及び第２スタッドバンプ２３を接続することで、第１半導体素子１及び第２半導体素子２は、互いの電極形成面同士を対向させた状態でフリップチップ接続される。工程ｋは、第１スタッドバンプ１３及び第２スタッドバンプ２３を、金属配線層１６を介して互いに接続する接続工程である。

工程ｌでは、第１半導体素子１及び第２半導体素子２の間にアンダーフィル層２５を形成する。アンダーフィル層２５は、第１半導体素子１及び第２半導体素子２の間にアンダーフィル材を充填させ、アンダーフィル材を硬化させることにより形成する。工程ｍでは、ダイヤモンドブレードにより第１半導体素子１を個片化する。

さらに、金属配線層１６を露出させた部分のうち第２スタッドバンプ２３に接続された部分以外の部分に外部接続用スタッドバンプ２６を形成することにより、図１に示す積層型半導体装置が完成する。本実施の形態に係る積層型半導体装置は、従来技術による場合に比較して、少ない工程により製造することが可能である。また、厚膜メッキ工程を工程ｆの一回のみとすることで、製造コストを低減させることが可能となる。

図３は、上記の手順により製造された積層型半導体装置のうち、第１半導体素子１の平面概略構成を示す。図４は、第２スタッドバンプ２３が形成された第２半導体素子２の平面概略構成を示す。ここで、図３は、図２−２に示した工程ｉにおける構成を用いて表している。ソルダーレジスト開口４２、４３は、上記の工程ｉにおけるソルダーレジスト１７のパターニングにより形成された開口である。このうち、ソルダーレジスト開口４２は、第１半導体素子１に第２半導体素子２をフリップチップ接続した際に、第２半導体素子２に対向する位置に形成されている。

第２半導体素子２に形成される第２スタッドバンプ２３は、第１半導体素子１のうちソルダーレジスト開口４２で露出させた金属配線層１６に対応させて配置されている。ソルダーレジスト開口４２で露出させた金属配線層１６に第２スタッドバンプ２３を接合させることにより、第１半導体素子１及び第２半導体素子２は接続される。

ソルダーレジスト開口４３は、第２半導体素子２に対向する位置以外の位置に形成されている。ソルダーレジスト開口４３内で露出させた金属配線層１６は、外部接続用端子として用いられる。そのうちの一部は、第２スタッドバンプ２３に接続される。その他の一部は、上記の外部接続用スタッドバンプ２６（図１参照）に接続され、ワイヤボンディングによる他の構成との接続に用いられる。

このように、第１半導体素子１のうち第２半導体素子２に対向する部分以外の位置にて金属配線層１６を露出させることにより、外部接続用端子として使用することができる。各第１半導体素子１の構造同士の間には、ダイシングライン４８が形成されている。上記の工程ｍでは、ダイシングライン４８に沿ったブレードにより第１半導体素子１が個片化される。

第１スタッドバンプ１３は、通常、５５μｍ程度の高さで構成されている。第１スタッドバンプ１３の高さの公差や、上記の工程ｃ（図２−１参照）における研削分を考慮しても、第１半導体素子１は、第１スタッドバンプ１３が設けられる部分について、４０〜４５μｍの厚さを確保できる。従来の技術に対して、第１基板１０の電極形成面と金属配線層１６との間隔を十分確保できることにより、第１半導体素子１のうち第１基板１０及び金属配線層１６の間に生じる寄生容量を大幅に低減させることができる。

例えば、ＭＥＭＳ素子２４は、可動構造を形成するための第１ポリイミド犠牲層、及び可動構造の周囲に気密封止用ドームを形成するための第２ポリイミド犠牲層を、それぞれ５μｍ、１０μｍとし、可動構造及び気密封止用ドームの厚みをそれぞれ１μｍ、５μｍと合わせると、約２１μｍの高さになる。金属配線層１６との接続により、第２スタッドバンプ２３が例えば２０μｍ程度にまで押し潰されても、第２スタッドバンプ２３と、厚さ数μｍの金属配線層１６とで、少なくとも約２１μｍの高さは確保される。さらに、ＭＥＭＳ素子２４に対向する部分のソルダーレジスト１７をパターニングにより除去することで、ＭＥＭＳ素子２４を配置するスペースを十分確保できる。

例えば、第２スタッドバンプ２３の高さ２０μｍ、金属配線層１６の厚さ数μｍ、樹脂層１４の厚さ（第１スタッドバンプ１３の高さ）４０〜４５μｍを合わせると、第１半導体素子１の電極形成面と、第２半導体素子２の電極形成面との間隔は、６０μｍ以上確保される。第１半導体素子１の電極形成面と、第２半導体素子２の電極形成面との間隔を十分に確保可能とすることにより、第１半導体素子１及び第２半導体素子２が相互に干渉することによるノイズを低減させることができる。以上により、製造コストを低減でき、かつ高性能な積層型半導体装置を得ることができるという効果を奏する。

（第２の実施の形態）
図５は、本発明の第２の実施の形態に係る積層型半導体装置の断面構成の模式図である。本実施の形態に係る積層型半導体装置は、凹部５２、５３が設けられた樹脂層５１を有することを特徴とする。第１半導体素子５０は、樹脂層５１の形状が異なる他は、上記の第１半導体素子１（図１参照）と同様の構成を有する。樹脂層５１は、ＭＥＭＳ素子２４に対向する位置に設けられた凹部５２と、第１スタッドバンプ１３の位置に設けられた凹部５３とを有する。凹部５２、５３は、いずれも、樹脂層５１のうち絶縁層１１に接する側とは反対側に形成されている。樹脂層５１のうち凹部５２、５３が設けられた部分以外の部分は、第１スタッドバンプ１３の高さよりも厚みを持たせて構成されている。

図６−１〜図６−４は、本実施の形態に係る積層型半導体装置を製造する手順を説明するものである。図６−１に示す工程ａでは、第１基板１０の電極形成面上に、絶縁層１１、第１電極パッド１２を形成し、第１電極パッド１２上に第１スタッドバンプ１３を形成する。次に、工程ｂにおいてウェハ全体を樹脂層５１で被覆する。樹脂層５１は、例えば、印刷或いはモールド加工によって熱硬化性樹脂を塗布し、熱硬化性樹脂を硬化させることにより形成する。

工程ｃでは、樹脂層５１の表面に凹部５２、５３を形成する。凹部５２、５３は、例えば、レーザドリルを用いて樹脂層５１を研削することにより形成する。凹部５２は、フリップチップ接続によりＭＥＭＳ素子２４に対向させる部分に形成する。凹部５３は、第１スタッドバンプ１３が設けられた部分に形成する。第１スタッドバンプ１３の部分の凹部５３は、第１スタッドバンプ１３の頂部及びその近傍の部分が露出するように形成する。工程ｄでは、第１スタッドバンプ１３を露出させた樹脂層５１面全体に金属薄膜１５を形成する。

次に、図６−２に示す工程ｅにおいて、金属薄膜１５上に厚膜レジスト４１を形成し、所望の配線の形状に応じて厚膜レジスト４１をパターニングする。工程ｆでは、電解金メッキにより金属配線層１６を形成し、工程ｇでは厚膜レジスト４１を除去する。工程ｈでは、金属配線層１６をマスクとして金属薄膜１５をパターニングする。

次に、図６−３に示す工程ｉにおいて、樹脂層５１及び金属配線層１６の上にソルダーレジスト１７を形成し、金属配線層１６の一部、及び凹部５２が露出するようにソルダーレジスト１７をパターニングする。以上により、ウェハに複数の第１半導体素子５０が形成される。工程ｊでは、第２半導体素子２の第２電極パッド２２に第２スタッドバンプ２３を形成する。工程ｋでは、第１半導体素子５０及び第２半導体素子２をフリップチップ接続する。

次に、図６−４に示す工程ｌにおいて、第１半導体素子５０及び第２半導体素子２の間にアンダーフィル層２５を形成する。工程ｍでは、ダイヤモンドブレードにより第１半導体素子５０を個片化する。さらに、金属配線部１６を露出させた部分のうち第２スタッドバンプ２３に接続された部分以外の部分に外部接続用スタッドバンプ２６を形成することにより、図５に示す積層型半導体装置が完成する。

本実施の形態に係る積層型半導体装置も、上記第１の実施の形態の場合と同様に、少ない工程により製造可能であって、厚膜メッキ工程を工程ｆの一回のみとすることで、製造コストを低減させることが可能となる。本実施の形態に係る積層型半導体装置は、樹脂層５１のうちＭＥＭＳ素子２４に対向する部分に凹部５２を設けることにより、ＭＥＭＳ素子２４を配置するための十分なスペースを確保することができる。

本実施の形態の場合、樹脂層５１のうち凹部５２、５３を形成する部分以外の部分の厚さは、第１スタッドバンプ１３の高さに依存せず設定可能である。例えば、５５μｍ程度の高さで構成された第１スタッドバンプ１３を用いることで、樹脂層５１のうち凹部５２、５３を形成する部分以外の部分の厚さは５５μｍ以上となる。樹脂層５１の厚さを十分確保することで、第１半導体素子５０のうち第１基板１０及び金属配線層１６の間に生じる寄生容量を低減させることができる。

樹脂層５１のうち凹部５２、５３を形成する部分以外の部分の厚さを５５μｍ以上とすると、金属配線層１６の厚さ数μｍ、及び第２スタッドバンプ２３の高さ２０μｍを合わせて、第１半導体素子５０の電極形成面と、第２半導体素子２の電極形成面との間隔は、７５μｍ以上確保される。第１半導体素子５０の電極形成面と、第２半導体素子２の電極形成面との間隔を十分確保することにより、第１半導体素子５０及び第２半導体素子２が相互に干渉することによるノイズを低減できる。樹脂層５１の厚さは、ノイズへの影響、及び積層型半導体装置全体のサイズに鑑みて適宜設定される。第１スタッドバンプ１３は、適宜コイニングしても良い。第１半導体素子５０の樹脂層５１に形成する凹部５２、５３の数、位置、形状は、積層型半導体装置の構成に応じて適宜決定される。

第１半導体素子５０は、図７に示すように、第２スタッドバンプ２３同士間の領域に対向する位置に第１電極パッド１２及び第１スタッドバンプ１３を設ける構成としても良い。この場合、第１電極パッド１２及び第１スタッドバンプ１３は、凹部５２に形成することが望ましい。凹部５２は、第１スタッドバンプ１３の頂部及びその近傍の部分が露出するように形成する。

また、上記の工程ｅ（図６−２参照）におけるパターニングにより、凹部５２のうち第１スタッドバンプ１３が設けられた部分を含む領域についても厚膜レジスト４１を除去することにより、凹部５２の第１スタッドバンプ１３上に金属薄膜１５及び金属配線層１６を形成する。この場合、樹脂層５１に凹部５２を形成することにより、第２半導体素子２の電極形成面と金属配線層１６との間隔を十分確保できる。これにより、第１半導体素子５０及び第２半導体素子２の間の寄生容量を低減させることができる。

（第３の実施の形態）
図８は、本発明の第３の実施の形態に係る積層型半導体装置の断面構成の模式図である。本実施の形態に係る積層型半導体装置は、モールド加工により形成された樹脂層６１を有することを特徴とする。第１半導体素子６０は、樹脂層６１の形状が異なる他は、上記の第１半導体素子１（図１参照）と同様の構成を有する。樹脂層６１は、ＭＥＭＳ素子２４に対向する位置に設けられた凹部５２と、第１スタッドバンプ１３の位置に設けられた凹部６２とを有する。

図９−１〜図９−４は、本実施の形態に係る積層型半導体装置を製造する手順を説明するものである。図９−１に示す工程ａでは、第１基板１０の電極形成面上に、絶縁層１１、第１電極パッド１２を形成し、第１電極パッド１２上に第１スタッドバンプ１３を形成する。工程ｂでは、第１スタッドバンプ１３にコイニングを施し、第１スタッドバンプ１３の頂部を平坦に成形する。なお、工程ｂは、必要に応じて実施すれば良く、省略しても良い。

工程ｃでは、凹部５２、６２を備える樹脂層６１を形成する。第１スタッドバンプ１３の頂部にモールド金型を押し当てながらモールド加工を施すことにより、所望の位置に凹部５２、６２が設けられた樹脂層６１を形成する。第１スタッドバンプ１３の位置の凹部６２は、第１スタッドバンプ１３の頂部が露出するように形成する。樹脂層６１の成形には、モールド加工にレーザドリルによる加工を併用しても良い。なお、工程ｂのコイニングに代えて、モールド金型を用いた押圧により第１スタッドバンプ１３の頂部を成形することとしても良い。工程ｄでは、第１スタッドバンプ１３を露出させた樹脂層６１面全体に金属薄膜１５を形成する。

次に、図９−２に示す工程ｅにおいて、金属薄膜１５上に厚膜レジスト４１を形成し、所望の配線の形状に応じて厚膜レジスト４１をパターニングする。工程ｆでは、電解金メッキにより金属配線層１６を形成し、工程ｇでは厚膜レジスト４１を除去する。工程ｈでは、金属配線層１６をマスクとして金属薄膜１５をパターニングする。

次に、図９−３に示す工程ｉにおいて、樹脂層６１及び金属配線層１６の上にソルダーレジスト１７を形成し、金属配線層１６の一部、及び凹部５２が露出するようにソルダーレジスト１７をパターニングする。以上により、ウェハに複数の第１半導体素子６０が形成される。工程ｊでは、第２半導体素子２の第２電極パッド２２に第２スタッドバンプ２３を形成する。工程ｋでは、第１半導体素子６０及び第２半導体素子２をフリップチップ接続する。

次に、図９−４に示す工程ｌにおいて、第１半導体素子６０及び第２半導体素子２の間にアンダーフィル層２５を形成する。工程ｍでは、ダイヤモンドブレードにより第１半導体素子６０を個片化する。さらに、金属配線部１６を露出させた部分のうち第２スタッドバンプ２３に接続された部分以外の部分に外部接続用スタッドバンプ２６を形成することにより、図８に示す積層型半導体装置が完成する。

本実施の形態に係る積層型半導体装置も、上記第１の実施の形態の場合と同様に、少ない工程により製造可能であって、厚膜メッキ工程を工程ｆの一回のみとすることで、製造コストを低減させることが可能となる。工程ｂにおける第１スタッドバンプ１３のコイニング分、或いはモールド金型を用いた押圧による圧縮分を考慮しても、第１半導体素子６０は、第１スタッドバンプ１３が設けられる部分について、例えば４０μｍ程度の厚さを確保できる。本実施の形態の場合も、上記第２の実施の形態と同様に、樹脂層６１のうち凹部５２、６２を形成する部分以外の部分の厚さは、第１スタッドバンプ１３の高さに依存せず適宜設定可能である。樹脂層６１の厚さを十分確保することで、第１半導体素子６０のうち第１基板１０及び金属配線層１６の間に生じる寄生容量を低減させることができる。

例えば、樹脂層６１のうち凹部５２、６２を形成する部分以外の部分の厚さを４０μｍ以上とすると、金属配線層１６の厚さ数μｍ、及び第２スタッドバンプ２３の高さ２０μｍを合わせて、第１半導体素子６０の電極形成面と、第２半導体素子２の電極形成面との間隔は、６０μｍ以上確保される。第１半導体素子６０の電極形成面と、第２半導体素子２の電極形成面との間隔を十分確保することにより、第１半導体素子６０及び第２半導体素子２が相互に干渉することによるノイズを低減できる。樹脂層６１の厚さは、ノイズへの影響、及び積層型半導体装置全体のサイズに鑑みて適宜設定される。第１半導体素子６０の樹脂層６１に形成する凹部５２、６２の数、位置、形状は、積層型半導体装置の構成に応じて適宜決定される。

第１半導体素子６０は、図１０に示すように、第２スタッドバンプ２３同士間の領域に対向する位置に第１電極パッド１２及び第１スタッドバンプ１３を設ける構成としても良い。この場合、第１電極パッド１２及び第１スタッドバンプ１３は、凹部５２に形成することが望ましい。凹部５２に設ける第１スタッドバンプ１３は、コイニング或いはモールド金型を用いた押圧により頂部を成形する。凹部５２は、第１スタッドバンプ１３の頂部が露出するように形成する。

また、上記の工程ｅ（図９−２参照）におけるパターニングにより、凹部５２のうち第１スタッドバンプ１３が設けられた部分を含む領域についても厚膜レジスト４１を除去することにより、凹部５２の第１スタッドバンプ１３上に金属薄膜１５及び金属配線層１６を形成する。この場合、樹脂層６１に凹部５２を形成することにより、第２半導体素子２の電極形成面と金属配線層１６との間隔を十分確保できる。これにより、第１半導体素子６０及び第２半導体素子２の間の寄生容量を低減させることができる。

（第４の実施の形態）
図１１は、本発明の第４の実施の形態に係る積層型半導体装置の断面構成の模式図である。本実施の形態に係る積層型半導体装置は、第１スタッドバンプ１３及び第２スタッドバンプ２３が配線部を介さず直接接続されていることを特徴とする。第１半導体素子７０のうち、第２半導体素子２に対向する位置に設けられた第１スタッドバンプ１３は、第２半導体素子２の第２スタッドバンプ２３に対向する位置に設けられる。

樹脂層７１は、第１スタッドバンプ１３のうち第１電極パッド１２側とは反対側の頂部と略同じ高さにまで形成されている。また、樹脂層７１は、ＭＥＭＳ素子２４に対向する位置に設けられた凹部５２を有する。

図１２−１及び図１２−２は、本実施の形態に係る積層型半導体装置を製造する手順を説明するものである。図１２−１に示す工程ａでは、第１基板１０の電極形成面上に、絶縁層１１、第１電極パッド１２を形成し、第１電極パッド１２上に第１スタッドバンプ１３を形成する。工程ｂでは、第１スタッドバンプ１３にコイニングを施し、第１スタッドバンプ１３の頂部を平坦に成形する。なお、工程ｂは、必要に応じて実施すれば良く、省略しても良い。

工程ｃでは、凹部５２を備える樹脂層７１を形成する。第１スタッドバンプ１３の頂部にモールド金型を押し当てながらモールド加工を施すことにより、所望の位置に凹部５２が設けられた樹脂層７１を形成する。樹脂層７１は、第１スタッドバンプ１３の頂部が露出するように形成する。なお、工程ｂのコイニングに代えて、モールド金型を用いた押圧により第１スタッドバンプ１３の頂部を成形することとしても良い。この他、印刷或いはモールド加工によって一定の厚さで樹脂層７１を形成した後、レーザドリルを用いた研削によって凹部５２を形成することとしても良い。また、樹脂層７１の成形には、モールド加工とレーザドリルを用いた加工とを併用しても良い。工程ｄでは、第２半導体素子２の第２電極パッド２２に第２スタッドバンプ２３を形成する。以上により、ウェハに複数の第１半導体素子７０が形成される。

次に、図１２−２に示す工程ｅにおいて、第１半導体素子７０及び第２半導体素子２をフリップチップ接続する。工程ｅは、第１スタッドバンプ１３及び第２スタッドバンプ２３を直接接続する接続工程である。第１スタッドバンプ１３及び第２スタッドバンプ２３が互いに対向するように第１半導体素子７０及び第２半導体素子２を予め設計することで、配線部を介さず第１スタッドバンプ１３及び第２スタッドバンプ２３を直接接続させることができる。

工程ｆでは、第１半導体素子７０及び第２半導体素子２の間にアンダーフィル層２５を形成する。工程ｇでは、ダイヤモンドブレードにより第１半導体素子７０を個片化する。さらに、第２スタッドバンプ２３に接続されていない第１スタッドバンプ１３に外部接続用スタッドバンプ２６を形成することにより、図１１に示す積層型半導体装置が完成する。

図１３は、上記の手順により製造された積層型半導体装置のうち、第１半導体素子７０の平面概略構成を説明するものである。ここで、図１３は、図１２−１に示した工程ｃにおける構成を用いて表している。凹部５２の周囲の第１スタッドバンプ１３は、第２半導体素子２の第２スタッドバンプ２３（図４参照）に対応させて配置されている。第２半導体素子２に対応する位置以外の位置の第１スタッドバンプ１３は、上記の外部接続用スタッドバンプ２６（図１１参照）に接続され、ワイヤボンディングによる他の構成との接続に用いられる。

このように、第１半導体素子７０のうち第２半導体素子２に対向する部分以外の位置に第１スタッドバンプ１３を設けることにより、外部接続用端子として使用することができる。各第１半導体素子７０の構造同士の間には、ダイシングライン４８が形成されている。上記の工程ｇでは、ダイシングライン４８に沿ったブレードにより第１半導体素子７０が個片化される。

本実施の形態に係る積層型半導体装置は、配線部の形成が不要であるため、製造に要する工程をさらに少なくできる。また、厚膜メッキ工程のみならずフォトリソグラフィー工程も不要であるため、さらに製造コストを低減させることもできる。第１スタッドバンプ１３及び第２スタッドバンプ２３を直接接続することにより、第１半導体素子７０及び第２半導体素子２間における寄生容量、寄生抵抗、インダクタンスを大幅に低減させることができる。これにより、さらに高性能な積層型半導体装置を得ることが可能となる。

工程ｂにおける第１スタッドバンプ１３のコイニング分、或いはモールド金型を用いた押圧による圧縮分を考慮しても、第１半導体素子７０は、第１スタッドバンプ１３が設けられる部分について、例えば４０μｍ程度の厚さを確保できる。例えば、第２スタッドバンプ２３の高さ２０μｍ、及び樹脂層７１の厚さ（第１スタッドバンプ１３の高さ）４０μｍを合わせて、第１半導体素子７０の電極形成面と、第２半導体素子２の電極形成面との間隔は、６０μｍ確保される。

第１半導体素子７０の電極形成面と、第２半導体素子２の電極形成面との間隔を十分に確保可能とすることにより、第１半導体素子７０及び第２半導体素子２が相互に干渉することによるノイズを低減させることができる。本実施の形態に係る積層型半導体装置は、樹脂層７１のうちＭＥＭＳ素子２４に対向する部分に凹部５２を設けることにより、ＭＥＭＳ素子２４を配置するための十分なスペースを確保することができる。

本発明の第１の実施の形態に係る積層型半導体装置の断面構成の模式図。 第１の実施の形態に係る積層型半導体装置を製造する手順を説明する図。 第１の実施の形態に係る積層型半導体装置を製造する手順を説明する図。 第１の実施の形態に係る積層型半導体装置を製造する手順を説明する図。 第１半導体素子の平面概略構成を示す図。 第２スタッドバンプが形成された第２半導体素子の平面概略構成を示す図。 本発明の第２の実施の形態に係る積層型半導体装置の断面構成の模式図。 第２の実施の形態に係る積層型半導体装置を製造する手順を説明する図。 第２の実施の形態に係る積層型半導体装置を製造する手順を説明する図。 第２の実施の形態に係る積層型半導体装置を製造する手順を説明する図。 第２の実施の形態に係る積層型半導体装置を製造する手順を説明する図。 第２スタッドバンプ同士間の領域に対向する位置に第１電極パッド及び第１スタッドバンプを設ける構成を示す図。 本発明の第３の実施の形態に係る積層型半導体装置の断面構成の模式図。 第３の実施の形態に係る積層型半導体装置を製造する手順を説明する図。 第３の実施の形態に係る積層型半導体装置を製造する手順を説明する図。 第３の実施の形態に係る積層型半導体装置を製造する手順を説明する図。 第３の実施の形態に係る積層型半導体装置を製造する手順を説明する図。 第２スタッドバンプ同士間の領域に対向する位置に第１電極パッド及び第１スタッドバンプを設ける構成を示す図。 本発明の第４の実施の形態に係る積層型半導体装置の断面構成の模式図。 第４の実施の形態に係る積層型半導体装置を製造する手順を説明する図。 第４の実施の形態に係る積層型半導体装置を製造する手順を説明する図。 第１半導体素子の平面概略構成を示す図。

符号の説明

１、５０、６０、７０ 第１半導体素子、２ 第２半導体素子、１２ 第１電極パッド、１３ 第１スタッドバンプ、１４、５１、６１、７１ 樹脂層、１６ 金属配線層、２２ 第２電極パッド、２３ 第２スタッドバンプ、２４ ＭＥＭＳ素子、５２ 凹部。

Claims (5)

1. 第１電極パッドが形成された電極形成面を備える第１半導体素子と、
   第２電極パッドが形成された電極形成面を備え、前記電極形成面同士を対向させて前記第１半導体素子に積層された第２半導体素子と、
   前記第１電極パッドに設けられた第１スタッドバンプと、
   前記第２電極パッドに設けられた第２スタッドバンプと、を有し、
   前記第１スタッドバンプ及び前記第２スタッドバンプは、直接或いは配線部を介して互いに接続されることを特徴とする積層型半導体装置。
2. 前記第１半導体素子は、前記第１スタッドバンプの周囲に設けられた樹脂層と、前記第１スタッドバンプ及び前記樹脂層に積層された配線部と、を有し、
   前記第２スタッドバンプは、前記配線部に接続されることを特徴とする請求項１に記載の積層型半導体装置。
3. 前記第１半導体素子は、前記第１スタッドバンプの周囲に設けられた樹脂層を有し、
   前記第２半導体素子は、機械要素を用いて構成された構造体を有し、
   前記樹脂層は、前記構造体に対向する位置に設けられた凹部を有することを特徴とする請求項１に記載の積層型半導体装置。
4. 前記第１スタッドバンプ及び前記第２スタッドバンプは、互いに対向する位置に設けられることを特徴とする請求項１に記載の積層型半導体装置。
5. 第１基板の電極形成面に形成された第１電極パッドに第１スタッドバンプを形成する第１スタッドバンプ形成工程と、
   前記第１スタッドバンプの周囲に樹脂層を形成する樹脂層形成工程と、
   第２基板の電極形成面に形成された第２電極パッドに第２スタッドバンプを形成する第２スタッドバンプ形成工程と、
   前記電極形成面同士を対向させて、前記第１スタッドバンプ及び前記第２スタッドバンプを直接或いは配線部を介して互いに接続する接続工程と、を含むことを特徴とする積層型半導体装置の製造方法。

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