JP2010021194A - 積層型半導体装置、及び積層型半導体装置の製造方法 - Google Patents
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Abstract
【課題】製造コストを低減でき、かつ高性能な積層型半導体装置、及びその製造方法を提供すること。
【解決手段】第1電極パッド12が形成された電極形成面を備える第1半導体素子1と、第2電極パッド22が形成された電極形成面を備え、電極形成面同士を対向させて第1半導体素子1に積層された第2半導体素子2と、第1電極パッド12に設けられた第1スタッドバンプ13と、第2電極パッド22に設けられた第2スタッドバンプ23と、を有し、第1スタッドバンプ13及び第2スタッドバンプ23は、直接或いは配線部である金属配線部16を介して互いに接続される。
【選択図】 図1
【解決手段】第1電極パッド12が形成された電極形成面を備える第1半導体素子1と、第2電極パッド22が形成された電極形成面を備え、電極形成面同士を対向させて第1半導体素子1に積層された第2半導体素子2と、第1電極パッド12に設けられた第1スタッドバンプ13と、第2電極パッド22に設けられた第2スタッドバンプ23と、を有し、第1スタッドバンプ13及び第2スタッドバンプ23は、直接或いは配線部である金属配線部16を介して互いに接続される。
【選択図】 図1
Description
本発明は、半導体素子を積層させて構成された積層型半導体装置、及びその製造方法に関する。
近年、半導体装置の小型化、実装の高密度化を実現するために、ウェハレベルでパッケージングされたウェハレベルパッケージの技術が提案されている。ウェハレベルパッケージについて従来提案されている一般的な製造プロセスは、いずれも多くの工程を要し、またスループットが低く、単価の高い工程を要することが課題となっている。また、従来の製造プロセスにより、互いに電極形成面を対向させて二つの半導体素子をフリップチップ接続する場合、互いの電極形成面同士が近接することにより、両素子間の寄生容量が大きくなる場合がある。さらに、例えば、ウェハレベルパッケージにMEMSチップをフリップチップ接続させた積層型半導体装置の場合、ウェハに形成された電極とMEMSの信号線とが近接するために、大きなノイズが生じる場合もある。以上のように、従来の技術によると、製造コストを低減させること、高性能な積層型半導体装置を得ることが困難な場合があるという問題を生じる。
本発明は、製造コストを低減でき、かつ高性能な積層型半導体装置、及びその製造方法を提供することを目的とする。
本願発明の一態様によれば、第1電極パッドが形成された電極形成面を備える第1半導体素子と、第2電極パッドが形成された電極形成面を備え、電極形成面同士を対向させて第1半導体素子に積層された第2半導体素子と、第1電極パッドに設けられた第1スタッドバンプと、第2電極パッドに設けられた第2スタッドバンプと、を有し、第1スタッドバンプ及び第2スタッドバンプは、直接或いは配線部を介して互いに接続されることを特徴とする積層型半導体装置が提供される。
また、本願発明の一態様によれば、第1基板の電極形成面に形成された第1電極パッドに第1スタッドバンプを形成する第1スタッドバンプ形成工程と、第1スタッドバンプの周囲に樹脂層を形成する樹脂層形成工程と、第2基板の電極形成面に形成された第2電極パッドに第2スタッドバンプを形成する第2スタッドバンプ形成工程と、電極形成面同士を対向させて、第1スタッドバンプ及び第2スタッドバンプを直接或いは配線部を介して互いに接続する接続工程と、を含むことを特徴とする積層型半導体装置の製造方法が提供される。
本発明によれば、製造コストを低減でき、かつ高性能な積層型半導体装置を得られるという効果を奏する。
以下に添付図面を参照して、本発明に係る積層型半導体装置及びその製造方法の最良な実施の形態を詳細に説明する。
(第1の実施の形態)
図1は、本発明の第1の実施の形態に係る積層型半導体装置の断面構成の模式図である。本実施の形態に係る積層型半導体装置は、第1半導体素子1及び第2半導体素子2を積層させて構成されている。第1半導体素子1は、ウェハレベルパッケージである。第1半導体素子1の第1基板10は、不図示の回路素子が形成された電極形成面を有する。絶縁層11は、第1基板10の電極形成面に設けられている。絶縁層11は、第1基板10の回路素子に対応して形成されたコンタクトホールと、コンタクトホール内に形成された導電部とそれらを結線する導電性配線部(いずれも不図示)とを有する。
図1は、本発明の第1の実施の形態に係る積層型半導体装置の断面構成の模式図である。本実施の形態に係る積層型半導体装置は、第1半導体素子1及び第2半導体素子2を積層させて構成されている。第1半導体素子1は、ウェハレベルパッケージである。第1半導体素子1の第1基板10は、不図示の回路素子が形成された電極形成面を有する。絶縁層11は、第1基板10の電極形成面に設けられている。絶縁層11は、第1基板10の回路素子に対応して形成されたコンタクトホールと、コンタクトホール内に形成された導電部とそれらを結線する導電性配線部(いずれも不図示)とを有する。
第1電極パッド12は、絶縁層11のうち導電部が形成された部分に設けられている。第1電極パッド12は、例えばアルミニウムを用いて構成されている。第1スタッドバンプ13は、第1電極パッド12に設けられている。第1スタッドバンプ13は、金を用いて構成された金スタッドバンプである。樹脂層14は、絶縁層11上であって、第1電極パッド12及び第1スタッドバンプ13の周囲に設けられている。樹脂層14は、第1スタッドバンプ13のうち第1電極パッド12側とは反対側の頂部と略同じ高さにまで形成されている。
金属配線層16は、金を用いて構成された配線部である。金属配線層16は、金属薄膜15を介して、第1スタッドバンプ13及び樹脂層14に積層されている。金属配線層16は、第2スタッドバンプ23や外部接続用スタッドバンプ26に接続されている。外部接続用スタッドバンプ26は、金を用いて構成された金スタッドバンプである。ソルダーレジスト17は、樹脂層14上の一部の領域に設けられている。ソルダーレジスト17は、金属配線層16の一部を覆うように形成されている。また、樹脂層14上の領域のうちMEMS素子24に対向する部分にはソルダーレジスト17が設けられず、MEMS素子24及び樹脂層14がアンダーフィル層25を介して対向している。
第2半導体素子2は、MEMS素子24を備えるMEMSチップである。第2半導体素子2の第2基板20は、必要に応じて回路素子(不図示)が形成された電極形成面を有する。絶縁層21は、第2基板20の電極形成面に設けられている。絶縁層21は、電極とMEMS素子24とを結線する導電性配線部(不図示)と、必要に応じて形成された第2基板20の回路素子に対応して形成されたコンタクトホールと、コンタクトホール内に形成された導電部と、それらを結線する導電性配線部(いずれも不図示)とを有する。
第2電極パッド22は、絶縁層21のうち導電部が形成された部分に設けられている。第2電極パッド22は、例えばアルミニウムを用いて構成されている。第2スタッドバンプ23は、第2電極パッド22に設けられている。第2スタッドバンプ23は、金を用いて構成された金スタッドバンプである。第2スタッドバンプ23は、金属配線部16に接続されている。また、第2基板20の電極形成面のうち第2電極パッド22同士の間の領域には、MEMS素子24が設けられている。MEMS素子24は、機械要素を用いて構成された構造体であって、機械要素を用いて構成された可動構造と、可動構造を封止する気密封止用ドームとを有する。第2半導体素子2は、電極形成面同士を対向させて第1半導体素子1に積層されている。第1スタッドバンプ13及び第2スタッドバンプ23は、金属薄膜15及び金属配線層16を介して互いに接続されている。アンダーフィル層25は、第1半導体素子1及び第2半導体素子2の間に設けられている。
図2−1〜図2−3は、本実施の形態に係る積層型半導体装置を製造する手順を説明するものである。図2−1に示す工程aでは、第1基板10の電極形成面上に、絶縁層11、第1電極パッド12を形成する。また、第1スタッドバンプ形成工程において、第1電極パッド12上に第1スタッドバンプ13を形成する。第1スタッドバンプ13は、金スタッドバンプであって、超音波接続により第1電極パッド12上に設けられる。
次に、樹脂層形成工程である工程bにおいて、ウェハ全体を樹脂層14で被覆する。樹脂層14は、例えば、印刷或いはモールド加工によって熱硬化性樹脂を塗布し、熱硬化性樹脂を硬化させることにより形成する。工程cでは、樹脂層14及び第1スタッドバンプ13を研削することにより、樹脂層14の表面に第1スタッドバンプ13の頂部を露出させる。工程dでは、第1スタッドバンプ13を露出させた樹脂層14面全体に金属薄膜15を形成する。金属薄膜15は、例えば、スパッタリング法により形成する。工程eでは、金属薄膜15上に厚膜レジスト41を形成し、所望の配線の形状に応じて厚膜レジスト41をパターニングする。
次に、図2−2に示す工程fにおいて、電解金メッキにより金属配線層16を形成し、工程gでは厚膜レジスト41を除去する。工程hでは、金属配線層16をマスクとして金属薄膜15をパターニングする。工程iでは、樹脂層14の上にソルダーレジスト17を形成し、金属配線層16の一部、及び樹脂層14の一部が露出するようにソルダーレジスト17をパターニングする。樹脂層14を露出させる部分は、フリップチップ接続によりMEMS素子24に対向させる部分である。ソルダーレジスト17は、主に第1半導体素子1全体を補強する機能を持つ。以上により、ウェハに複数の第1半導体素子1が形成される。
金を用いて金属配線層16を形成するため、はんだを使用した接続を不要にできる他、金属配線層16の腐食を防ぐことも可能となる。また、金を用いて金属配線層16を形成することで、金スタッドバンプである第2スタッドバンプ23との接続が容易となる。金以外の金属を用いて金属配線層16を形成する場合、金属配線層16の表面に金、或いはパラジウムの薄膜を形成することが望ましい。なお、工程iによるソルダーレジスト17の形成は、省略しても良い。
第2スタッドバンプ形成工程である工程jでは、第2半導体素子2の第2電極パッド22に第2スタッドバンプ23を形成する。第2スタッドバンプ23は、金スタッドバンプであって、超音波接続を用いて第2電極パッド22上に設けられる。第2半導体素子2は、第2基板20の電極形成面上に形成した絶縁層21上に第2電極パッド22、MEMS素子24を形成することにより得られる。MEMS素子24は、例えば、ポリイミド犠牲層を用いた犠牲層エッチングを施すことにより形成する。
次に、図2−3に示す工程kにおいて、第1半導体素子1の金属配線層16に第2半導体素子2の第2スタッドバンプ23を超音波接続する。金属配線層16及び第2スタッドバンプ23を接続することで、第1半導体素子1及び第2半導体素子2は、互いの電極形成面同士を対向させた状態でフリップチップ接続される。工程kは、第1スタッドバンプ13及び第2スタッドバンプ23を、金属配線層16を介して互いに接続する接続工程である。
工程lでは、第1半導体素子1及び第2半導体素子2の間にアンダーフィル層25を形成する。アンダーフィル層25は、第1半導体素子1及び第2半導体素子2の間にアンダーフィル材を充填させ、アンダーフィル材を硬化させることにより形成する。工程mでは、ダイヤモンドブレードにより第1半導体素子1を個片化する。
さらに、金属配線層16を露出させた部分のうち第2スタッドバンプ23に接続された部分以外の部分に外部接続用スタッドバンプ26を形成することにより、図1に示す積層型半導体装置が完成する。本実施の形態に係る積層型半導体装置は、従来技術による場合に比較して、少ない工程により製造することが可能である。また、厚膜メッキ工程を工程fの一回のみとすることで、製造コストを低減させることが可能となる。
図3は、上記の手順により製造された積層型半導体装置のうち、第1半導体素子1の平面概略構成を示す。図4は、第2スタッドバンプ23が形成された第2半導体素子2の平面概略構成を示す。ここで、図3は、図2−2に示した工程iにおける構成を用いて表している。ソルダーレジスト開口42、43は、上記の工程iにおけるソルダーレジスト17のパターニングにより形成された開口である。このうち、ソルダーレジスト開口42は、第1半導体素子1に第2半導体素子2をフリップチップ接続した際に、第2半導体素子2に対向する位置に形成されている。
第2半導体素子2に形成される第2スタッドバンプ23は、第1半導体素子1のうちソルダーレジスト開口42で露出させた金属配線層16に対応させて配置されている。ソルダーレジスト開口42で露出させた金属配線層16に第2スタッドバンプ23を接合させることにより、第1半導体素子1及び第2半導体素子2は接続される。
ソルダーレジスト開口43は、第2半導体素子2に対向する位置以外の位置に形成されている。ソルダーレジスト開口43内で露出させた金属配線層16は、外部接続用端子として用いられる。そのうちの一部は、第2スタッドバンプ23に接続される。その他の一部は、上記の外部接続用スタッドバンプ26(図1参照)に接続され、ワイヤボンディングによる他の構成との接続に用いられる。
このように、第1半導体素子1のうち第2半導体素子2に対向する部分以外の位置にて金属配線層16を露出させることにより、外部接続用端子として使用することができる。各第1半導体素子1の構造同士の間には、ダイシングライン48が形成されている。上記の工程mでは、ダイシングライン48に沿ったブレードにより第1半導体素子1が個片化される。
第1スタッドバンプ13は、通常、55μm程度の高さで構成されている。第1スタッドバンプ13の高さの公差や、上記の工程c(図2−1参照)における研削分を考慮しても、第1半導体素子1は、第1スタッドバンプ13が設けられる部分について、40〜45μmの厚さを確保できる。従来の技術に対して、第1基板10の電極形成面と金属配線層16との間隔を十分確保できることにより、第1半導体素子1のうち第1基板10及び金属配線層16の間に生じる寄生容量を大幅に低減させることができる。
例えば、MEMS素子24は、可動構造を形成するための第1ポリイミド犠牲層、及び可動構造の周囲に気密封止用ドームを形成するための第2ポリイミド犠牲層を、それぞれ5μm、10μmとし、可動構造及び気密封止用ドームの厚みをそれぞれ1μm、5μmと合わせると、約21μmの高さになる。金属配線層16との接続により、第2スタッドバンプ23が例えば20μm程度にまで押し潰されても、第2スタッドバンプ23と、厚さ数μmの金属配線層16とで、少なくとも約21μmの高さは確保される。さらに、MEMS素子24に対向する部分のソルダーレジスト17をパターニングにより除去することで、MEMS素子24を配置するスペースを十分確保できる。
例えば、第2スタッドバンプ23の高さ20μm、金属配線層16の厚さ数μm、樹脂層14の厚さ(第1スタッドバンプ13の高さ)40〜45μmを合わせると、第1半導体素子1の電極形成面と、第2半導体素子2の電極形成面との間隔は、60μm以上確保される。第1半導体素子1の電極形成面と、第2半導体素子2の電極形成面との間隔を十分に確保可能とすることにより、第1半導体素子1及び第2半導体素子2が相互に干渉することによるノイズを低減させることができる。以上により、製造コストを低減でき、かつ高性能な積層型半導体装置を得ることができるという効果を奏する。
(第2の実施の形態)
図5は、本発明の第2の実施の形態に係る積層型半導体装置の断面構成の模式図である。本実施の形態に係る積層型半導体装置は、凹部52、53が設けられた樹脂層51を有することを特徴とする。第1半導体素子50は、樹脂層51の形状が異なる他は、上記の第1半導体素子1(図1参照)と同様の構成を有する。樹脂層51は、MEMS素子24に対向する位置に設けられた凹部52と、第1スタッドバンプ13の位置に設けられた凹部53とを有する。凹部52、53は、いずれも、樹脂層51のうち絶縁層11に接する側とは反対側に形成されている。樹脂層51のうち凹部52、53が設けられた部分以外の部分は、第1スタッドバンプ13の高さよりも厚みを持たせて構成されている。
図5は、本発明の第2の実施の形態に係る積層型半導体装置の断面構成の模式図である。本実施の形態に係る積層型半導体装置は、凹部52、53が設けられた樹脂層51を有することを特徴とする。第1半導体素子50は、樹脂層51の形状が異なる他は、上記の第1半導体素子1(図1参照)と同様の構成を有する。樹脂層51は、MEMS素子24に対向する位置に設けられた凹部52と、第1スタッドバンプ13の位置に設けられた凹部53とを有する。凹部52、53は、いずれも、樹脂層51のうち絶縁層11に接する側とは反対側に形成されている。樹脂層51のうち凹部52、53が設けられた部分以外の部分は、第1スタッドバンプ13の高さよりも厚みを持たせて構成されている。
図6−1〜図6−4は、本実施の形態に係る積層型半導体装置を製造する手順を説明するものである。図6−1に示す工程aでは、第1基板10の電極形成面上に、絶縁層11、第1電極パッド12を形成し、第1電極パッド12上に第1スタッドバンプ13を形成する。次に、工程bにおいてウェハ全体を樹脂層51で被覆する。樹脂層51は、例えば、印刷或いはモールド加工によって熱硬化性樹脂を塗布し、熱硬化性樹脂を硬化させることにより形成する。
工程cでは、樹脂層51の表面に凹部52、53を形成する。凹部52、53は、例えば、レーザドリルを用いて樹脂層51を研削することにより形成する。凹部52は、フリップチップ接続によりMEMS素子24に対向させる部分に形成する。凹部53は、第1スタッドバンプ13が設けられた部分に形成する。第1スタッドバンプ13の部分の凹部53は、第1スタッドバンプ13の頂部及びその近傍の部分が露出するように形成する。工程dでは、第1スタッドバンプ13を露出させた樹脂層51面全体に金属薄膜15を形成する。
次に、図6−2に示す工程eにおいて、金属薄膜15上に厚膜レジスト41を形成し、所望の配線の形状に応じて厚膜レジスト41をパターニングする。工程fでは、電解金メッキにより金属配線層16を形成し、工程gでは厚膜レジスト41を除去する。工程hでは、金属配線層16をマスクとして金属薄膜15をパターニングする。
次に、図6−3に示す工程iにおいて、樹脂層51及び金属配線層16の上にソルダーレジスト17を形成し、金属配線層16の一部、及び凹部52が露出するようにソルダーレジスト17をパターニングする。以上により、ウェハに複数の第1半導体素子50が形成される。工程jでは、第2半導体素子2の第2電極パッド22に第2スタッドバンプ23を形成する。工程kでは、第1半導体素子50及び第2半導体素子2をフリップチップ接続する。
次に、図6−4に示す工程lにおいて、第1半導体素子50及び第2半導体素子2の間にアンダーフィル層25を形成する。工程mでは、ダイヤモンドブレードにより第1半導体素子50を個片化する。さらに、金属配線部16を露出させた部分のうち第2スタッドバンプ23に接続された部分以外の部分に外部接続用スタッドバンプ26を形成することにより、図5に示す積層型半導体装置が完成する。
本実施の形態に係る積層型半導体装置も、上記第1の実施の形態の場合と同様に、少ない工程により製造可能であって、厚膜メッキ工程を工程fの一回のみとすることで、製造コストを低減させることが可能となる。本実施の形態に係る積層型半導体装置は、樹脂層51のうちMEMS素子24に対向する部分に凹部52を設けることにより、MEMS素子24を配置するための十分なスペースを確保することができる。
本実施の形態の場合、樹脂層51のうち凹部52、53を形成する部分以外の部分の厚さは、第1スタッドバンプ13の高さに依存せず設定可能である。例えば、55μm程度の高さで構成された第1スタッドバンプ13を用いることで、樹脂層51のうち凹部52、53を形成する部分以外の部分の厚さは55μm以上となる。樹脂層51の厚さを十分確保することで、第1半導体素子50のうち第1基板10及び金属配線層16の間に生じる寄生容量を低減させることができる。
樹脂層51のうち凹部52、53を形成する部分以外の部分の厚さを55μm以上とすると、金属配線層16の厚さ数μm、及び第2スタッドバンプ23の高さ20μmを合わせて、第1半導体素子50の電極形成面と、第2半導体素子2の電極形成面との間隔は、75μm以上確保される。第1半導体素子50の電極形成面と、第2半導体素子2の電極形成面との間隔を十分確保することにより、第1半導体素子50及び第2半導体素子2が相互に干渉することによるノイズを低減できる。樹脂層51の厚さは、ノイズへの影響、及び積層型半導体装置全体のサイズに鑑みて適宜設定される。第1スタッドバンプ13は、適宜コイニングしても良い。第1半導体素子50の樹脂層51に形成する凹部52、53の数、位置、形状は、積層型半導体装置の構成に応じて適宜決定される。
第1半導体素子50は、図7に示すように、第2スタッドバンプ23同士間の領域に対向する位置に第1電極パッド12及び第1スタッドバンプ13を設ける構成としても良い。この場合、第1電極パッド12及び第1スタッドバンプ13は、凹部52に形成することが望ましい。凹部52は、第1スタッドバンプ13の頂部及びその近傍の部分が露出するように形成する。
また、上記の工程e(図6−2参照)におけるパターニングにより、凹部52のうち第1スタッドバンプ13が設けられた部分を含む領域についても厚膜レジスト41を除去することにより、凹部52の第1スタッドバンプ13上に金属薄膜15及び金属配線層16を形成する。この場合、樹脂層51に凹部52を形成することにより、第2半導体素子2の電極形成面と金属配線層16との間隔を十分確保できる。これにより、第1半導体素子50及び第2半導体素子2の間の寄生容量を低減させることができる。
(第3の実施の形態)
図8は、本発明の第3の実施の形態に係る積層型半導体装置の断面構成の模式図である。本実施の形態に係る積層型半導体装置は、モールド加工により形成された樹脂層61を有することを特徴とする。第1半導体素子60は、樹脂層61の形状が異なる他は、上記の第1半導体素子1(図1参照)と同様の構成を有する。樹脂層61は、MEMS素子24に対向する位置に設けられた凹部52と、第1スタッドバンプ13の位置に設けられた凹部62とを有する。
図8は、本発明の第3の実施の形態に係る積層型半導体装置の断面構成の模式図である。本実施の形態に係る積層型半導体装置は、モールド加工により形成された樹脂層61を有することを特徴とする。第1半導体素子60は、樹脂層61の形状が異なる他は、上記の第1半導体素子1(図1参照)と同様の構成を有する。樹脂層61は、MEMS素子24に対向する位置に設けられた凹部52と、第1スタッドバンプ13の位置に設けられた凹部62とを有する。
図9−1〜図9−4は、本実施の形態に係る積層型半導体装置を製造する手順を説明するものである。図9−1に示す工程aでは、第1基板10の電極形成面上に、絶縁層11、第1電極パッド12を形成し、第1電極パッド12上に第1スタッドバンプ13を形成する。工程bでは、第1スタッドバンプ13にコイニングを施し、第1スタッドバンプ13の頂部を平坦に成形する。なお、工程bは、必要に応じて実施すれば良く、省略しても良い。
工程cでは、凹部52、62を備える樹脂層61を形成する。第1スタッドバンプ13の頂部にモールド金型を押し当てながらモールド加工を施すことにより、所望の位置に凹部52、62が設けられた樹脂層61を形成する。第1スタッドバンプ13の位置の凹部62は、第1スタッドバンプ13の頂部が露出するように形成する。樹脂層61の成形には、モールド加工にレーザドリルによる加工を併用しても良い。なお、工程bのコイニングに代えて、モールド金型を用いた押圧により第1スタッドバンプ13の頂部を成形することとしても良い。工程dでは、第1スタッドバンプ13を露出させた樹脂層61面全体に金属薄膜15を形成する。
次に、図9−2に示す工程eにおいて、金属薄膜15上に厚膜レジスト41を形成し、所望の配線の形状に応じて厚膜レジスト41をパターニングする。工程fでは、電解金メッキにより金属配線層16を形成し、工程gでは厚膜レジスト41を除去する。工程hでは、金属配線層16をマスクとして金属薄膜15をパターニングする。
次に、図9−3に示す工程iにおいて、樹脂層61及び金属配線層16の上にソルダーレジスト17を形成し、金属配線層16の一部、及び凹部52が露出するようにソルダーレジスト17をパターニングする。以上により、ウェハに複数の第1半導体素子60が形成される。工程jでは、第2半導体素子2の第2電極パッド22に第2スタッドバンプ23を形成する。工程kでは、第1半導体素子60及び第2半導体素子2をフリップチップ接続する。
次に、図9−4に示す工程lにおいて、第1半導体素子60及び第2半導体素子2の間にアンダーフィル層25を形成する。工程mでは、ダイヤモンドブレードにより第1半導体素子60を個片化する。さらに、金属配線部16を露出させた部分のうち第2スタッドバンプ23に接続された部分以外の部分に外部接続用スタッドバンプ26を形成することにより、図8に示す積層型半導体装置が完成する。
本実施の形態に係る積層型半導体装置も、上記第1の実施の形態の場合と同様に、少ない工程により製造可能であって、厚膜メッキ工程を工程fの一回のみとすることで、製造コストを低減させることが可能となる。工程bにおける第1スタッドバンプ13のコイニング分、或いはモールド金型を用いた押圧による圧縮分を考慮しても、第1半導体素子60は、第1スタッドバンプ13が設けられる部分について、例えば40μm程度の厚さを確保できる。本実施の形態の場合も、上記第2の実施の形態と同様に、樹脂層61のうち凹部52、62を形成する部分以外の部分の厚さは、第1スタッドバンプ13の高さに依存せず適宜設定可能である。樹脂層61の厚さを十分確保することで、第1半導体素子60のうち第1基板10及び金属配線層16の間に生じる寄生容量を低減させることができる。
例えば、樹脂層61のうち凹部52、62を形成する部分以外の部分の厚さを40μm以上とすると、金属配線層16の厚さ数μm、及び第2スタッドバンプ23の高さ20μmを合わせて、第1半導体素子60の電極形成面と、第2半導体素子2の電極形成面との間隔は、60μm以上確保される。第1半導体素子60の電極形成面と、第2半導体素子2の電極形成面との間隔を十分確保することにより、第1半導体素子60及び第2半導体素子2が相互に干渉することによるノイズを低減できる。樹脂層61の厚さは、ノイズへの影響、及び積層型半導体装置全体のサイズに鑑みて適宜設定される。第1半導体素子60の樹脂層61に形成する凹部52、62の数、位置、形状は、積層型半導体装置の構成に応じて適宜決定される。
第1半導体素子60は、図10に示すように、第2スタッドバンプ23同士間の領域に対向する位置に第1電極パッド12及び第1スタッドバンプ13を設ける構成としても良い。この場合、第1電極パッド12及び第1スタッドバンプ13は、凹部52に形成することが望ましい。凹部52に設ける第1スタッドバンプ13は、コイニング或いはモールド金型を用いた押圧により頂部を成形する。凹部52は、第1スタッドバンプ13の頂部が露出するように形成する。
また、上記の工程e(図9−2参照)におけるパターニングにより、凹部52のうち第1スタッドバンプ13が設けられた部分を含む領域についても厚膜レジスト41を除去することにより、凹部52の第1スタッドバンプ13上に金属薄膜15及び金属配線層16を形成する。この場合、樹脂層61に凹部52を形成することにより、第2半導体素子2の電極形成面と金属配線層16との間隔を十分確保できる。これにより、第1半導体素子60及び第2半導体素子2の間の寄生容量を低減させることができる。
(第4の実施の形態)
図11は、本発明の第4の実施の形態に係る積層型半導体装置の断面構成の模式図である。本実施の形態に係る積層型半導体装置は、第1スタッドバンプ13及び第2スタッドバンプ23が配線部を介さず直接接続されていることを特徴とする。第1半導体素子70のうち、第2半導体素子2に対向する位置に設けられた第1スタッドバンプ13は、第2半導体素子2の第2スタッドバンプ23に対向する位置に設けられる。
図11は、本発明の第4の実施の形態に係る積層型半導体装置の断面構成の模式図である。本実施の形態に係る積層型半導体装置は、第1スタッドバンプ13及び第2スタッドバンプ23が配線部を介さず直接接続されていることを特徴とする。第1半導体素子70のうち、第2半導体素子2に対向する位置に設けられた第1スタッドバンプ13は、第2半導体素子2の第2スタッドバンプ23に対向する位置に設けられる。
樹脂層71は、第1スタッドバンプ13のうち第1電極パッド12側とは反対側の頂部と略同じ高さにまで形成されている。また、樹脂層71は、MEMS素子24に対向する位置に設けられた凹部52を有する。
図12−1及び図12−2は、本実施の形態に係る積層型半導体装置を製造する手順を説明するものである。図12−1に示す工程aでは、第1基板10の電極形成面上に、絶縁層11、第1電極パッド12を形成し、第1電極パッド12上に第1スタッドバンプ13を形成する。工程bでは、第1スタッドバンプ13にコイニングを施し、第1スタッドバンプ13の頂部を平坦に成形する。なお、工程bは、必要に応じて実施すれば良く、省略しても良い。
工程cでは、凹部52を備える樹脂層71を形成する。第1スタッドバンプ13の頂部にモールド金型を押し当てながらモールド加工を施すことにより、所望の位置に凹部52が設けられた樹脂層71を形成する。樹脂層71は、第1スタッドバンプ13の頂部が露出するように形成する。なお、工程bのコイニングに代えて、モールド金型を用いた押圧により第1スタッドバンプ13の頂部を成形することとしても良い。この他、印刷或いはモールド加工によって一定の厚さで樹脂層71を形成した後、レーザドリルを用いた研削によって凹部52を形成することとしても良い。また、樹脂層71の成形には、モールド加工とレーザドリルを用いた加工とを併用しても良い。工程dでは、第2半導体素子2の第2電極パッド22に第2スタッドバンプ23を形成する。以上により、ウェハに複数の第1半導体素子70が形成される。
次に、図12−2に示す工程eにおいて、第1半導体素子70及び第2半導体素子2をフリップチップ接続する。工程eは、第1スタッドバンプ13及び第2スタッドバンプ23を直接接続する接続工程である。第1スタッドバンプ13及び第2スタッドバンプ23が互いに対向するように第1半導体素子70及び第2半導体素子2を予め設計することで、配線部を介さず第1スタッドバンプ13及び第2スタッドバンプ23を直接接続させることができる。
工程fでは、第1半導体素子70及び第2半導体素子2の間にアンダーフィル層25を形成する。工程gでは、ダイヤモンドブレードにより第1半導体素子70を個片化する。さらに、第2スタッドバンプ23に接続されていない第1スタッドバンプ13に外部接続用スタッドバンプ26を形成することにより、図11に示す積層型半導体装置が完成する。
図13は、上記の手順により製造された積層型半導体装置のうち、第1半導体素子70の平面概略構成を説明するものである。ここで、図13は、図12−1に示した工程cにおける構成を用いて表している。凹部52の周囲の第1スタッドバンプ13は、第2半導体素子2の第2スタッドバンプ23(図4参照)に対応させて配置されている。第2半導体素子2に対応する位置以外の位置の第1スタッドバンプ13は、上記の外部接続用スタッドバンプ26(図11参照)に接続され、ワイヤボンディングによる他の構成との接続に用いられる。
このように、第1半導体素子70のうち第2半導体素子2に対向する部分以外の位置に第1スタッドバンプ13を設けることにより、外部接続用端子として使用することができる。各第1半導体素子70の構造同士の間には、ダイシングライン48が形成されている。上記の工程gでは、ダイシングライン48に沿ったブレードにより第1半導体素子70が個片化される。
本実施の形態に係る積層型半導体装置は、配線部の形成が不要であるため、製造に要する工程をさらに少なくできる。また、厚膜メッキ工程のみならずフォトリソグラフィー工程も不要であるため、さらに製造コストを低減させることもできる。第1スタッドバンプ13及び第2スタッドバンプ23を直接接続することにより、第1半導体素子70及び第2半導体素子2間における寄生容量、寄生抵抗、インダクタンスを大幅に低減させることができる。これにより、さらに高性能な積層型半導体装置を得ることが可能となる。
工程bにおける第1スタッドバンプ13のコイニング分、或いはモールド金型を用いた押圧による圧縮分を考慮しても、第1半導体素子70は、第1スタッドバンプ13が設けられる部分について、例えば40μm程度の厚さを確保できる。例えば、第2スタッドバンプ23の高さ20μm、及び樹脂層71の厚さ(第1スタッドバンプ13の高さ)40μmを合わせて、第1半導体素子70の電極形成面と、第2半導体素子2の電極形成面との間隔は、60μm確保される。
第1半導体素子70の電極形成面と、第2半導体素子2の電極形成面との間隔を十分に確保可能とすることにより、第1半導体素子70及び第2半導体素子2が相互に干渉することによるノイズを低減させることができる。本実施の形態に係る積層型半導体装置は、樹脂層71のうちMEMS素子24に対向する部分に凹部52を設けることにより、MEMS素子24を配置するための十分なスペースを確保することができる。
1、50、60、70 第1半導体素子、2 第2半導体素子、12 第1電極パッド、13 第1スタッドバンプ、14、51、61、71 樹脂層、16 金属配線層、22 第2電極パッド、23 第2スタッドバンプ、24 MEMS素子、52 凹部。
Claims (5)
- 第1電極パッドが形成された電極形成面を備える第1半導体素子と、
第2電極パッドが形成された電極形成面を備え、前記電極形成面同士を対向させて前記第1半導体素子に積層された第2半導体素子と、
前記第1電極パッドに設けられた第1スタッドバンプと、
前記第2電極パッドに設けられた第2スタッドバンプと、を有し、
前記第1スタッドバンプ及び前記第2スタッドバンプは、直接或いは配線部を介して互いに接続されることを特徴とする積層型半導体装置。 - 前記第1半導体素子は、前記第1スタッドバンプの周囲に設けられた樹脂層と、前記第1スタッドバンプ及び前記樹脂層に積層された配線部と、を有し、
前記第2スタッドバンプは、前記配線部に接続されることを特徴とする請求項1に記載の積層型半導体装置。 - 前記第1半導体素子は、前記第1スタッドバンプの周囲に設けられた樹脂層を有し、
前記第2半導体素子は、機械要素を用いて構成された構造体を有し、
前記樹脂層は、前記構造体に対向する位置に設けられた凹部を有することを特徴とする請求項1に記載の積層型半導体装置。 - 前記第1スタッドバンプ及び前記第2スタッドバンプは、互いに対向する位置に設けられることを特徴とする請求項1に記載の積層型半導体装置。
- 第1基板の電極形成面に形成された第1電極パッドに第1スタッドバンプを形成する第1スタッドバンプ形成工程と、
前記第1スタッドバンプの周囲に樹脂層を形成する樹脂層形成工程と、
第2基板の電極形成面に形成された第2電極パッドに第2スタッドバンプを形成する第2スタッドバンプ形成工程と、
前記電極形成面同士を対向させて、前記第1スタッドバンプ及び前記第2スタッドバンプを直接或いは配線部を介して互いに接続する接続工程と、を含むことを特徴とする積層型半導体装置の製造方法。
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JP2012004506A (ja) * | 2010-06-21 | 2012-01-05 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
CN103426870A (zh) * | 2012-05-16 | 2013-12-04 | 矽品精密工业股份有限公司 | 半导体封装件及其制法 |
JP2015005759A (ja) * | 2014-07-31 | 2015-01-08 | セイコーエプソン株式会社 | 半導体装置の製造方法、半導体装置、センサーモジュール、電子機器 |
JP2015130467A (ja) * | 2014-01-08 | 2015-07-16 | ツーハイ アドバンスド チップ キャリアーズ アンド エレクトロニック サブストレート ソリューションズ テクノロジーズ カンパニー リミテッド | 超微細ピッチフリップチップバンプを備えた基板 |
-
2008
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