JP2015130467A - 超微細ピッチフリップチップバンプを備えた基板 - Google Patents

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Abstract

【課題】半田マスクのような誘電体に埋め込まれたビア柱を備える外側層を備えた基板にチップを取り付けるための超微細ピッチフリップチップバンプを備えた基板を提供する。【解決手段】ＸＹ平面内に延在するフィーチャ層を備える多層複合電子構造体１００であって、フィーチャ層の各隣接する対が内側ビア層によって隔てられ、前記ビア層が、前記ＸＹ平面に対して垂直なＺ方向に隣接するフィーチャ層を連結するビア柱を備え、前記ビア柱が内側層誘電体内に埋め込まれ、多層複合構造体１００が、少なくとも１個のマイクロバンプ１３０を備える終端部の少なくとも１つの外側層１３２を更に備え、少なくとも１個のマイクロバンプ１３０が、半田付け可能材料によって被覆されるビア柱を備えている。【選択図】図１（ｘｖｉ）

Description

本発明は、終端相互接続構造体およびチップと基板との間の連結部を目的とする。
ますます複雑な電子構成部品の小型化に対するいっそう大きくなりつつある需要によって駆り立てられて、コンピュータおよび遠隔通信装置のような民生用電子機器が、より集積化されるようになっている。これは、誘電材料によって互いに電気的に絶縁される高密度の多数の導電層およびビアを有するＩＣ基板およびＩＣインターポーザのような支持構造体に対する要求を作り出した。
この種の支持構造体に対する一般的な要件は、信頼性および適切な電気性能、薄さ、堅さ、平面性、良い熱放散および競争的な単価である。
これらの要件を達成するための種々のアプローチのうち、層の間に相互接続ビアを作り出す１つの広く実現された製造技法が、メッキ技法によってその中に堆積される金属、通常銅によるその後の充填のために、その後置かれた誘電体基板中に最後の金属層まで通して穴開けするためにレーザーを使用する。ビアを作り出すこのアプローチは時には『ドリルアンドフィル』と称され、それによって作り出されるビアは、『ドリルアンドフィルビア』と称されることができる。
複数の欠点が、ドリルアンドフィルビアアプローチにはある。各ビアが別々に穴開けされる必要があるので、処理率が限定され、精巧な多ビアＩＣ基板およびインターポーザを製作するコストがひどく高くなる。大きな配列では、ドリルアンドフィル方法論によって互いに極めて近傍に異なるサイズおよび形状を有する高密度の高品質ビアを生成することは、困難である。さらに、レーザー穴開けされたビアは誘電材料の厚さを通して内部に粗い側壁およびテーパーを有する。このテーパリングは、ビアの有効径を減少させる。それはまた、特に超小型ビア径で前の導電性金属層に対する電気接触に悪影響を与え、それによって信頼性問題を引き起こすかもしれない。その上、側壁は穴をあけられる誘電体がポリマーマトリクス内にガラスまたはセラミックファイバを備える複合材料であるところでとりわけ粗く、また、この粗さは迷いインダクタンスに結びつくことがある。
穴開けされたビアホールの充填プロセスは、通常銅の電気メッキによって達成される。ドリル孔への電気メッキは陥凹形成に結びつく可能性があり、ここで、小さなクレータがビアの終端に生ずる。あるいは、ビアチャネルが、それが保持することができるより多くの銅で充填されるところでオーバフィルが起こる場合があり、また、周囲の材料の上に突き出る半球形の上面が作り出される。高密度基板およびインターポーザを製作する時必要に応じて、その後ビアを順に重ねてスタックする時、陥凹形成およびオーバフィルの両方が困難を作り出す傾向がある。さらに、理解されるであろうことは、特にそれらがインターポーザまたはＩＣ基板設計の同じ相互接続層内でより小型のビアに近接している時、大きなビアチャネルは均一に充填するのが困難であることである。
受け入れられるサイズおよび信頼性の範囲が時間とともに向上しているとはいえ、上記の欠点はドリルアンドフィル技術に固有であり、可能なビアサイズの範囲を限定すると予測される。レーザー穴開けが丸いビアチャネルを作り出すために最良であることが更に注意される。スロット形状のビアチャネルが理論的にレーザーミリングによって製作されることができるとはいえ、実際、製作されることができる幾何学形状の範囲はいくぶん限定され、および、与えられた支持構造体のビアは一般的に円柱形で実質的に同一である。
ドリルアンドフィルによるビアの製作は高価であり、および相対的に費用効果的な電気メッキプロセスを使用してそれによって銅によって作り出されるビアチャネルを均一に一貫して充填することは困難である。
複合誘電材料内にレーザー穴開けされたビアは、実用的に６０×１０−６ｍの最小直径に限定され、かつそれでも、必要とされる除去プロセスの結果、穴開けされる複合材料の性質に起因する有意なテーパリング形状、同じく粗い側壁に苦しむ。
前述のレーザー穴開けの他の限定に加えて、異なるサイズのビアチャネルが穴開けされて、そして次に、異なるサイズのビアを製作するために金属で充填される時、ビアチャネルが異なる速度で埋まるという理由から、同じ層内に異なる直径のビアを作り出すことが困難であるという点で、ドリルアンドフィル技術の付加的限定事項がある。従って、異なるサイズのビアに対して堆積技法を同時に最適化することは不可能であるので、ドリルアンドフィル技術を特徴づける陥凹形成またはオーバフィルの典型的課題が深刻化する。
ドリルアンドフィルアプローチの欠点の多くを克服する一代替案は、別名『パターンメッキ』技術を使用して、フォトレジスト内に作り出されるパターンに銅または他の金属を堆積することによってビアを製作することである。
パターンメッキでは、シード層が最初に堆積される。次いで、フォトレジストの層がその上に堆積され、その後露光されてパターンを作り出し、かつシード層を露出させる溝を作るために選択的に除去される。ビア柱が、銅をフォトレジスト溝に堆積することによって作り出される。残りのフォトレジストが次いで除去され、シード層がエッチング除去され、一般的にポリマー含浸されたガラスファイバマットである誘電材料が、ビア柱をおおうためにその上におよびその周りに積層される。種々の技法およびプロセスが、次いで誘電材料を平坦化するために使用され、それの一部を除去してビア柱の端部を露出し、そこで次の金属層を構築するためにそれによって接地に対する導電接続を可能にすることができる。所望の多層構造体を構築するためにこのプロセスを繰り返すことによって、金属導体およびビア柱の以降の層がその上に堆積されることができる。
以下に『パネルメッキ』として知られる、代わりの、しかし密接に関連づけられた技術において、金属または合金の連続層が基板上へ堆積される。フォトレジストの層が基板の端部に堆積され、および、パターンがその中に現像される。現像されたフォトレジストのパターンが剥離され、その下に金属を選択的に露出し、それが次いでエッチング除去されることができる。未現像のフォトレジストが下層金属をエッチング除去されることから保護して、直立したフィーチャおよびビアのパターンを残す。
未現像のフォトレジストを剥離した後に、ポリマー含浸されたガラスファイバマットのような誘電材料が、直立した銅フィーチャおよび／またはビア柱周辺におよびその上に積層されることができる。平坦化の後、所望の多層構造体を構築するためにこのプロセスを繰り返すことによって、金属導体およびビア柱の以降の層がその上に堆積されることができる。
上記したパターンメッキまたはパネルメッキ方法論によって作り出されるビア層は、一般的に銅由来の『ビア柱』およびフィーチャ層として公知である。
理解されるであろうことは、マイクロエレクトロニクスの進化の全般的な推進力が高い信頼性を有するますますより小さい、より薄い、より軽いおよびより強力な製品を製作する方へ向けられるということである。厚い、コアを持つ相互接続部の使用は極薄の製品が到達可能であることを妨げる。相互接続ＩＣ基板または『インターポーザ』内にますますより高い密度の構造体を作り出すために、ますます小さい接続部のよりいっそう多くの層が必要とされる。実際に、時には、互いの端部上に構成要素をスタックすることが、望ましい。
メッキした積層構造体が銅または他の適切な犠牲基板上に堆積されるならば、基板がエッチング除去され、自立コアレス層状構造体を残すことができる。更なる層が、犠牲基板に以前に接着された側面上に堆積され、それによって両面ビルドアップを可能にすることができ、それが反りを最小化して平面性を達成するのを補助する。
高密度相互接続部を製作するための１つの柔軟な技術が、種々の幾何学的形状を有しかつ誘電マトリクス内に形成する金属ビアまたはビア柱フィーチャからなるパターンまたはパネルメッキした多層構造体を構築することである。金属は銅であることができ、誘電体はファイバ強化ポリマーであることができ、一般的に、例えばポリイミドのような、高ガラス転移温度（Ｔｇ）を備えたポリマーが使用される。これらの相互接続部は、コアを持つかまたはコアレスであることができ、かつ構成要素をスタックするためのキャビティを含むことができる。それらは、奇数または偶数の層を有することができ、およびビアは非円形形状を有することができる。可能にする技術は、Ａｍｉｔｅｃ−Ａｄｖａｎｃｅｄ Ｍｕｌｔｉｌａｙｅｒ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ社に付与された以前の特許内に記載されている。
例えば、Ｈｕｒｗｉｔｚ他に付与された特許文献１が、上位の電子支持構造体の構成における前駆体としての用途のために、誘電体内にビア配列を含む自立膜を製作する一方法を記載し、犠牲キャリア上の誘電体周囲内に導電性ビアの膜を製作するステップと、自立積層配列を形成するために膜を犠牲キャリアから分離するステップとを含む。この種の自立膜に基づく電子基板は、積層配列を薄くして平坦化し、続いてビアを終端することによって形成されることができる。この刊行物は、全体として本願明細書に引用したものとする。
Ｈｕｒｗｉｔｚ他に付与された特許文献２が、第２のＩＣダイと直列に接続される第１のＩＣダイを支持するためのＩＣ支持体を製作するための一方法であって、このＩＣ支持体が絶縁周囲内の銅フィーチャおよびビアの交互層のスタックを備え、第１のＩＣダイがＩＣ支持体上へボンディング可能であり、および第２のＩＣダイがＩＣ支持体内部でキャビティ内にボンディング可能であり、キャビティが、銅ベースをエッチング除去し、かつビルトアップ銅を選択的にエッチング除去することによって形成される方法を記載する。この刊行物は、全体として本願明細書に引用したものとする。
Ｈｕｒｗｉｔｚ他に付与された特許文献３が、以下のステップ、すなわち、（Ａ）第１のベース層を選択するステップと、（Ｂ）第１のベース層上へ第１の耐エッチング液バリア層を堆積するステップと、（Ｃ）交互の導電層および絶縁層の第１のハーフスタックを構築するステップであって、導電層が絶縁層を通してビアによって相互接続されるステップと、（Ｄ）第１のハーフスタック上へ第２のベース層を塗布するステップと、（Ｅ）第２のベース層にフォトレジストの保護コーティングを塗布するステップと、（Ｆ）第１のベース層をエッチング除去するステップと、（Ｇ）フォトレジストの保護コーティングを除去するステップと、（Ｈ）第１の耐エッチング液バリア層を除去するステップと、（Ｉ）交互の導電層および絶縁層の第２のハーフスタックを構築するステップであって、導電層が絶縁層を通してビアによって相互接続され、第２のハーフスタックが、第１のハーフスタックに実質的に対称のレイアップを有するステップと、（Ｊ）交互の導電層および絶縁層の第２のハーフスタック上へ絶縁層を塗布するステップと、（Ｋ）第２のベース層を除去するステップと、（Ｌ）スタックの外面上にビアの端部を露出することによって基板を終端し、かつそれに終端部を付加するステップと、を含む電子基板を製作する一方法を記載する。この刊行物は、全体として本願明細書に引用したものとする。
特許文献１、特許文献２および特許文献３内に記述されるビア柱技術は、非常に多数のビアが同時に電気メッキされる、大量生産に向く。上記したように、現在のドリルアンドフィルビアは、約６０ミクロンの実効最小直径を有する。対照的に、フォトレジストおよび電気メッキを用いるビア柱技術は、より高密度のビアが得られることを可能にする。わずか３０ミクロンの直径のビア直径が可能であり、種々のビア幾何学形状および形状が同じ層内に共に製作されることができる。
時間とともに、ドリルアンドフィル技術およびビア柱堆積の両方が更なる小型化ならびにより高密度のビアおよびフィーチャを伴う基板の製作を可能にすることが予測される。それにもかかわらず、おそらくビア柱技術の開発が競争力を維持するように見える。
基板は、チップが他の構成要素とインタフェースすることを可能にする。チップと基板との間の電子通信を可能にするために信頼性が高い電子接続をもたらす方法で、チップは基板にボンディングされなければならない。
確立した「フリップチップ技術」は、チップに基板を相互接続する高密度先端技術の一つであり、それらの先端上に半田または鉛フリー半田を有する半田バンプ、鉛フリー半田バンプまたは銅バンプがチップ終端パッド上に成長され、また、チップが次いで基板の上面パッド上にそのバンプを相互接続するために反転される。チップバンプおよびピッチがより密になっているので、先進基板は通常チップバンプへの相互接続を補助するためにそれら自体のバンプを備えている。基板パッド上のこの種のバンプはまた、「ＳｏＰ」（パッド上の半田）バンプとして知られており、また通常、半田または鉛フリー半田から成る。それらは一般に、ステンシル印刷およびその後のリフローによって、または無電解もしくは電気メッキプロセスおよびその後のリフローによって基板終端パッドに付加される。
チップバンプがリフローを通してＳｏＰバンプと接触する時、ＳｏＰバンプの半田材料がチップバンプとの信頼性が高い機械および電子接触を生成するのを助ける。ＳｏＰなしでは、チップバンプの半田材料が十分でないかまたは基板の終端パッドの表面全体を完全に流れて濡らすことが可能でなく、それによって信頼性障害またはチップと基板との間の切断さえ起こすかもしれない。基板の大部分が本来終端基板パッドより上に延在する半田マスク外部保護層を有し、それによってこれらのパッドがＳｏＰバンプなしでアクセスするのを困難にするので、これは特に妥当な懸念である。
チップバンプのサイズおよびピッチがＳｏＰバンプのそれらに出来る限り位置合わせされなければならないことは当業者にとって公知である。チップ技術の継続的な開発によって、チップはますますより高密度になり、接点のますますより高い集中が必要とされるにつれて、接続バンプはますますより高密度になる。従って、基板上のＳｏＰバンプの付加は、いっそう難しくなる。ＳｏＰの付加は、本来、始めのほうの基板製造ステップより低い歩留りプロセスであり、および、それは基板製作の最終の処理ステップの１つであり、それによってスクラップ、再処理、試験およびコスト率を増加させる。その上、ＳｏＰバンプの以降の世代のピッチがより微細になればなるほど、リフローの後のかつチップアセンブリ中の隣接するバンプ間のショートによる故障の可能性がより大きくなり、それによって歩留りを更に減少させて合計パッケージコストを増加させる。
柱サイズが縮小するにつれて、ショートを防ぐために個々のワイヤを互いに電子的に分離されるように保持することがますます困難になる。半田があまりにも少ないと、いくつかの接続部が断絶に結びつくかもしれないという点で、半田付けはまた、扱いにくい。しかしながら、過度の半田は近くの接続部間のショートのリスクがある。
半田バンプの電気メッキは、公知である。例えば、Ｙｕｎｇに付与された特許文献４および特許文献５ならびにＲｉｎｎｅに付与された特許文献６を参照されたい。
半田バンプの密度が増大し、ならびにこれまでより大幅な小型化および増加した複雑性に向けた継続的な推進力に起因してそれらのサイズが減少するにつれて、リフロー中に半田が溶解されるときに、ショートを妨げることが、ますます困難になる。
基板上に半田バンプを製作する特定の問題は、良い電子的および機械的連結を必要に応じて形成するために、下位銅ビアとそれらを正確に位置合わせすることである。
本発明の実施態様は、これらの問題に対処する。
米国特許第７，６８２，９７２号明細書、名称「先端多層コアレス支持構造体およびそれらの製作のための方法」 米国特許第７，６６９，３２０号明細書、名称「チップパッケージング用のコアレスキャビティ基板およびそれらの製作」 米国特許第７，６３５，６４１号明細書、名称「集積回路支持構造体およびそれらの製作」 米国特許第５，１６２，２５７号明細書 米国特許第５，２９３，００６号明細書 米国特許第６，１１７，２９９号明細書
多層電子支持構造体の銅ビアと位置合わせされる多層電子支持構造体上のＳｏＰバンプを提供する必要性がある。
本発明の第１の態様は、ＸＹ平面内に延在するフィーチャ層を備える多層複合電子構造体であって、フィーチャ層の各隣接する対が内側ビア層によって隔てられ、ビア層がＸＹ平面に対して垂直なＺ方向に隣接するフィーチャ層を連結するビア柱を備え、ビア柱が内側層誘電体内に埋め込まれ、この多層複合構造体が少なくとも１個のマイクロバンプを備える終端部の少なくとも１つの外側層を更に備え、この少なくとも１個のマイクロバンプが、半田付け可能材料によって被覆されるビア柱を備える多層複合構造体を提供することを目的とする。
任意選択で、マイクロバンプの厚さは１５ミクロンと５０ミクロンとの間である。
任意選択で、半田付け可能材料が、鉛、スズ、鉛スズ合金、スズ銀合金、スズ銀銅合金、スズ銅合金およびスズ銅ニッケル合金からなる群から選択される。
一般的に、半田付け可能材料は、スズベースである。
好ましくは、半田付け可能材料は鉛フリーである。
好ましくは、マイクロバンプの直径はチップバンプと両立する範囲にある。
一般的に、マイクロバンプの直径は６０から１１０ミクロンまでの範囲にある。
任意選択で、マイクロバンプの直径は最低２５ミクロンである。
任意選択で、マイクロバンプの分離は、最低１５ミクロンである。
任意選択で、マイクロバンプのピッチは、４０ミクロンである。
任意選択で、外側誘電体は、１００ナノメートル未満の平滑性を有する。
任意選択で、外側誘電体は、５０ナノメートル未満の平滑性を有する。
任意選択で、外側誘電体は、ＮＸ０４Ｈ（セキスイ）、ＨＢＩ−８００ＴＲ６７６８０（Ｔａｉｙｏ）およびＧＸ−１３（味の素）からなる群から選択される。
第２の態様は、誘電体内に埋め込まれたビア柱の外側層を有する多層複合構造体の側面を終端する方法であって、以下のステップ、すなわち：
（ｉ）銅ビアを露出させるために外側層を薄くするステップ；
（ｉｉ）薄くされた表面の上に銅の層をスパッタリングするステップ；
（ｉｉｉ）フォトレジストの最後から２番目のパターンを塗布して、露光してかつ現像するステップ；
（ｉｖ）外側フィーチャ層をパターンに電気メッキするステップ；
（ｖ）フォトレジストの最後から２番目のパターンを剥離するステップ；
（ｖｉ）マイクロバンプの所望のパターンに対応するフォトレジストの最後のパターンを塗布して、露光してかつ現像するステップ；
（ｖｉｉ）銅ビア柱をフォトレジストの最後のパターンにパターンメッキするステップ；
（ｖｉｉｉ）銅ビア柱の上に半田付け可能金属をパターンメッキするステップ；
（ｉｘ）フォトレジストの最後のパターンを剥離するステップ；
（ｘ）シード層をエッチング除去するステップ；
（ｘｉ）誘電外側層を積層するステップ；
（ｘｉｖ）ビア柱の半田付け可能キャップを露出させるために誘電外側層をプラズマエッチングするステップ、および
（ｘｖ）半田付け可能キャップを凝縮させるように鋳造するステップを含む方法を目的とする。
任意選択で、誘電外側層はフィルム誘電体および乾燥フィルム半田マスクからなる群から選択される。
任意選択で、鋳造ステップ（ｘｖ）は、高密度化するために半田キャップに圧力を印加するステップを含む。
任意選択で、鋳造ステップ（ｘｖ）が熱と共に圧力を印加し、および半田付け可能キャップが高密度化されて加熱されるステップを含む。
任意選択で、この方法が誘電外側層を平坦化するステップ（ｘｉｉ）を更に含む。
任意選択で、この平坦化が化学機械研摩を含む。
プラズマエッチングが酸素、四フッ化炭素およびフッ素に曝露するステップを含むことを特徴とする請求項１４に記載の方法。
任意選択で、この方法が基板の反対側面上に終端部を付加するステップを更に含む。
一実施態様において、終端部を付加するステップが：
（ａ）銅ビアの端部を露出させるために反対側面面を薄くするステップ；
（ｂ）銅シード層をスパッタリングするステップ；
（ｃ）フォトレジスト層を塗布して、露光してかつ現像するステップ；
（ｄ）銅パッドをフォトレジストに電気メッキするステップ；
（ｅ）フォトレジストを除去するステップ、および
（ｆ）基板の上に半田マスクを堆積してかつ銅パッドを間にオーバーラップするステップを含む。
第３の態様が、ビア柱をパターン化されたフォトレジストに電気メッキするステップを含むビア柱の端部に半田付け可能バンプを付加する方法であって；
ビア柱の上に半田付け可能材料をメッキするステップ；
ビア柱および半田付け可能材料を露出させるためにフォトレジストを除去し、誘電層を塗布し、かつ
直立した半田付け可能キャップを残すために誘電層をプラズマエッチングするステップを含む方法を目的とする。
一般的に、この方法は、高密度化するために圧力を印加することによって半田付け可能キャップを鋳造するステップを更に含む。
任意選択で、鋳造ステップはリフローを引き起こすために熱および圧力を印加することによって遂行される。
本発明のより良い理解のためにおよびそれがどのように実行に移されることができるかを示すために、単に例証として添付の図面に、参照がここでなされる。
ここで詳細に図面に対する特定の参照によって、示される詳細が例として、かつ、本発明の好適な実施態様に関する例証となる議論のためだけにあり、ならびに、本発明の原理および概念上の態様の最も役立って容易に理解される説明であると信じられることを提供するために提示される、と強調される。この点に関しては、本発明の基本理解のために必要であるより、より詳細に本発明の構造細部を示すために何の試みもなされず、図面と共になされる記述は、本発明のいくつかの形態が実際問題としてどのように具体化されることができるかを当業者にとって明らかにする。添付の図面において：
フリップチップ技術を用いて、それに対してＩＣを接続するための多層複合電子構造体上に極微細ピッチボールグリッドアレイ終端部を製造するためのプロセスのステップを例示する流れ図である； 多層複合電子構造体の概略図である； 埋め込まれた柱の端部を露出させるために薄くされた第１側面を有する図１（ｉ）の多層複合電子構造体の概略図である； 薄くされた表面上へスパッタリングされた銅シード層を備えた図１（ｉｉ）の多層複合電子構造体の概略図である； パッドのパターンを形成するフォトレジストの塗布、露光および現像の後の図１（ｉｉ）の多層複合電子構造体の概略図である； 銅をフォトレジストにメッキした後の図１（ｉｖ）の多層複合電子構造体の概略図である； フォトレジストを剥離した後の直立した銅パッドを備えた多層複合電子構造体の概略図である； 終端ペグのパターンを形成するフォトレジストの塗布、露光および現像の後の多層複合電子構造体の概略図である； 銅をパターン化されたフォトレジストにメッキした後の多層複合電子構造体の概略図である； 銅の上の半田付け可能金属または合金をパターン化されたフォトレジストにメッキした後の多層複合電子構造体の概略図である フォトレジストを剥離した後の直立した銅および半田バンプの配列を備えた多層複合電子構造体の概略図である； 銅シード層をエッチング除去した後の直立した銅および半田バンプの配列を備えた多層複合電子構造体の概略図である； 半田バンプ配列の上に積層されたフィルム誘電体または乾燥フィルム半田マスクを備えた多層複合電子構造体の概略図である； 一般的に化学機械研摩（ＣＭＰ）を用いて、半田バンプ配列の上に積層されたフィルム誘電体または乾燥フィルム半田マスクを平坦化する任意選択の段階の後の多層複合電子構造体の概略図である； 銅ビアの端部を露出させるために削られた多層複合電子構造体の反対側面を示す； その上にスパッタリングされた銅シード層を備えた多層複合電子構造体の反対側面を示す； 塗布、露光および現像の後のフォトレジストのパターンを備た多層複合電子構造体の反対側面を示す； フォトレジストのパターンに電気メッキされた銅層を備えた多層複合電子構造体の反対側面を示す； フォトレジストを剥離した後の多層複合電子構造体の反対側面を示す； シード層をエッチング除去した後の多層複合電子構造体の反対側面を示す； パターン化された半田マスクを堆積した後の多層複合電子構造体の反対側面を示す； 銅ビア柱の上に半田付け可能キャップを露出させるために誘電フィルムを薄くした後の第１側面を示す； リフローを引き起こす半田の加熱の後の第１側面を示す； ボールグリッドアレイによって基板の反対側面を終端するためのプロセスを例示する流れ図である； インラインプラズマエッチングステーションの概略図である； 基板の表面上の誘電体によって隔てられる銅パッドを示し、かつ、上方から、すなわち０°の角度からそこで直立した銅ビア柱を示す走査電子顕微鏡写真（ＳＥＭ顕微鏡写真）である； 基板の表面上の誘電体によって隔てられ、かつそこで直立した銅ビア柱を有する銅パッドを、上方からおよび４５°の角度から、スケールバーが１００ミクロンであるような拡大倍率で示す走査電子顕微鏡写真である； 基板の表面上の誘電体によって隔てられ、かつそこで直立した銅ビア柱を有する銅パッドを、上方からおよび４５°の角度から、スケールバーが２０ミクロンであるような拡大倍率で示す走査電子顕微鏡写真であり、かつ、その上に電気メッキされた銅ビア柱およびスズ層が、両方とも明確に見える； リフローの後、スズ層４１０を半球として示す図４ｃの拡大倍率および傾角での走査電子顕微鏡写真である； スケールバーが１０ミクロンである非常に高い拡大倍率での走査電子顕微鏡写真である。完全な位置合わせを達成するために同じパターン化されたフォトレジストを使用してその上に電気メッキされたスズキャップ４０７を備えた直立した銅ビア４０５が示される；および、種々の図面内の同様な参照番号および指示は、同様な要素を示した。
以下の記述では、ガラスファイバによって強化された、誘電マトリクス内の金属ビア、特にポリイミド、エポキシまたはＢＴ（ビスマレイミド／トリアジン）またはそれらの混和物のような、ポリマーマトリクス内の銅ビア柱からなる支持構造体が考慮される。
ここにて組み込まれる、Ｈｕｒｗｉｔｚ他に付与された特許文献１、特許文献２および特許文献３に記載されるように、非常に多くのビア柱を備えた基板の非常に大きな配列を備える大きなパネルが製作されることができるということが、Ａｃｃｅｓｓのフォトレジストおよびパターンまたはパネルメッキおよび積層技術の特徴である。この種のパネルは、実質的に平坦でおよび実質的に円滑である。
ビアがフォトレジストを用いた電気メッキによって製作され、かつドリルアンドフィルによって作り出されるビアより狭くなることができることはＡｃｃｅｓｓの技術の更なる特徴である。現在、最も狭いドリルアンドフィルビアは、約６０ミクロンである。フォトレジストを用いた電気メッキによって、５０ミクロン未満の分解能またはさらに３０ミクロンさえ達成可能である。ＩＣをこの種の基板に連結することは、難しい。フリップチップ連結のための１つのアプローチは、パッド上半田（ＳｏＰ）終端部を設けることであり、そこで銅ビアを終端するために半田バンプが支持構造体に付加される。これは、微細ピッチおよび小スケールの理由で達成するのが困難である。
本発明の実施態様は、支持構造体の銅ビアの終端に半田バンプを設けることによってこの問題に対処する。
一実施態様が、スズ先端を備えた銅柱から成る。
図１および図１（ｉ）から１（ｘｉｖ）を参照して、フリップチップ技術を用いてそれに対してＩＣを接続するための多層複合電子構造体上に極微細ピッチボールグリッドアレイ終端部を製造するためのプロセスが、記述される。
第１に、従来技術の多層複合支持構造体が得られる−ステップ１（ｉ）。図１（ｉ）に示すように多層支持構造体１００は、個々の層を絶縁する誘電体１１０、１１２、１１４、１１６の層によって隔てられる構成要素またはフィーチャ１０８の機能層１０２、１０４、１０６を含む。誘電層を通してのビア１１８は、隣接する機能またはフィーチャ層１０２、１０４、１０６内のフィーチャ１０８間の電気接続を与える。したがって、フィーチャ層１０２、１０４、１０６はＸＹ平面内の、層内に概ね配置されるフィーチャ１０８および誘電層１１０、１１２、１１４、１１６を横切って電流を導通するビア１１８を含む。ビア１１８は、最小のインダクタンスを有するように概ね設計されていて、かつその間に最小静電容量を有するように十分に隔てられる。
ビアは、ドリルアンドフィルによって製作されることができるが、多数のビアが同時に製作されることを可能にすることによって、製作のより大きな柔軟性、より高い精度およびより効率的な処理をもたらすために、好ましくは、Ｈｕｒｗｉｔｚ他に付与された特許文献１、特許文献２および特許文献３内に記述される技術を用いて電気メッキすることによってビアが製作される。ビア柱技術は、異なる直径のビア、非円形ビア、ファラデーケージ、埋め込み受動素子および他のフィーチャを可能にする。理解されるであろうことは、図１（ｉ）は説明のための概略図であることである。現実の基板は、より多くのまたはより少ないフィーチャ層およびより多くのまたはより少ないビアを有することができる。一般的に、基板１００は非常に大きな数のビアを備える。ビア、フィーチャ層および誘電体のおよび、その後の概略図内の、追加的な要素の相対寸法は、例証となるだけであり、かつ一定の比率ではない。
チップがフリップチップボンディングによってそれに連結されるべき多層複合電子構造体１００の側面が、最初に薄くされて、ステップ１（ｉｉ）、銅ビア１１０の端部を露出させる、図１（ｉｉ）を参照。化学、機械、または好ましくは、化学機械研摩ＣＭＰが用いられる。次に、銅のシード層１２０が、薄くされた表面の上にスパッタリングされる−ステップ１（ｉｉｉ）。得られる構造体が、図１（ｉｉｉ）内に図式的に例示される。
図１（ｉｖ）を参照して、フォトレジスト層１２２が、パッドのパターンを形成するために塗布され、露光されて現像される−ステップ１（ｉｖ）。図１（ｖ）に示すように、銅パッド１２４が次いでフォトレジストにメッキされ−ステップ１（ｖ）、銅シード層１２０が、アノードとして働く。
次に、図１（ｖｉ）でフォトレジスト１２２が、剥離され、直立した銅パッド１２４およびその間のシード層１２０を露出させる。
図１（ｖｉｉ）を参照して第２のフォトレジスト層１２６が、終端ペグのパターンを形成するために塗布され、露光されて現像される−ステップ１（ｖｉｉ）。
銅が、次に図１（ｖｉｉｉ）内に図式的に示される構造体を形成するためにパターン化されたフォトレジスト１２６にメッキされる−ステップ１（ｖｉｉｉ）。
半田付け可能金属または合金１３０、一般的にスズ（Ｓｎ）が、パターン化されたフォトレジスト１２６内の銅１２８の上に電気メッキされ−ステップ１ｉｘ、図１（ｉｘ）内に図式的に例示される構造体を形成する。
電気メッキされることができるさまざまな半田付け可能合金がある。これらの最も一般的なものは、１８３℃の融解温度を有するスズ鉛共晶混合物Ｓｎ６３Ｐｂ３７である。他の半田材料には、純粋鉛が含まれる。しかしながら、鉛の使用を限定する動きの中で、さまざまな鉛フリー半田が開発された。これらは、純粋スズ、２２１℃の融解温度を有するスズ銀Ｓｎ９６．５Ａｇ３．５ならびに２１８−２１９℃の融解温度を備えたＳｎ９６．５Ａｇ３．０Ｃｕ．５、２１７−２１９℃の融解温度を備えたＳｎ９５．８Ａｇ３．５Ｃｕ．７、２１７−２１９℃の融解温度を備えたＳｎ９５．５Ａｇ３．８Ｃｕ．７、２１７℃の融解温度を備えたＳｎ９５．２Ａｇ３．８Ｃｕ１および２１７−２１９℃の融解温度を備えたＳｎ９５．５Ａｇ４Ｃｕ．５のようなさまざまなスズ銀銅合金を含む。２２７℃の融解温度を備えたＳｎ９９．３Ｃｕ．７および２２７℃の融解温度を備えたＳｎ９９．３Ｃｕ．７＋Ｎｉのようないくつかの銀のない組成物が、さらにある。これらの全てが、フォトレジスト内のショートされた銅ビア柱上へよく電気メッキする。別の候補材料は、純粋スズである。ダウ・ケミカル社が、非常によく機能することが見いだされたスルホン酸ベースのスズメッキ液Ｓｏｌｄｅｒｏｎ ＥＣＴ Ｍａｔｔｅ Ｔｉｎを提供する。
理解されるであろうことは、ドリルフィルビアと半田バンプを位置合わせすることは、極めて困難であり、およびビア直径が減少し、かつ単位面積あたりビアの数が増大するにつれてますますそうなることである。これは、歩留りおよび信頼性を低下させる。本願明細書に記述される本方法では、同じパターンがビア柱およびその上の半田バンプを電気メッキするために用いられる。この製造法はこれらの問題を完全に克服して、下位銅ビア柱との半田バンプの良い位置合わせを確実にする。
フォトレジスト１２６が、次に剥離され−ステップｘ、直立した銅および半田バンプの配列を備えた多層複合電子構造体を示す図１（ｘ）内に例示される構造体を形成する。
銅シード層１２０が、次にエッチング除去される。図１（ｘｉ）内に示される構造体を形成する。
フィルム誘電体または乾燥フィルム半田マスク１３２が、半田バンプ１３０の配列の上に積層される−ステップ１（ｘｉｉ）。半田バンプ１３０の配列の上に積層されるフィルム誘電体または乾燥フィルム半田マスク１３２を備えた多層複合電子構造体１００の概略図が、図１（ｘｉｉ）内に示される。
示されないとはいえ、理解されるであろうことは、下位銅ビア柱１２８上の半田キャップ１３０が互いに分離される間に還流することは、半田フローが隣接するバンプをショートさせるのを妨げる一方法であるということである。
しばしば、フィルム誘電体／乾燥フィルム半田マスク１３２の表面はむしろでこぼこであり、および、任意選択で、フィルム誘電体／乾燥フィルム半田マスク１３２が一般的に化学機械研摩（ＣＭＰ）を用いて平坦化される−ステップ１（ｘｉｉｉ）、図１（ｘｉｉｉ）を参照。
この段階で、ボールグリッドアレイによって基板１００の反対側面を終端することは都合がいい。そのように実行するためのプロセスが、図２内に示され、および、さまざまな構造体が、図１（ｘｉｖ）ａから図１（ｘｉｖ）ｇ内に例示される。
したがって、図１（ｘｉｖ）ａから図１（ｘｉｖ）ｇの図および図２を参照して、多層複合電子構造体１００の反対側面を終端するために、反対側面が削られ−ステップａ、図１（ｘｉｖ）ａ内に図式的に示されるように、銅ビア１１６の端部を露出させる。銅が、次いでスパッタリングされ−ステップｂ−図１（ｘｉｖ）ｂ内に図式的に示されるように、削られた表面の上に銅シード層１３４を形成する。図１（ｘｉｖ）ｃを参照して、フォトレジスト１３６が次に塗布され、露光されてかつ現像される−ステップｃ。図１（ｘｉｖ）ｄに示すように、銅層１３８が次にフォトレジスト１３６のパターンに電気メッキされる−ステップｄ−。フォトレジスト１３６が、次に剥離され−ステップｅ、図１（ｘｉｖ）ｅにて図示した構造体を形成する。シード層１３４が、次にエッチング除去され−ステップｆ、図１（ｘｉｖ）ｆ内に例示される構造体を形成し、そして次に、パターン化された半田マスク１４０がまわりに塗布され−ステップｇ−かつ銅パッド１３８をオーバーラップして、図１（ｘｉｖ）ｇ内に示される構造体を形成する。
半田バンプが、ボールグリッドアレイを作り出すために銅パッド１３８上へ付加されることができる。
図３を参照して、インラインプラズマエッチングステーション３００が図式的に示される。これは、キャリア３０４が基板３０６をその中で支持する真空槽３０２から成る。酸素、四フッ化炭素（ＣＦ４）およびアルゴンが、真空槽３０２内に吸気口３１２を通して導入されることができる。基板３０６と上側電極３０８との間に電位差を維持することによって、プラズマゾーン３１４が作り出される。Ｓｎが露出され、銅がリアルタイムでちょうど覆われるときに、光学発光分光器分析器３１０がエンドポイントを検出し、正確なコンピュータ制御を可能にする。
図３内に図式的に示される機器３００を用いるイオン補助プラズマエッチングプロセスを用いて、誘電フィルム１３２が、銅ビア柱１２８の上に一般的にスズまたはスズ合金の、半田付け可能キャップ１３０を露出させるために除去されることができる。
半田付け可能キャップ１３０が分離される間にリフローすることは、半田フローが隣接するバンプのショートを妨げる一方法である。リフローが半田を溶解し、そうすると、半田のメニスカスの表面張力がそれに半球形滴を形成させる。
図４ａを参照して、基板の表面上の誘電体４０４によって隔てられる銅パッド４０２を示し、かつ、上方からすなわち０°の角度から、直立した銅ビア柱４０６をそこで示す、走査電子顕微鏡写真（ＳＥＭ顕微鏡写真）が示される。スケールバーは、１００ミクロンであってビア柱が直径約５０ミクロンであることを示す。
図４ｂを参照して、基板の表面上の誘電体によって隔てられ、かつそこで直立した銅ビア柱を有する銅パッドを、上方からおよび４５°の角度から、スケールバーが１００ミクロンであるような拡大倍率で示す走査電子顕微鏡写真が示される。
図４ｃを参照して走査電子顕微鏡写真が示され、基板の表面上の誘電体４０４によって隔てられ、かつそこで直立した銅ビア柱を有する銅パッド４０２を、上方からおよび４５°の角度から、スケールバー４０９が２０ミクロンであるような拡大倍率で例示し、かつ、その上に電気メッキされる銅ビア柱４０５およびスズ層４０７が、両方とも明確に見え、より密度の高いスズ４０７が、銅４０５と比べてより明るい。
図４ｄを参照して、リフローの後、スズ層４１０を半球として示す図４ｃの拡大倍率および傾角での走査電子顕微鏡写真が示される。
図４ｅを参照して、スケールバー４１１が１０ミクロンである非常に高い拡大倍率での走査電子顕微鏡写真が示される。これは完全な位置合わせを達成するために同じパターン化されたフォトレジストを使用してその上に電気メッキされたスズキャップ４０７を備えた直立した銅ビア４０５を示す。
図４ｆには、図４ｅの非常に高い拡大倍率での走査電子顕微鏡写真が示され、スケールバーは、１０ミクロンを示す。ここで、スズキャップ４１０が熱を受け、リフローに起因して、半球形状４１０を呈した。
理想的には、基板バンプはチップ上の半田バンプに類似した直径を有する。一般的に６０μｍから１１０μｍまでである。上記の技術は、わずか３５μｍのバンプ直径を可能にする。これらは、およそ２０μｍの間隔で隔てられることができ、５５μｍのピッチを形成する。
これらの非常に高ピッチの基板配列に適切であると見いだされた市販の複数のポリマー誘電フィルムがある。これらは、セキスイから入手可能なＮＸ０４Ｈ、Ｔａｉｙｏから入手可能なＨＢＩ−８００ＴＲ６７６８０および味の素から入手可能なＧＸ−１３を含む。
上記の記述は、説明だけとして提供される。理解されるであろうことは、本発明は多くの変形例が可能であるということである。
本発明のいくつかの実施態様が、記述された。それにもかかわらず、種々の変更が本発明の主旨と範囲から逸脱することなく、なされることができることが理解される。したがって、他の実施態様は以下の請求項の範囲内である。
したがって当業者は、本発明が上に特に図と共に記載されたものに限定されないということを認識する。むしろ本発明の有効範囲は、添付の請求の範囲によって規定され、かつ上記のさまざまな特徴の組合せおよび副組合せ、同じく、前述の記述を読み込むと即座に当業者に思いつくであろう、その変形例および変更の両方を含む。
請求項において、語「備える（ｃｏｍｐｒｉｓｅ）」、および「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えた（ｃｏｍｐｒｉｓｉｎｇ）」、等のようなその変形は、記載される構成要素が含まれるが、しかし、一般に他の構成要素の除外ではないことを示唆する。
１００ 多層支持構造体 基板
１０２、１０４、１０６ 機能層
１０８ フィーチャ
１１０、１１２、１１４、１１６ 誘電体
１１０ 銅ビア
１１６ 銅ビア
１１８ ビア
１２０ シード層
１２２ フォトレジスト層
１２４ 銅パッド
１２６ フォトレジスト層
１２８ 銅ビア柱
１３０ 半田バンプ
１３２ 半田マスク
１３４ 銅シード層
１３６ フォトレジスト
１３８ 銅パッド
１４０ 半田マスク
３００ プラズマエッチングステーション
３０２ 真空槽
３０４ キャリア
３０６ 基板
３０８ 上側電極
３１０ 発光分光器分析器
３１２ 吸気口
３１４ プラズマゾーン
４０２ 銅パッド
４０４ 誘電体
４０５ 銅ビア柱
４０６ 銅ビア柱
４０７ スズ層
４０９ スケールバー
４１０ スズ層
４１１ スケールバー

Claims (25)

  1. ＸＹ平面内に延在するフィーチャ層を備える多層複合電子構造体であって、フィーチャ層の各隣接する対が内側ビア層によって隔てられ、前記ビア層が、前記ＸＹ平面に対して垂直なＺ方向に隣接するフィーチャ層を連結するビア柱を備え、前記ビア柱が内側層誘電体内に埋め込まれ、前記多層複合構造体が、少なくとも１個のマイクロバンプを備える終端部の少なくとも１つの外側層を更に備え、前記少なくとも１個のマイクロバンプが、半田付け可能材料によって被覆されるビア柱を備えることを特徴とする多層複合電子構造体。
  2. 前記マイクロバンプの厚さが、１５ミクロンと５０ミクロンとの間であることを特徴とする請求項１に記載の多層複合電子構造体。
  3. 前記半田付け可能材料が、鉛、スズ、鉛スズ合金、スズ銀合金、スズ銀銅合金、スズ銅合金およびスズ銅ニッケル合金からなる群から選択されることを特徴とする請求項１に記載の多層複合電子構造体。
  4. 前記半田付け可能材料が、スズベースであることを特徴とする請求項１に記載の多層複合電子構造体。
  5. 前記半田付け可能材料が鉛フリーであることを特徴とする請求項１に記載の多層複合電子構造体。
  6. 前記マイクロバンプの直径がチップバンプと両立する範囲にあることを特徴とする請求項１に記載の多層複合電子構造体。
  7. 前記マイクロバンプの直径が６０から１１０ミクロンまでの範囲にあることを特徴とする請求項１に記載の多層複合電子構造体。
  8. 前記マイクロバンプの直径が最低２５ミクロンであることを特徴とする請求項１に記載の多層複合電子構造体。
  9. 前記マイクロバンプの分離が、最低１５ミクロンであることを特徴とする請求項１に記載の多層複合電子構造体。
  10. 前記マイクロバンプのピッチが、４０ミクロンであることを特徴とする請求項１に記載の多層複合電子構造体。
  11. 前記外側誘電体が、１００ナノメートル未満の平滑性を有することを特徴とする請求項１に記載の多層複合電子構造体。
  12. 前記外側誘電体が、５０ナノメートル未満の平滑性を有することを特徴とする請求項１に記載の多層複合電子構造体。
  13. 前記外側誘電体が、ＮＸ０４Ｈ（セキスイ）、ＨＢＩ−８００ＴＲ６７６８０（Ｔａｉｙｏ）およびＧＸ−１３（味の素）からなる群から選択されることを特徴とする請求項１に記載の多層複合電子構造体。
  14. 誘電体内に埋め込まれたビア柱の外側層を有する多層複合構造体の側面を終端する方法であって、以下のステップ、すなわち：
    （ｉ）銅ビアを露出させるために前記外側層を薄くするステップ；
    （ｉｉ）前記薄くされた表面の上に銅の層をスパッタリングするステップ；
    （ｉｉｉ）フォトレジストの最後から２番目のパターンを塗布して、露光してかつ現像するステップ；
    （ｉｖ）外側フィーチャ層を前記パターンに電気メッキするステップ；
    （ｖ）前記フォトレジストの最後から２番目のパターンを剥離するステップ；
    （ｖｉ）マイクロバンプの所望のパターンに対応するフォトレジストの最後のパターンを塗布して、露光してかつ現像するステップ；
    （ｖｉｉ）銅ビア柱を前記フォトレジストの最後のパターンにパターンメッキするステップ；
    （ｖｉｉｉ）前記銅ビア柱の上に半田付け可能金属をパターンメッキするステップ；
    （ｉｘ）前記フォトレジストの最後のパターンを剥離するステップ；
    （ｘ）前記シード層をエッチング除去するステップ；
    （ｘｉ）誘電外側層を積層するステップ；
    （ｘｉｖ）前記ビア柱の前記半田付け可能キャップを露出させるために前記誘電外側層をプラズマエッチングするステップ、および
    （ｘｖ）前記半田付け可能キャップを凝縮させるように鋳造するステップを含む方法。
  15. 前記誘電外側層がフィルム誘電体および乾燥フィルム半田マスクからなる群から選択されることを特徴とする請求項１４に記載の方法。
  16. 鋳造ステップが、高密度化するために前記半田キャップに圧力を印加するステップを含むことを特徴とする請求項１４に記載の方法。
  17. 前記圧力が熱と共に印加され、および前記半田付け可能キャップが高密度化されてかつ加熱されることを特徴とする請求項１６に記載の方法。
  18. 前記誘電外側層を平坦化するステップ（ｘｉｉ）を更に含むことを特徴とする請求項１４に記載の方法。
  19. ステップ（ｘｉｉ）が、化学機械研摩を含むことを特徴とする請求項１４に記載の方法。
  20. プラズマエッチングが酸素、四フッ化炭素およびフッ素に曝露するステップを含むことを特徴とする請求項１４に記載の方法。
  21. 前記基板の反対側面上に終端部を付加するステップ（ｘｉｉｉ）を更に含む請求項１４に記載の方法。
  22. 請求項２１に記載の方法であって、終端部を付加するステップが：
    （ａ）前記銅ビアの端部を露出させるために前記反対側面を薄くするステップ；
    （ｂ）銅シード層をスパッタリングするステップ；
    （ｃ）フォトレジスト層を塗布して、露光してかつ現像するステップ；
    （ｄ）銅パッドを前記フォトレジストに電気メッキするステップ；
    （ｅ）前記フォトレジストを除去するステップ、および
    （ｆ）基板の上に半田マスクを堆積してかつ前記銅パッドを間にオーバーラップするステップを含む方法。
  23. ビア柱をパターン化されたフォトレジストに電気メッキするステップを含む前記ビア柱の端部に半田付け可能バンプを付加する方法であって；
    前記ビア柱の上に半田付け可能材料をメッキするステップ、および
    前記パターン化されたフォトレジストを除去するステップを含む方法。
  24. 圧力を印加することによって前記半田付け可能材料を鋳造するステップを更に含む請求項２３に記載の方法。
  25. リフローを引き起こすために圧力および熱を印加することによって前記半田付け可能材料を鋳造するステップを更に含む請求項２４に記載の方法。
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