CN107104052A - 封装基板的线路制作方法 - Google Patents

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CN107104052A CN201610094772.5A CN201610094772A CN107104052A CN 107104052 A CN107104052 A CN 107104052A CN 201610094772 A CN201610094772 A CN 201610094772A CN 107104052 A CN107104052 A CN 107104052A
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胡迪群
陈裕华
柯正达
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Abstract

本发明公开了一种封装基板的线路制作方法，其包含在基底上形成光阻层，光阻层具有至少一个线路槽；形成导电材料，填满线路槽；进行平坦化工艺，以移除部分的光阻层以及导电材料露出于线路槽外的部分；移除光阻层；以及进行快速蚀刻工艺，以蚀刻导电材料的表面。借此，本发明的封装基板的线路制作方法，封装基板的线路的厚度可通过工艺过程中蚀刻较慢的光阻层的厚度来定义，可形成厚度较为均匀的封装基板的线路。如此一来，封装基板的阻抗匹配较易达成一致，进而降低经封装基板中介所沟通或传递于积体电路与封装体外电路之间的电信号的杂讯。

Description

封装基板的线路制作方法
技术领域
本发明涉及一种封装基板的线路制作方法，特别是涉及一种制造封装基板的导电特征的方法。
背景技术
借由积体电路的工艺技术演进，积体电路内关于布线密度、传输速率以及防止信号干扰等，可提升整体积体电路效能的相关需求也随之提高。其中，制造完成的积体电路必须通过后段工艺(back end of line，BEOL)以及封装等工艺，将积体电路与实际应用的电子元件间，做电性连接。然而，随着微缩工艺的进步，使得积体电路的体积不断缩减，其中较高阶的封装工艺所制成的封装体多半需应用积体电路载板(IC carrier)中介于积体电路与印刷电路板之间。概括来说，积体电路载板通过内部线路连接积体电路与印刷电路板，用以沟通积体电路与印刷电路板间的信号，并同时赋予保护电路与散热等功能。由于来自积体电路与印刷电路板的信号需通过积体电路载板传递，因此，积体电路载板传递信号的品质，也对于积体电路整体的效能表现有实质的影响。
目前，市面上常见连接积体电路与积体电路载板的方法大致上可分为覆晶(flip chip，FC)技术以及打线(wire bounded，WB)技术两种。然而，无论是采用前述何种积体电路载板，肇因于制造方法的限制，多数积体电路载板于制造内部线路时，载板上各区域的残铜率差异极大，使得所制造的作为内部线路的导电特征的高度或厚度的均匀性较差，进而影响后续信号的传递。甚或，匹配各区域的阻抗(impedance)以消除杂讯的方法，也因较差的厚度均匀性而无法解决。由此可见，上述现有的架构，显然仍存在不便与缺陷，而有待加以进一步改进。为了解决上述问题，相关领域莫不费尽心思来谋求解决之道，但长久以来一直未见适用的方式被发展完成。因此，如何能有效解决上述问题，实属当前重要研发课题之一，也成为当前相关领域亟需改进的目标。
发明内容
本发明的目的在于提供一种封装基板的线路制作方法，其利用化学机械研磨工艺对封装基板进行平坦化工艺，使得封装基板的光阻层与导电材料受到差异蚀刻，让封装基板的线路的厚度可通过工艺过程中蚀刻较慢的光阻层的厚度来定义，以形成厚度较为均匀的封装基板的线路。
本发明提供一种封装基板的线路制作方法，其包含在基底上形成光阻层，光阻层具有至少一个线路槽；形成导电材料，并填满线路槽；进行平坦化工艺，以移除部分的光阻层以及导电材料露出于线路槽外的部分；移除光阻层；以及进行快速蚀刻(flash etching)工艺，以蚀刻导电材料的表面。
在本发明一个或多个实施方式中，上述的封装基板的线路制作方法可还包含在基底上形成第一晶种层，优先于形成光阻层的步骤。
在本发明一个或多个实施方式中，上述的封装基板的线路制作方法可还包含在基底上形成介电层，优先于形成光阻层的步骤。介电层具有至少一个盲孔。介电层位于基底以及光阻层之间，介电层的盲孔与光阻层的至少部分的线路槽相对应。
在本发明一个或多个实施方式中，上述的封装基板的线路制作方法可还包含形成第二晶种层，形成第二晶种层的步骤包含在介电层上与盲孔中形成第二晶种层。
在本发明一个或多个实施方式中，上述的进行快速蚀刻工艺的步骤包含蚀刻第一晶种层或第二晶种层。
在本发明一个或多个实施方式中，上述的第一晶种层或第二晶种层的一部分实质上位于填满线路槽的导电材料以及基底之间。当晶种层除该部分外的其余者，自基底上被移除后，停止快速蚀刻工艺。
在本发明一个或多个实施方式中，上述的形成晶种层的步骤包含进行无电镀金属工艺。
在本发明一个或多个实施方式中，上述的形成导电材料的步骤包含进行电镀金属工艺或无电镀金属工艺。
在本发明一个或多个实施方式中，上述的进行平坦化工艺的步骤包含进行化学机械研磨(CMP)工艺。
在本发明一个或多个实施方式中，上述的化学机械研磨工艺对导电材料的厚度的蚀刻速度与对光阻层的厚度的蚀刻速度的比值为约15:1至约80:1。
与现有技术相比，本发明具有如下有益效果：本发明的一种封装基板的线路制作方法，其利用化学机械研磨工艺对封装基板进行平坦化工艺，使得封装基板的光阻层与导电材料受到差异蚀刻，让封装基板的线路的厚度可通过工艺过程中蚀刻较慢的光阻层的厚度来定义，以形成厚度较为均匀的封装基板的线路。
附图说明
本发明的上述和其他目的、特征、优点与实施例，通过下方的实施例搭配相对应的图式能更明显易懂，必须要强调的是图式的绘示为本于实务，图式绘示的不同特征并非该特征的实际尺寸比例，必须了解到这些不同特征可能会因为解说的方便而放大或缩小其尺寸：
图1绘示依据本发明多个实施方式的封装基板的线路制作方法的流程图。
图2绘示依据本发明多个实施方式的封装基板的侧视剖面图。
图3绘示依据本发明另外多个实施方式的封装基板的侧视剖面图。
图4至图9绘示依据本发明另外多个实施方式的封装基板在不同制作阶段的侧视剖面图。
除非有其他表示，在不同图式中相同的号码与符号通常被当作相对应的部件。该些图示的绘示为清楚表达该些实施方式的相关关联而非绘示该实际尺寸。
具体实施方式
以下将以图式公开本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，当一个元件被称为在…上时，它可泛指该元件直接在其他元件上，也可以是有其他元件存在于两者之中。相反地，当一个元件被称为直接在另一元件，它是不能有其他元件存在于两者的中间。如本文所用，词汇及/或包含了列出的关联项目中的一个或多个的任何组合。
此外，相对词汇，如下或底部与上或顶部，用来描述文中在附图中所示的一个元件与另一个元件的关系。相对词汇是用来描述装置在附图中所描述之外的不同方位是可以被理解的。例如，如果一附图中的装置被翻转，元件将会被描述原为位于其它元件的下侧将被定向为位于其他元件的上侧。例示性的词汇下，根据附图的特定方位可以包含下和上两种方位。同样地，如果一附图中的装置被翻转，元件将会被描述原为位于其它元件的下方或之下将被定向为位于其他元件上的上方。例示性的词汇下方或之下，可以包含上方和上方两种方位。
图1为依据本发明多个实施方式绘示的封装基板的线路制作方法100的流程图。图2绘示依据本发明多个实施方式的封装基板200的侧视剖面图。如图1所示，封装基板的线路制作方法100从步骤S110开始，在基底上形成第一晶种层。在多个实施方式中，第一晶种层可借由通过一个或多个沉积步骤形成，举例来说，通过像是电镀、无电镀(electroless plating)金属工艺、溅镀工艺及/或其他合适的工艺来形成。第一晶种层的材料可包含铜、钯、镍、钴等各自的合金或者复合及/或其他合适的导电材料。接着进行步骤S120，在第一晶种层上形成第一光阻层，其中第一光阻层具有至少一个线路槽。在多个实施方式中，第一光阻层的线路槽可通过对第一光阻层进行图样化工艺而形成。此时，线路槽可视作图样化的线路槽，配置成在后续的工艺中形成线路层。在多个实施方式中，第一光阻层的线路槽也可形成通孔，配置成在后续的工艺中形成电性连接垫。接着进行步骤S130，形成导电材料以填满第一光阻层的线路槽。在多个实施方式中，导电材料可为铜、铜合金或其他合适的导电材料。在多个实施方式中，当导电材料填满光阻层的线路槽时，导电材料需实质上高于第一光阻层远离基底的表面。在多个实施方式中，形成导电材料的方法可包含电镀金属工艺或无电镀金属工艺。
封装基板的线路制作方法100接着进行步骤S140，对封装基板远离基底的表面进行平坦化工艺，以移除部分的第一光阻层以及露出在线路槽外的导电材料。也即，导电材料高于第一光阻层远离基底的表面的部分，将于平坦化工艺的过程中被移除。在多个实施方式中，进行平坦化工艺的步骤包含进行化学机械研磨(CMP)工艺。在多个实施方式中，进行平坦化工艺时，平坦化工艺对导电材料的蚀刻速度大于对第一光阻层的蚀刻速度。在多个实施方式中，当平坦化工艺将导电材料高于第一光阻层远离基底的表面的部分移除后，第一光阻层可作为蚀刻停止层(stop layer)，配置成保护导电材料低于第一光阻层远离基底的表面的部分不被蚀刻，避免平坦化工艺过度蚀刻导电材料。在封装基板的线路制作方法100接着进行的步骤S150中，第一光阻层被移除。进一步地，在封装基板的线路制作方法100接续的步骤S160中，对封装基板进行快速蚀刻(flash etching)工艺，蚀刻与修饰导电材料的表面，并移除部分未被导电材料覆盖的第一晶种层。经蚀刻后所剩余的导电材料可形成封装基板的线路或线路层，配置成与其他元件电性连接。
如图2所示，依照封装基板的线路制作方法100的多种实施方式的步骤所制成的封装基板200。封装基板200可包含基底220以及线路层240。其中线路层240可包含导电材料250以及第一晶种层260a。而封装基板200的导电材料250以及第一晶种层260a为经平坦化工艺与快速蚀刻等工艺后剩余的部分，作为封装基板200的线路或线路层240，且导电材料250以及第一晶种层260a所组成的线路层240具有高度h1相对于基底220的表面222。
值得注意的是，此处所述的封装基板的线路制作方法100以及封装基板200仅为示例，其并非用以限制本发明。举例来说，进行步骤S110前，可在基底上形成介电层，优先于形成晶种层的步骤，将如后详述，但不限于此。应了解到，本领域具通常知识者，当可视实际需求，在不脱离本发明的精神与范围的情况下，做同等的变动与修饰，只要封装基板的线路制作方法100可借由光阻层的厚度作为限制与定义导电材料所形成的线路或线路层的高度即可。
由于封装基板的线路制作方法100，可通过选择第一光阻层材料与化学机械研磨工艺的化学成分，使得平坦化工艺对导电材料的蚀刻速度大于对第一光阻层的蚀刻速度。也即，平坦化工艺可差异蚀刻导电材料与第一光阻层，且蚀刻导电材料的速度较大。如此一来，当通过平坦化工艺移除高于第一光阻层远离基底的表面的导电材料的部分时，仅移除少部分的第一光阻层，而让第一光阻层可继续保持特定高度，且第一光阻层可同时作为平坦化工艺的蚀刻停止层，让导电材料低于第一光阻层远离基底的表面的部分受到保护，免于受到平坦化工艺的蚀刻。进一步地，封装基板的线路制作方法100可借由第一光阻层的高度定义蚀刻后封装基板的导电材料的高度。也即，封装基板的导电材料经蚀刻后形成导电特征，像是线路层240的线路或电性连接垫等。平坦化工艺因受第一光阻层保护而停止蚀刻，让导电材料的厚度接近第一光阻层远离基底的表面，而近似于第一光阻层残存的高度。举例来说，以21微米的第一光阻层作为蚀刻停止层，经平坦化工艺蚀刻后的导电材料所形成的线路或电性连接垫的高度可限制于21微米±0.5微米的范围内，在进行快速蚀刻工艺后，线路层240的线路或电性连接垫的高度略为降低，约落于20微米±0.5微米的范围内。因此，相较于以传统的制造方式形成的导电材料的高度范围约为20微米±5微米来说，封装基板的线路制作方法100所制成的封装基板，举例来说，像是封装基板200，其导电材料形成的导电特征的厚度均匀性较佳。
此外，由于封装基板的线路制作方法100所制造的封装基板，其用以连接积体电路或封装体外电路的导电材料的厚度的变动范围相对缩小，让封装积体电路时所进行的阻抗匹配(impedance matching)较易达成一致，而经阻抗匹配的封装体可降低封装体内传递电信号的杂讯。如此一来，以封装基板的线路制作方法100所制造的封装基板封装的封装体，可借由降低积体电路与封装体外电路之间沟通或传递电信号时的杂讯，进一步提升积体电路的表现。
图3为依据本发明另外多个实施方式绘示的封装基板300的侧视剖面图。如图3所示，封装基板300可包含基底320、线路层340以及介电层360。在多个实施方式中，线路层340可由部分的导电材料350(参照图6、图7)以及第二晶种层的第一部分346a组成。在多个实施方式中，线路层340可形成于介电层360远离基底320的表面364以及介电层360中。在多个实施方式中，线路层340可包含贯通介电层360的电性连接垫342以及仅位于介电层360的表面364的导电线路344等导电特征。在多个实施方式中，线路层340高于介电层360的表面364的部分具有高度h2，其中高度h2可由第二光阻层380的光阻厚度h3定义(参照图5至图7)，将如后详述。由于导电材料350以及第二晶种层的第一部分346a所形成的线路层340的导电特征(即电性连接垫342以及导电线路344)的高度h2较为一致，均匀性较佳，是故，封装基板300的阻抗匹配较易达成一致，进而降低经封装基板300中介所沟通或传递于积体电路与封装体外电路之间的电信号的杂讯。
图4至图9为依据本发明另外多个实施方式绘示的封装基板300在不同制作阶段的侧视剖面图。如图4所示，在基底320上形成介电层360。其中介电层360具有至少一个盲孔362形成于介电层260中。介电层360的盲孔362与至少部分的第二光阻层380的线路槽382相对应(如图5所绘示)。在多个实施方式中，基底320可包含图案化线路层嵌入于基底320中(图未绘示)。在多个实施方式中，可借由激光工艺或其他合适的工艺，在介电层360上形成盲孔362。
在多个实施方式中，可在介电层360的盲孔362中形成第二晶种层346(Second seed layer)，部分的第二晶种层346，像是第二晶种层的第一部分346a，可与导电材料350的一部分共同形成线路层340(参照图3)。第二晶种层346可在盲孔362形成后，通过一个或多个沉积步骤形成，举例来说，通过像是电镀、无电镀(electroless plating)金属工艺、溅镀工艺及/或其他合适的工艺来形成。第二晶种层346的材料可包含铜、钯、镍、钴等各自的合金或者复合及/或其他合适的导电材料。
接续地，在多个实施方式中，形成第二晶种层346的步骤可进一步在介电层360上以及盲孔362中形成第二晶种层346。在多个实施方式中，在此步骤所形成的第二晶种层346也可视作连接第二晶种层346形成于盲孔362中的部分的延伸，并形成于介电层360的表面364远离基底320的一侧。在多个实施方式中，此处所述的第二晶种层346同样可通过进行像是电镀、无电镀金属工艺、溅镀工艺及/或其他合适的工艺来形成。而第二晶种层346的材料可包含铜、钯、镍、钴等各自的合金或者复合及/或其他合适的导电材料。
参照图5，在多个实施方式中，第二光阻层380形成于介电层360远离基底320的表面364。其中第二光阻层380可具有线路槽382。换句话说，介电层360位于第二光阻层380以及基底320之间。在多个实施方式中，可通过压膜工艺、曝光工艺、显影工艺或其他合适的微缩影工艺，以图样化第二光阻层380，并形成线路槽382。线路槽382可进一步分为对应于连通介电层360中的盲孔362的线路槽382a以及受第二晶种层346封闭一端所形成的线路槽382b。在多个实施方式中，第二光阻层380远离基底320的表面386至第二晶种层346位于介电层360的表面364的部分间，具有光阻厚度h3。
参照图6，在多个实施方式中，导电材料350被形成，并填满第二光阻层380的线路槽382，其中导电材料350自第二晶种层346远离基底320的表面形成，可在后续的工艺中共同形成线路层340。由于受第二光阻层380的限制，导电材料350可形成于线路槽382中，而所形成的导电材料350远离基底320的表面实质上高于光阻层380远离基底320的表面384。换句话说，导电材料350距离第二晶种层346远离介电层360的表面的距离大于光阻厚度h3。举例来说，若以21微米的第二光阻层380为例，所形成的导电材料350相对导电层远离基底320可具有约25±5微米的高度，以减少或避免在封装基板300的不同区域中，所形成的导电材料350因厚度不足而无法高于光阻层380。在多个实施方式中，可通过进行像是电镀、无电镀金属工艺、溅镀工艺及/或其他合适的工艺，形成导电材料350。导电材料350的材料可包含铜、钯、镍、钴等各自的合金或者复合及/或其他合适的导电材料。
参照图7，在多个实施方式中，对封装基板300远离基底320的表面进行平坦化工艺700，以移除部分的第二光阻层380形成新的第二光阻层380的表面384’，同时移除露出于第二光阻层380的线路槽382外的导电材料350(如图6所示)，形成导电材料350’。换句话说，进行平坦化工艺700的过程中，光阻层380以及图6的导电材料350都同样被蚀刻或平坦化，使得光阻厚度h3变为光阻厚度h3’，且导电材料350高于第二晶种层346远离介电层360的表面的部分的高度接近于光阻厚度h3’。在多个实施方式中，由部分的导电材料350以及第二晶种层的第一部分346a所形成的线路层340，可在第二光阻层380的线路槽382的通孔382a以及盲孔382b中分别形成像是电性连接垫342以及导电线路344等导电特征，但不限于此。
在本发明的多个实施方式中，所进行的平坦化工艺700，举例来说，如化学机械研磨工艺，其对导电材料350的厚度的蚀刻速度与对光阻层380的厚度的蚀刻速度的比值为约15:1至约80:1，但不限于此。本领域具有通常知识者，可视实际需要，在不脱离本发明的精神和范围下，做适度的修改与变动。只要平坦化工艺700，如化学机械研磨工艺，对导电材料350以及光阻层380的厚度的蚀刻比大于1即可。在多个实施方式中，可通过调整平坦化工艺700对导电材料350以及光阻层380的蚀刻比，来控制光阻层380所残存的光阻厚度h3’。
参照图8，在多个实施方式中，借由一个或多个工艺移除光阻层380，进而暴露经平坦化工艺处理后的导电材料350以及第二晶种层的第二部分346b(参照图6、图7)。值得注意的是，图6中所绘示的导电材料350是叠加在部分的第二晶种层346所形成(如第二晶种层的第一部分346a)。换句话说，第二晶种层346可进一步分为位于填满线路槽的通孔382a以及盲孔382b的导电材料350与基底320之间的第二晶种层的第一部分346a(可视为连接部，但此处所述的连接部实质上已与图9中电性连接垫342以及导电线路344结合成一体)，以及未被导电材料350覆盖而暴露的第二晶种层的第二部分346b。
同时参照图8、图9，在多个实施方式中，对图8中暴露的导电材料350’以及第二晶种层的第二部分346b进行快速蚀刻工艺。蚀刻与修饰导电材料350’的表面。同时，快速蚀刻工艺也对第二晶种层的第二部分346b进行蚀刻，剩余的导电材料350’与第二晶种层的第一部分346a共同形成线路层340的导电特征，如电性连接垫342与导电线路344等。在多个实施方式中，快速蚀刻工艺将持续进行，直到第二晶种层的第二部分346b被消除才停止。换句话说，当第二晶种层346除第二晶种层的第一部分346a外的其余者(也即第二晶种层的第二部分346b)，自基底320被移除后，即停止对导电材料350’以及第二晶种层346的快速蚀刻工艺，并暴露介电层360。由于第二晶种层346的结构与导电材料350’的结构不同。举例来说，第二晶种层346可为无电镀金属工艺所形成的较松散的金属结构，而导电材料350’可为电镀金属工艺所形成的较致密的金属结构。因此，在多个实施方式中，快速蚀刻工艺对第二晶种层的第二部分346b的厚度的蚀刻速度大于对导电材料350’的厚度的蚀刻速度，使得第二晶种层的第二部分346b较易被蚀刻。举例来说，快速蚀刻工艺对第二晶种层的第二部分346b的蚀刻速度与对导电材料350’的蚀刻速度的比值为1.5:1，但不限于此。经快速蚀刻工艺蚀刻而残存的导电材料350’与第二晶种层的第一部分346a可进一步共同形成线路层340，如电性连接垫342以及导电线路344等导电特征，且线路层340的电性连接垫242以及导电线路244暴露的表面因受到快速蚀刻工艺的修饰而较为平整。同时，线路层340的电性连接垫242以及导电线路244相对介电层260的表面264可具有高度h2，而此高度h2略低于光阻厚度h3’。是故，封装基板300的线路层340相对介电层360的表面364的高度h2，可通过光阻层380的光阻厚度h3’来定义，而较为均匀。
在多个实施方式中，此处所述的快速蚀刻工艺的条件可如下表所示：
成分 H2O2 H2SO4 CU2+ Cl-
浓度 2％～10％ 2％～15％ <50g/L <30ppm
综上所述，本发明公开了一种封装基板的线路制作方法，其包含在基底上形成具有至少一个线路槽的光阻层；形成导电材料，填满线路槽；进行平坦化工艺，以移除部分的光阻层以及导电材料露出于线路槽外的部分；移除光阻层；以及进行快速蚀刻工艺，以蚀刻导电材料的表面。由于封装基板的线路制作方法借由化学机械研磨工艺对封装基板进行平坦化工艺，使得封装基板的光阻层与导电材料受到差异蚀刻，让封装基板的线路的厚度可通过工艺过程中蚀刻较慢的光阻层的厚度来定义，以形成厚度较为均匀的封装基板的线路。
虽然本发明已经以实施方式公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种变动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种封装基板的线路制作方法，其特征在于，所述封装基板的线路制作方法包含：
在基底上形成光阻层，所述光阻层具有至少一个线路槽；
形成导电材料，并填满所述线路槽；
进行平坦化工艺，以移除部分的所述光阻层以及所述导电材料露出于所述线路槽外的部分；
移除所述光阻层；以及
进行快速蚀刻工艺，以蚀刻所述导电材料的表面。
2.如权利要求1所述的封装基板的线路制作方法，其特征在于，所述封装基板的线路制作方法还包含在所述基底上形成晶种层，优先于形成所述光阻层的步骤。
3.如权利要求2所述的封装基板的线路制作方法，其特征在于，所述封装基板的线路制作方法还包含在所述基底上形成介电层，优先于形成所述光阻层，所述介电层具有至少一个盲孔，其中所述介电层位于所述基底以及所述光阻层之间，所述盲孔与所述光阻层的至少部分的所述线路槽相对应。
4.如权利要求3所述的封装基板的线路制作方法，其特征在于，形成所述晶种层的步骤包含在所述介电层上与所述盲孔中形成所述晶种层。
5.如权利要求2所述的封装基板的线路制作方法，其特征在于，进行所述快速蚀刻工艺的步骤包含蚀刻所述晶种层。
6.如权利要求5所述的封装基板的线路制作方法，其特征在于，所述晶种层的一部分实质上位于填满所述线路槽的所述导电材料以及所述基底之间，当所述晶种层除所述部分的其余者，自所述基底上被移除后，停止所述快速蚀刻工艺。
7.如权利要求2所述的封装基板的线路制作方法，其特征在于，形成所述晶种层的所述步骤包含进行无电镀金属工艺。
8.如权利要求1所述的封装基板的线路制作方法，其特征在于，形成所述导电材料的所述步骤包含进行电镀金属工艺或无电镀金属工艺。
9.如权利要求1所述的封装基板的线路制作方法，其特征在于，进行所述平坦化工艺包含进行化学机械研磨工艺。
10.如权利要求9所述的封装基板的线路制作方法，其特征在于，所述化学机械研磨工艺对所述导电材料的厚度的蚀刻速度与对所述光阻层的厚度的蚀刻速度的比值为约15:1至约80:1。
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