CN104134643B - 具有超细间距倒装芯片凸点的基板 - Google Patents

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Abstract

一种将芯片连接至具有外层的基板上的方法，所述外层包括嵌入在如焊料掩膜的电介质中的通孔柱，其中通孔柱的端部与所述电介质齐平，该方法包括以下步骤：(o)任选地移除有机涂层；(p)将具有端接焊料凸点的引脚的芯片定位为与通孔柱暴露端接触；和(q)加热并熔融焊料凸点并使焊料润湿通孔端部。

Description

具有超细间距倒装芯片凸点的基板
技术领域
本发明涉及端接互连结构以及芯片与基板之间的连接。
背景技术
在对于越来越复杂的电子元件的小型化需求越来越大的带动下，诸如计 算和电信设备等消费电子产品的集成度越来越高。这已经导致要求支撑结构 如IC基板和IC插件具有通过介电材料彼此电绝缘且高密度的多个导电层和 通孔。
这种支撑结构的总体要求是可靠性和适当的电气性能、薄度、刚度、平 坦度、散热性好和有竞争力的单价。
在实现这些要求的各种途径中，一种广泛实施的创建层间互连通孔的制 造技术是采用激光钻孔，所钻出的孔穿透后续布置的介电基板直到最后的金 属层，用以后续填充金属，通常是铜，该金属通过镀覆技术沉积在其中。这 种成孔方法有时也被称为“钻填(drill & fill)”，由此产生的通孔可称为“钻填 通孔”。
钻填通孔方法存在多个缺点。因为每个通孔需要单独钻孔，所以生产率 受限并且制造复杂的多通孔IC基板和插件的成本变得高昂。在大型阵列中， 通过钻填方法难以生产出高密度和高品质的彼此紧密相邻且具有不同的尺寸 和形状的通孔。此外，激光钻出的通孔具有穿过介电材料厚度的粗糙侧壁和 内向锥度。该锥度减小了通孔的有效直径。特别是在超小通孔直径的情况 下，也可能对于在先的导电金属层的电接触产生不利影响，由此导致可靠性 问题。此外，在被钻的电介质是包括聚合物基质中的玻璃或陶瓷纤维的复合 材料时，侧壁特别粗糙，并且这种粗糙度可能会产生附加的杂散电感。
钻出的通孔的填充过程通常是通过铜电镀来完成的。电镀填充钻孔可能 导致凹坑，即在通孔端部出现小坑。或者，当通孔通道被填充超过其容纳量 的铜时，可能造成溢出，从而产生突出超过周围材料的半球形上表面。凹坑 和溢出二者往往在如制造高密度基板和插件时所需的后续上下堆叠通孔时造 成困难。此外，应该认识到，大的通孔通道难以均匀填充，特别是在其位于 插件或IC基板设计的同一互连层内的较小通孔附近时。
虽然可接受的尺寸和可靠性正在随着时间的推移而改善，但是上文所述 的缺点是钻填技术的内在缺陷，并且预计会限制可能的通孔尺寸范围。还应 该注意的是，激光钻孔是制造圆形通孔通道的最好方法。虽然理论上可以通 过激光铣削制造狭缝形状的通孔通道，但是实际上可制造的几何形状范围比 较有限，并且在给定支撑结构中的通孔通常是圆柱形的并且是基本相同的。
通过钻填工艺制造通孔是昂贵的，并且难以利用相对具有成本效益的电 镀工艺用铜来均匀和一致地填充由此形成的通孔通道。
在复合介电材料中激光钻出的孔实际上被限制在60×10-6m的最小直径， 并且由于所涉及的烧蚀过程以及所钻的复合材料的性质，甚至因此而遭受到 显著的锥度形状以及粗糙侧壁的不利影响。
除了上文所述的激光钻孔的其它限制外，钻填技术的另一限制在于难以 在同一层中产生不同直径的通孔，这是因为当钻出不同尺寸的通孔通道并随 后用金属填充以制造不同尺寸通孔时，通孔通道的填充速率不同所致。因 此，作为钻填技术的特征性的凹坑或溢出的典型问题进一步恶化，因为不可 能对不同尺寸通孔同时优化沉积技术。
克服钻填方法的多个缺点的可选解决方案是利用又称为“图案镀覆 (patternplating)”的技术，通过将铜或其它金属沉积到在光刻胶中形成的图 案内来制造通孔。
在图案镀覆中，首先沉积种子层。然后在其上沉积光刻胶层，随后曝光 形成图案，并且选择性地移除以制成暴露出种子层的沟槽。通过将铜沉积到 光刻胶沟槽中来形成通孔柱。然后移除剩余的光刻胶，蚀刻掉种子层，并在 其上及其周边层压通常为聚合物浸渍玻璃纤维毡的介电材料，以包围所述通 孔柱。然后，可以使用各种技术和工艺来平坦化所述介电材料，移除其一部 分以暴露出通孔柱的端部，从而允许由此导电接地，用于在其上形成下一金 属层。可在其上通过重复该过程来沉积后续的金属导体层和通孔柱，以形成所需的多层结构。
在一个替代性的但紧密关联的技术即下文所称的“面板镀覆(panel plating)”中，将连续的金属或合金层沉积到基板上。在基板的顶部沉积光刻 胶层，并在其中显影出图案。剥除被显影的光刻胶图案，选择性地暴露出其 下的金属，该金属可随后被蚀刻掉。未显影的光刻胶保护其下方的金属不被 蚀刻掉，并留下直立的特征结构和通孔的图案。
在剥除掉未显影的光刻胶后，可以在直立的铜特征结构和/或通孔柱上和 周边层压介电材料，如聚合物浸渍玻璃纤维毡。在平坦化后，可通过重复该 过程在其上沉积后续的金属导体层和通孔柱，以构建所需的多层结构。
通过上述图案镀覆或面板镀覆方法形成的通孔层通常被称为铜制的“通孔 柱(via post)”和特征层。
应该认识到，微电子演化的一般推动力涉及制造更小、更薄、更轻和更 大功率的具有高可靠性产品。使用厚且有芯的互连不能得到超轻薄的产品。 为了在互连IC基板或“插件”中形成更高密度的结构，需要具有甚至更小连接 的更多层。事实上，有时希望彼此交叠地堆叠元件。
如果在铜或其它合适的牺牲基板上沉积镀覆层压结构，则可以蚀刻掉基 板，留下独立的无芯层压结构。可以在预先附着至牺牲基板上的侧面上沉积 其它层，由此能够构建双面积层，从而最大限度地减少翘曲并有助于实现平 坦化。
一种制造高密度互连的灵活技术是构建包括在电介质基质中的具有多种 几何形状和形式的金属通孔或特征结构在内的图案或面板镀覆的多层结构。 金属可以是铜，电介质可以是纤维增强聚合物，通常是具有高玻璃化转变温 度(Tg)的聚合物，如聚酰亚胺。这些互连可以是有芯的或无芯的，并可包 括用于堆叠元件的空腔。它们可具有奇数或偶数层，且所述通孔可能具有非 圆形的形状。实现技术描述在授予Amitec-AdvancedMultilayer Interconnect Technologies Ltd.的现有专利中。
例如，赫尔维茨(Hurwitz)等人的题为“高级多层无芯支撑结构及其制 造方法(Advanced Multilayer Coreless Support Structures and Method for TheirFabrication)”的美国专利US 7,682,972描述了一种制造包括在电介质中的通 孔阵列的独立膜的方法，所述膜用作构建优异的电子支撑结构的预型体，该 方法包括以下步骤：在包围牺牲载体的电介质中制造导电通孔膜，和将所述 膜与牺牲载体分离以形成独立的层压阵列。基于该独立膜的电子基板可通过 将所述层压阵列减薄和平坦化，随后对通孔进行端接来形成。该公报通过引 用全文并入本文。
赫尔维茨(Hurwitz)等人的题为“用于芯片封装的无芯空腔基板及其制 造方法(Coreless Cavity Substrates for Chip Packaging and Their Fabrication)” 的美国专利US7,669,320描述了一种制造IC支撑体的方法，所述IC支撑体 用于支撑与第二IC芯片串联的第一IC芯片；所述IC支撑体包括在绝缘周围 材料中的铜特征结构和通孔的交替层的堆叠，所述第一IC芯片粘合至所述 IC支撑体，所述第二IC芯片粘合在所述IC支撑体内部的空腔中，其中所述 空腔是通过蚀刻掉铜基座和选择性蚀刻掉累积的铜而形成的。该公报通过引 用全文并入本文。
赫尔维茨(Hurwitz)等人的题为“集成电路支撑结构及其制造方法 (IntegratedCircuit Support Structures and Their Fabrication)”的美国专利US 7,635,641描述了一种制造电子基板的方法，包括以下步骤：(A)选择第一基 础层；(B)将蚀刻阻挡层沉积到所述第一基础层上；(C)形成交替的导电层和 绝缘层的第一半堆叠体，所述导电层通过贯穿绝缘层的通孔而互连；(D)将第 二基础层施加到所述第一半堆叠体上；(E)将光刻胶保护涂层施加到第二基础 层上；(F)蚀刻掉所述第一基础层；(G)移除所述光刻胶保护涂层；(H)移除所 述第一蚀刻阻挡层；(I)构建交替的导电层和绝缘层的第二半堆叠体，导电层通过贯穿绝缘层的通孔而互连；其中所述第二半堆叠体具有与第一半堆叠体 基本对称的构造；(J)将绝缘层施加到交替的导电层和绝缘层的所述第二半堆 叠体上；(K)移除所述第二基础层，以及，(L)通过将通孔端部暴露在所述堆 叠体的外表面上并对其施加端子来对基板进行端接。该公报通过引用全文并 入本文。
在美国专利US7,682,972、US7,669,320和US7,635,641中描述的通孔柱 技术使得可以同时通过电镀大量通孔从而实现大规模生产。如前所述，现有 的钻填通孔的有效最小直径约为60微米。与之区别的是，采用光刻胶和电镀 的通孔柱技术能够获得更高的通孔密度。可以实现小至30微米直径的通孔直 径并且可以在同一层中共同制造多种几何尺寸和形状的通孔。
随着时间的推移，预期钻填技术和通孔柱沉积技术两者都将能够实现制 造进一步微型化的并且具有更高密度的通孔和特征结构的基板。然而，很明 显的是，通孔柱技术的发展将会持续保持竞争能力。
基板能够使芯片与其它元件连接。芯片必须以提供可靠电连接的方式连 接在基板上，从而实现芯片与基板之间的电通信。
用于将基板与芯片互连的高密度引线技术是已经确立的“倒装芯片技 术”，其中在芯片端接焊盘上生长焊料凸点、无铅焊料凸点或在其顶端含有焊 料或无铅焊料的铜凸点，然后将芯片倒装以将其凸点互连在基板的上表面焊 盘上。由于芯片的凸点和间距变得越来越密集，所以先进基板通常配有自身 凸点以辅助与芯片凸点的互连。这种在基板焊盘上的凸点也称为“SoP(焊盘 上焊料)”凸点并且通常由焊料或无铅焊料构成。一般通过丝网印刷随后回流 焊或者通过电镀工艺随后回流焊将这种凸点施加到基板的端接焊盘上。这种 凸点一般利用热和压力“模制”以生成顶部平坦表面，从而能够有助于安放来 自芯片侧的凸点。
当芯片凸点与SoP凸点通过回流焊进行接触时，SoP凸点的焊料材料有 助于生成与芯片凸点的可靠的机械和电接触。如果没有SoP，则芯片凸点的 焊料材料可能不足或者可能不能完全流动并润湿基板端接焊盘的整个表面， 由此导致可靠性危险，抑或导致芯片与基板断开。这确实是一个合理的关注 点，因为大部分基板都具有天然延展在端接基板焊盘上的掩膜外防护层，由 此使得这些焊盘在没有SoP凸点的情况下难以进入。
应该认识到，芯片凸点的尺寸和间距必须与SoP凸点的尺寸和间距尽可 能地对齐。随着芯片技术目前的发展，芯片变得越来越密集，因此正如越来 越高的接触密度所要求的那样，连接凸点将不得不变得越来越小并且排列地 越来越密集。因此，在基板上施加SoP凸点变得越来越具有挑战性。在本质 上，施加SoP是一个良品率低于先前基板制造步骤的工艺，并且是基板制造 中的最终工艺步骤之一，由此增加了废品率、返工率、测试率和成本。此 外，下一代的SoP凸点的间距会更细，所以相邻凸点之间在回流焊后以及在 芯片装配期间短路故障的可能性就越大，由此进一步降低了良品率并增加了 总体封装成本。
由于通孔柱尺寸缩减，使得保持单个导线彼此电绝缘以防止短路变得越 加困难。焊接也变得棘手，因为焊料过少可能会导致某些连接断路。然而， 焊料过多则存在相邻连接之间短路的风险。
焊料凸点的电镀是已知的。例如，参见授予Yung的美国专利US 5,162,257和US 5,293,006以及授予Rinne的美国专利US 6,117,299。
随着对于微型化程度逐渐提高以及复杂程度增加的现有推动力所导致的 焊料凸点的密度增加和尺寸缩减，在回流焊期间焊料熔融时防止短路变得越 来越困难。
制造基板上焊料凸点的具体问题在于将凸点与下方的铜通孔准确对准， 这是提供良好的电和机械连接所要求的。
本发明的实施方案解决了这些问题。
发明内容
需要在多层电子支撑结构上提供与多层电子支撑结构的铜通孔对准的 SoP凸点。
本发明的第一方面涉及提供一种多层复合电子结构，包括在X-Y平面内 延伸的特征层，每个相邻成对的特征层被内通孔层分隔开，所述通孔层包括 在垂直于X-Y平面的Z方向上连接相邻特征层的通孔柱，所述通孔柱嵌入在 内层电介质中，所述多层复合结构还包括至少一个外端子层，所述至少一个 外端子层包括至少一个微凸点，其中所述至少一个微凸点包括顶端覆盖有可 焊材料的通孔柱。
通常，所述至少一个外端子层包括微凸点二维阵列。
任选地，所述微凸点的厚度在15微米到50微米之间。
任选地，所述可焊材料选自包括铅、锡、铅锡合金、锡银合金、锡银铜 合金、锡铜合金和锡铜镍合金的组别。
通常，所述可焊材料是锡基的。
优选地，所述可焊材料是无铅的。
优选地，所述至少一个微凸点的直径在与芯片凸点兼容的范围内。
通常，所述至少一个微凸点的直径在60至110微米的范围内。
任选地，所述至少一个微凸点的最小直径为25微米。
任选地，相邻的微凸点的最小间隔为15微米。
任选地，所述微凸点的间距为40微米。
任选地，所述外电介质具有小于100nm的平滑度。
任选地，所述外电介质具有小于50nm的平滑度。
任选地，所述外电介质选自包括NX04H(Sekisui)、HBI-800TR67680 (Taiyo)和GX-13(Afinomoto)的组别。
本发明的第二方面涉及一种对多层复合结构具有嵌入在电介质中的通孔 柱的外层的一面进行端接的方法，包括以下步骤：
(i)减薄所述外层以暴露出铜通孔；
(ii)在被减薄的表面上溅射铜层；
(iii)施加、曝光和显影出倒数第二光刻胶图案；
(iv)在该图案中电镀外特征层；
(v)剥除所述倒数第二光刻胶图案；
(vi)施加、曝光和显影出与微凸点所需图案对应的最终光刻胶图案；
(vii)在所述最终光刻胶图案中图案镀覆铜通孔柱；
(viii)在所述铜通孔柱上图案镀覆可焊金属；
(ix)剥除所述最终光刻胶图案
(x)蚀刻掉种子层；
(xi)层压电介质外层；
(xiv)等离子体蚀刻所述电介质外层以暴露出所述通孔柱的焊帽；和
(xv)对所述通孔柱的焊帽进行表面处理。
任选地，所述电介质外层选自包括膜电介质和干膜焊料掩膜的组别。
任选地，对所述通孔柱的焊帽进行表面处理的步骤(xv)包括通过沿通孔 柱轴对焊帽施加压力进行模压从而形成平坦模制焊帽。
任选地，对所述通孔柱的焊帽进行表面处理的步骤(xv)包括通过沿通孔 柱轴施加压力并同时加热以在压力下产生回流而进行模压，从而形成平坦模 制焊帽。
任选地，对所述通孔柱的焊帽进行表面处理的步骤(xv)包括在不加压的 情况下加热以产生回流，使得焊帽由于表面压力而形成圆顶形。
任选地，该方法还包括步骤(xii)—平坦化所述电介质外层。
任选地，所述平坦化包括化学机械抛光。
任选地，所述等离子体蚀刻的步骤包括在低压气氛下暴露于离子轰击， 所述气氛包括电离至少一种选自包括氧、四氟化碳和氟的组别的气体。
任选地，该方法还包括在基板的另一面上施加端子。
在一个实施方案中，施加端子包括：
(a)减薄所述另一面以暴露出铜通孔的端部；
(b)溅射铜种子层；
(c)施加、曝光并显影光刻胶层；
(d)在光刻胶中电镀铜焊盘；
(e)移除所述光刻胶层；和
(f)在基板上的铜焊盘之间及其上方沉积焊料掩膜。
第三方面涉及一种将可焊凸点施加至通孔柱端部的方法，包括在图案化 的光刻胶中电镀通孔柱；在通孔柱上镀覆可焊材料；移除光刻胶以暴露出通 孔柱和可焊材料；施加电介质层；和等离子体蚀刻所述电介质层以留下直立 的焊帽。
通常，该方法还包括对焊帽进行表面处理。
任选地，所述致密化包括以下至少其一：(i)沿通孔柱轴施加压力以模压 焊帽和(ii)加热以使焊帽回流。
附图说明
为了更好地理解本发明并示出本发明的实施方式，纯粹以举例的方式作 出参考，参照附图。
具体参照附图时，必须强调的是特定的图示是示例性的并且目的仅在于 说明性地讨论本发明的优选实施方案，并且基于提供被认为是对于本发明的 原理和概念方面的描述最有用和最易于理解的图示的原因而被呈现。就此而 言，没有试图将本发明的结构细节以超出对本发明基本理解所必需的详细程 度来图示；参照附图的说明使本领域技术人员明显认识到本发明的几种形式 可如何实际体现出来。在附图中：
图1是图示在多层复合电子结构上制造极微细间距的球栅阵列端子以利 用倒装芯片技术将其与IC连接的工艺步骤的流程图；
图1(i)是多层复合电子结构的示意图；
图1(ii)是图1(i)的多层复合电子结构的第一面被减薄以暴露出嵌入柱端 部的示意图；
图1(iii)是图1(ii)的多层复合电子结构的被减薄表面上溅射铜种子层的示 意图；
图1(iv)是图1(iii)的多层复合电子结构在施加、曝光并显影出光刻胶以提 供焊盘图案后的示意图；
图1(v)是图1(iv)的多层复合电子结构在光刻胶层中镀铜后的示意图；
图1(vi)是在剥除光刻胶后具有直立铜焊盘的多层复合电子结构的示意 图；
图1(vii)是在施加、曝光并显影出光刻胶以提供端子引脚图案后的多层复合电子结构的示意图；
图1(viii)是在图案化的光刻胶中镀铜后的多层复合电子结构的示意图；
图1(ix)是在图案化的光刻胶中的铜上镀覆可焊金属或合金后的多层复合 电子结构的示意图；
图1(x)是在剥除光刻胶后具有直立的铜和焊料凸点阵列的多层复合电子 结构的示意图；
图1(xi)是在蚀刻掉铜种子层后具有直立的铜和焊料凸点阵列的多层复合 电子结构的示意图；
图1(xii)是在焊料凸点阵列上层压有膜电介质或干膜焊料掩膜的多层复合 电子结构的示意图；
图1(xiii)是在通常利用化学机械抛光(CMP)对在焊料凸点阵列上层压 的膜电介质或干膜焊料掩膜进行平坦化的任选步骤后的多层复合电子结构的 示意图；
图1(xiv)a示出被研磨暴露出铜通孔端部的多层复合电子结构的另一面；
图1(xiv)b示出其上溅射有铜种子层的多层复合电子结构的另一面；
图1(xiv)c示出具有经施加、曝光和显影后的光刻胶图案的多层复合电子 结构的另一面；
图1(xiv)d示出具有电镀在光刻胶图案中的铜层的多层复合电子结构的另 一面；
图1(xiv)e示出剥除光刻胶后的多层复合电子结构的另一面；
图1(xiv)f示出蚀刻掉种子层后的多层复合电子结构的另一面；
图1(xiv)g示出沉积图案化的焊料掩膜后的多层复合电子结构的另一面；
图1(xv)示出在对电介质膜进行减薄以暴露出在铜通孔柱上的焊帽后的第 一面；
图1(xvi)a示出在压力下进行致密化处理后的第一面；
图1(xvi)b示出通过回流焊进行致密化处理后的第一面；
图2是图示对具有球栅阵列的基板另一面进行端接的工艺流程图；
图3是内嵌等离子体蚀刻站的示意图；
图4a是扫描电子显微照片(SEM显微照片)，从上方拍摄，即角度为0° 示出在基板表面上间隔有电介质的铜焊盘，还示出基板上直立的铜通孔柱；
图4b是扫描电子显微照片，从上方且成45°角示出在基板表面上间隔有电介质的铜焊盘以及基板上直立的铜通孔柱，以例如比例尺为100微米的放 大倍数；
图4c是扫描电子显微照片，从上方且成45°角示出在基板表面上间隔有 电介质的铜焊盘以及基板上具有直立的铜通孔柱，以例如比例尺为20微米的 放大倍数，并且铜通孔柱和其上电镀的锡层均清晰可见；
图4d是扫描电子显微照片，其为图4c的倾斜放大，示出回流焊后为圆 顶的锡层410；
图4e是极高放大倍数的扫描电子显微照片，其中比例尺为10微米，示 出具有电镀在其上的锡帽407的直立铜通孔405，其中使用相同的图案化光 刻胶以实现最佳的对准；
图4f是极高放大倍数的扫描电子显微照片，其中比例尺为10微米，示 出如图4e所示的具有电镀在其上的锡帽407的直立铜通孔405，但在接受回 流之后；
图4g是中等放大倍数的扫描电子显微照片，示出在通孔柱的轴向上受压 的焊帽；
图4h是较高放大倍数的扫描电子显微照片，示出在通孔柱的轴向上受压 的焊帽；
图4i是中等放大倍数的扫描电子显微照片，示出在通孔柱的轴向上受压 的焊帽；
图4j是较高放大倍数的扫描电子显微照片，示出在通孔柱的轴向上受压 的焊帽，其插入压机中并被加热以产生回流。
在各个附图中相同的附图标记和标识表示相同的要素。
具体实施方式
在以下说明中，涉及的是由在电介质基体中的金属通孔构成的支撑结 构，特别是在聚合物基体中的铜通孔柱，如玻璃纤维增强的聚酰亚胺、环氧 树脂或BT(双马来酰亚胺/三嗪)或它们的混合物。
可以制造包括具有大量通孔柱的极大阵列基板的大面板是珠海越亚公司(ACCESS)的光刻胶和图案或面板镀覆和层压技术的特征，如在赫尔维茨 (Hurwitz)等人的美国专利US 7,682,972、US 7,669,320和US 7,635,641中 所描述的，其通过引用并入本文。这样的面板是基本平坦和基本光滑的。
利用光刻胶电镀制造通孔并且该通孔窄于通过钻填技术形成的通孔是珠 海越亚公司(ACCESS)技术的另一特征。目前，最窄的钻填通孔为约60微 米。通过利用光刻胶进行电镀，可以获得低于50微米，甚至小到30微米的 分辨率。将IC连接至这样的基板是非常具有挑战性的。一种倒装芯片连接方 式是提供焊盘上焊料(SoP)端子，其中焊料凸点被施加至支撑结构上以端 接铜通孔。由于微细的间距以及小尺度导致难以实现。
本发明的实施方案解决了这一问题，采取的手段是在支撑结构的铜通孔 端部处提供焊料凸点。
一个实施方案包括具有锡端的铜柱。
参照图1以及图1(i)～1(xiv)，描述一种利用倒装芯片技术在多层复合电 子结构上制造极细间距球栅阵列端子(ball grid array terminations)用于在其 上连接IC的方法。
首先，得到现有技术的多层复合支撑结构—步骤1(i)。如图1(i)所示，多 层支撑结构100包括被绝缘各层的介电层110、112、114、116隔离的组件或 特征结构108的功能层102、104、106。穿过介电层的通孔118提供在相邻 的功能或特征层102、104、106之间的电连接。因此，特征层102、104、 106包括在X-Y平面内通常布置在所述层内的特征结构108，以及跨介电层 110、112、114、116导通电流的通孔118。通孔118通常设计为具有最小的 电感并得到充分的隔离以在其间具有最小的电容。
可通过钻填技术制造通孔，然而为了在制造过程中提供更大的灵活性、 更高的精度和更高效的加工过程，实现同时制造大量通孔，优选利用赫尔维 茨(Hurwitz)等人的美国专利US 7,682,972、US 7,669,320和US 7,635,641 中所描述的技术通过电镀制造通孔。通孔柱技术实现了不同直径的通孔、非 圆形通孔、法拉第笼、嵌入式无源组件及其他特征结构。应该认识到，图1(i) 只是用于说明目的的示意图。真实基板可具有更多或更少的特征层以及更多 或更少的通孔。通常，基板100包含巨大数目的通孔。通孔、特征层和电介 质以及在后续附图中其它元件的相对尺寸只是示意性绘制而非按比例绘制 的。
首先将多层复合电子结构100的芯片通过倒装芯片接合所要连接到的一 面进行减薄—步骤(ii)，以暴露出铜通孔110的端部，参见图1(ii)。可以采用 化学、机械或优选的化学机械抛光(CMP)。接着，在减薄后的表面上溅射 铜种子层120—步骤(iii)。所得结构示意性图示在图1(iii)中。
参照图1(iv)，施加光刻胶层122，将其曝光并显影以提供焊盘图案—步 骤(iv)。如图1(v)所示，随后在光刻胶中镀覆铜焊盘124—步骤(v)，铜种子层 120用作阳极。
接着，在图1(vi)中，剥除光刻胶122—步骤(vi)，暴露出直立的铜焊盘 124和其间的种子层120。
参照图1(vii)，施加第二光刻胶层126，曝光并显影以提供端子引脚图案 —步骤(vii)。
接着，在图案化的光刻胶126中镀覆铜—步骤(viii)以提供如图1(viii)所 示意性示出的结构。
在图案化光刻胶126中的铜128上电镀可焊金属或合金130，通常是锡 (Sn)—步骤(ix)，提供如图1(ix)所示意性示出的结构。
存在多种可进行电镀的可焊金属。其中最常用的是熔点183℃的锡-铅共 熔混合物Sn63Pb37。其它可焊金属包括纯铅。然而，由于限制使用铅的趋 势，开发了多种无铅焊料，包括纯锡、熔点221℃的锡银Sn96.5Ag3.5以及各 种锡银铜合金，例如熔点218-219℃的Sn96.5Ag3.0Cu0.5、熔点217-219℃的 Sn95.8Ag3.5Cu0.7、熔点217-219℃的Sn95.5Ag3.8Cu0.7、熔点217℃的 Sn95.2Ag3.8Cu1和熔点217-219℃的Sn95.5Ag4Cu0.5.还有一些无银组合物， 例如熔点227℃的Sn99.3Cu0.7和熔点227℃的Sn99.3Cu0.7+Ni。所有这些都 能很好地电镀在光刻胶中的短铜通孔柱上。另一候选的材料是纯锡。陶氏 (DOW)化学提供一种磺酸基镀锡溶液Solderon ECT Matte Tin，发现该溶液 表现良好。
应该认识到，将焊料凸点与钻填孔对准是极其困难的并且越来越困难， 因为通孔直径日益减小并且单位面积的通孔数日益增加。这降低了良品率和 可靠性。在本文所描述的方法中，使用相同的图案来电镀通孔柱以及其上的 焊料凸点。这种制造技术完全克服了这些问题，确保了焊料凸点与下方铜通 孔柱之间的良好对准。
现在，剥除光刻胶126—步骤(x)，提供如图1(x)所示的结构，该图示出 具有直立的铜和焊料凸点的阵列的多层复合电子结构。
现在，蚀刻掉铜种子层120—步骤(xi)，提供如图1(xi)所示的结构。
在焊料凸点130的阵列上层压膜电介质或干膜焊料掩膜132—步骤(xii)。 图1(xii)示出具有层压在焊料凸点130的阵列上的膜电介质或干膜焊料掩膜 132的多层复合电子结构100的示意图。
虽未示出，但应该认识到，在下方铜通孔柱128上的焊帽130彼此隔离 的同时进行回流是防止焊料流动引发相邻凸点短路的一种方法。
通常，膜电介质/干膜焊料掩膜132的表面非常凹凸不平，因此任选地， 将膜电介质/干膜焊料掩膜132进行平坦化—步骤(xiii)，参见图1(xiii)，通常 采用化学机械抛光(CMP)。
在该阶段，便于将基板100的另一面与球栅阵列端接。这样做的工艺示 于图2，并且在图1(xiv)a～图1(xiv)g中示出各种结构。
因此，参照图1(xiv)a～图1(xiv)g以及图2，为了在多层复合电子结构 100的另一面上端接，将该另一面进行研磨—步骤a，以暴露出铜通孔116的 端部，如图1(xiv)a示意性所示。然后在研磨后的表面上溅射铜—步骤b以形 成铜种子层134，如图1(xiv)b示意性所示。参照图1(xiv)c，接着施加光刻胶 136，曝光并显影—步骤c。如图1(xiv)d所示，现在在光刻胶136的图案中 电镀铜层138—步骤d。现在，剥除光刻胶136—步骤e，提供如图1(xiv)e所 示的结构。现在蚀刻掉种子层134—步骤f，提供如图1(xiv)f所示的结构，然 后在铜焊盘138周围及其上方施加图案化的焊料掩膜140—步骤g，形成如图 1(xiv)g所示的结构。
然后可以在铜焊盘138上施加焊料球以形成最终封装体的球栅阵列 (BGA)互连(在芯片装配之后)。
参照图3，示意性示出内嵌等离子体蚀刻站300。该蚀刻站包括真空室 302以及在真空室302中支撑基板306的载台304。用于等离子体蚀刻工艺的 电离气体，例如氧气、四氟化碳(CF4)和氩气，可通过入口312引入真空 室302。通过在基板306与上电极308之间保持电势差，形成等离子体区 314。当Sn暴露时，光学发射光谱分析仪310检测到终点，并且实时覆盖 铜，允许进行精确计算机控制。
通过利用图3所示意性示出的设备300进行的离子辅助等离子体蚀刻过 程，可以移除电介质膜132以暴露出焊帽130，通常是锡或锡合金—步骤 (xv)，参见图1(xv)。
在电镀之后，如果芯片装配期间不使用正确熔剂材料，可焊合金可能具 有高表面粗糙度，这可能导致在芯片装配过程中在基板凸点与芯片凸点之间 产生空隙。因此，经常需要进行表面处理例如将基板上的电镀凸点的上表面 “平滑化”或“模压”，以进一步便利化和辅助倒装芯片装配工艺—步骤(xvi)a。 可以采用不同的表面处理技术。
例如，参照图1(xvi)a，例如通过在压机中沿通孔柱轴向施加压力可以模 压焊帽。为了辅助该工艺，也可以加热，以使基板凸点回流。具有精细光滑 表面130a的平坦焊帽阵列有助于倒装芯片凸点阵列的连接以及防止在芯片与 基板凸点的界面处产生空隙。
或者，对于不含凸点的低I/O计数芯片的连接有用的是，可使基板上的 焊帽充分加热产生回流，在缺少压迫力产生模压的情况下，导致可焊材料熔 融并由于焊料液面表面张力而形成圆顶形帽130b—图1(xvi)b。在这种情况 下，基板上的非模压凸点可以直接连接无凸点芯片—直接连接在其平坦焊盘 上，可以不包含Ni/Au或其它最终金属的表面处理剂。
应该认识到，无论有没有回流，压迫确保焊帽130彼此隔离，这有助于 防止焊料流动导致相邻凸点短路。
参照图4a，其为扫描电子显微照片(SEM显微照片)，从上方，即成0° 角示出基板表面上间隔有电介质404的铜焊盘402并示出其上的直立铜通孔 柱406。比例尺为100微米，并且示出通孔柱的直径为约50微米。
参照图4b，其为扫描电子显微照片，从上方且成45°角示出基板表面上 间隔有电介质的铜焊盘以及其上的直立铜通孔柱。以例如比例尺为100微米 的放大倍数。
参照图4c，其示出为扫描电子显微照片，从上方且成45°角示出基板表 面上间隔有电介质404的铜焊盘402以及其上的直立铜通孔柱。以例如比例 尺409为20微米的放大倍数，铜通孔柱405以及其上电镀的锡层407均清晰 可见，更致密的锡407比铜405更轻。
参照图4d，其为扫描电子显微照片，具有图4c的放大倍数和倾斜度， 示出回流后圆顶状的锡层410。这是通过步骤xvi的变化方案b的工艺得到的 最终类型。
参照图4e，其为极高放大倍数的扫描电子显微照片，其中比例尺411显 示为10微米。其示出其上电镀有锡帽407的直立铜通孔405，其中使用相同 的图案化光刻胶以实现最佳对准。
在图4f中，示出图4e的极高放大倍数的扫描电子显微照片，其中比例 尺显示为10微米。在此，锡帽410已被加热，并且由于回流而形成圆顶形状 410。这是通过步骤xvi的变化方案b的工艺得到的最终类型。
参照图4g，示出电子显微照片，其中一对焊帽420受到压迫力但没有回 流。在图4h中，示出受到压迫力但没有回流的单个焊帽。施加压力会压缩焊 帽并限定焊帽，从而提供可以连接倒装芯片IC凸点的表面。
参照图4i和图4j，示出具有压缩回流焊帽425的铜通孔426，焊帽425 同时受压和回流。通过施加压力和加热，得到平坦致密的焊帽，该焊帽致密 并且与铜通孔附着良好。
理想情况下，基板凸点与芯片上的焊料凸点具有相同直径。通常为60微 米至110微米。上文描述的技术允许凸点直径小至35微米。这些凸点可以由 约20微米的空隙分隔开，从而提供55微米的间距。实际上，由15微米空隙 间隔开的15微米直径的微凸点也是可以的。
已经发现大量市售聚合物电介质膜适合层压外层的极高间距基板阵列。 这些聚合物电介质膜包括Sekisui的NX04H、Taiyo的HBI-800TR67680和 Ajinomoto的GX-13。
以上说明仅为解释而提供。应当认识到本发明能够具有许多变化方案。
已经描述了本发明的一些实施方案。然而，应该理解的是，可以在不偏 离本发明的精神和范围的情况下进行各种修改。相应地，其它实施方案落在 所附权利要求书的范围之内。
因此，本领域技术人员应该认识到本发明不限于上文中具体示出和描述 的实施方案。更确切地说，本发明的范围由所附权利要求书限定并包括本领 域技术人员在阅读前文说明后所能想到的上文所述各种技术特征的组合及子 组合以及其变化和修改。
在权利要求书中，术语“包括”及其变化形式例如“包含”、“含有”等是指 包括所列举的组件，但通常并不排除其他组件。

Claims (21)

1.一种多层复合电子结构，其包括在X-Y平面中延伸的特征层，每对相邻的特征层被内通孔层分隔开，所述通孔层包括在垂直于X-Y平面的Z方向上连接相邻特征层的内通孔柱，所述内通孔柱嵌入在内层电介质中，所述多层复合结构还包括至少一个端子外层，所述至少一个端子外层包括至少一个微凸点，其中所述至少一个微凸点包括顶端直接覆盖有焊料的外通孔柱，所述焊料完全覆盖外通孔柱的顶端并且在焊料和外通孔柱之间不存在中间焊盘层，其中所述至少一个微凸点具有光滑表面，在所述焊料表面覆盖有外电介质。
2.如权利要求1所述的多层复合电子结构，其中所述微凸点的厚度在15微米至50微米之间。
3.如权利要求1所述的多层复合电子结构，其中所述焊料选自包括铅、锡、铅锡合金、锡银合金、锡银铜合金、锡铜合金和锡铜镍合金的组别。
4.如权利要求1所述的多层复合电子结构，其中所述焊料是锡基的。
5.如权利要求1所述的多层复合电子结构，其中所述焊料是无铅的。
6.如权利要求1所述的多层复合电子结构，其中所述微凸点的直径在与芯片微凸点兼容的范围内。
7.如权利要求1所述的多层复合电子结构，其中所述微凸点的直径在60至110微米的范围内。
8.如权利要求1所述的多层复合电子结构，其中所述微凸点的直径最小为25微米。
9.如权利要求1所述的多层复合电子结构，其中所述微凸点的最小间隔为15微米。
10.如权利要求1所述的多层复合电子结构，其中所述微凸点的间距为40微米。
11.如权利要求1所述的多层复合电子结构，其中所述外电介质具有小于100nm的光滑度。
12.如权利要求11所述的多层复合电子结构，其中所述外电介质具有小于50nm的光滑度。
13.如权利要求11或12所述的多层复合电子结构，其中所述外电介质选自包括Sekisui公司的NX04H、Taiyo公司的HBI-800TR67680和Afinomoto公司的GX-13的组别。
14.一种对多层复合结构具有嵌入在电介质的通孔柱的外层的一面进行端接的方法，包括以下步骤：
(i)减薄所述外层以暴露出铜通孔；
(ii)在被减薄的表面上溅射铜层；
(iii)施加、曝光和显影出倒数第二光刻胶图案；
(iv)在该图案中电镀外特征层；
(v)剥除所述倒数第二光刻胶图案；
(vi)施加、曝光和显影出与微凸点所需图案对应的最终光刻胶图案；
(vii)在所述最终光刻胶图案中图案镀覆铜通孔柱；
(viii)在所述铜通孔柱上图案镀覆可焊金属；
(ix)剥除所述最终光刻胶图案
(x)蚀刻掉种子层；
(xi)层压电介质外层；
(xiv)等离子体蚀刻所述电介质外层以暴露出所述铜通孔柱的焊帽；和
(xv)对所述焊帽进行表面处理。
15.如权利要求14所述的方法，其中所述电介质外层选自包括膜电介质和干膜焊料掩膜的组别。
16.如权利要求14所述的方法，其中步骤(xv)包括通过沿通孔柱轴对焊帽施加压力从而形成平坦模制焊帽。
17.如权利要求14所述的方法，其中步骤(xv)包括通过沿通孔柱轴施加压力并同时加热以在压力下产生回流，从而形成平坦模制焊帽。
18.如权利要求14所述的方法，其中步骤(xv)包括在不加压的情况下加热以产生回流，使得焊帽由于表面张力而形成圆顶形。
19.如权利要求14所述的方法，其中等离子体蚀刻步骤(xiv)包括在低压气氛下暴露于离子轰击，所述气氛包括电离至少一种选自包括氧、四氟化碳和氟的组别的气体。
20.如权利要求14所述的方法，还包括步骤(xiii)在基板的另一面施加端子。
21.如权利要求20所述的方法，其中所述施加端子包括：
(a)减薄所述另一面以暴露出铜通孔端部；
(b)溅射铜种子层；
(c)施加、曝光并显影光刻胶层；
(d)在所述光刻胶中电镀铜焊盘；
(e)移除所述光刻胶；和
(f)在基板上的铜焊盘之间及其上方沉积焊料掩膜。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10014843B2 (en) * 2013-08-08 2018-07-03 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structures with embedded filters
US9642261B2 (en) * 2014-01-24 2017-05-02 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Composite electronic structure with partially exposed and protruding copper termination posts
CN104900548A (zh) * 2015-06-05 2015-09-09 华进半导体封装先导技术研发中心有限公司 低成本微凸点的制备工艺
CN107104052A (zh) * 2016-02-22 2017-08-29 欣兴电子股份有限公司 封装基板的线路制作方法
WO2018212498A1 (ko) 2017-05-15 2018-11-22 엘지이노텍 주식회사 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스
CN107195607B (zh) * 2017-07-03 2020-01-24 京东方科技集团股份有限公司 一种芯片封装方法及芯片封装结构
CN108463053B (zh) * 2018-04-26 2020-02-18 歌尔股份有限公司 一种pcb板设计方法及pcb板
EP3723117A1 (en) 2019-04-10 2020-10-14 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier and method of manufacturing the same
US11527462B2 (en) * 2019-12-13 2022-12-13 International Business Machines Corporation Circuit substrate with mixed pitch wiring
CN111293046B (zh) * 2020-02-20 2022-05-03 西安微电子技术研究所 一种芯片与tsv硅基板的倒扣焊接方法
CN116153858A (zh) * 2022-12-01 2023-05-23 之江实验室 一种多层交叉布线结构的硅转接板的制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1322010A (zh) * 2000-05-01 2001-11-14 精工爱普生株式会社 凸起的形成方法、半导体器件及其制造方法、电路板及电子机器
CN101496227A (zh) * 2005-10-11 2009-07-29 Amitec多层互连技术有限公司 新型集成电路支撑结构及其制作方法

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5162257A (en) 1991-09-13 1992-11-10 Mcnc Solder bump fabrication method
US6117299A (en) 1997-05-09 2000-09-12 Mcnc Methods of electroplating solder bumps of uniform height on integrated circuit substrates
JPH1174636A (ja) * 1997-08-28 1999-03-16 Ngk Spark Plug Co Ltd 配線基板の製造方法
US7247381B1 (en) * 1998-08-13 2007-07-24 Hitachi Chemical Company, Ltd. Adhesive for bonding circuit members, circuit board, and method of producing the same
JP2000357873A (ja) * 1999-06-17 2000-12-26 Hitachi Ltd 多層配線基板及びその製造方法
US6989600B2 (en) * 2000-04-20 2006-01-24 Renesas Technology Corporation Integrated circuit device having reduced substrate size and a method for manufacturing the same
US6592019B2 (en) * 2000-04-27 2003-07-15 Advanpack Solutions Pte. Ltd Pillar connections for semiconductor chips and method of manufacture
TW447060B (en) * 2000-06-15 2001-07-21 Orient Semiconductor Elect Ltd Method for growing a columnar bump on an integrated circuit substrate
DE60234281D1 (de) * 2001-03-14 2009-12-17 Ibiden Co Ltd Mehrschichtige Leiterplatte
US7614145B2 (en) * 2001-09-05 2009-11-10 Zeon Corporation Method for manufacturing multilayer circuit board and resin base material
JP2004186629A (ja) * 2002-12-06 2004-07-02 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004273563A (ja) * 2003-03-05 2004-09-30 Shinko Electric Ind Co Ltd 基板の製造方法及び基板
WO2005074340A1 (ja) * 2004-01-30 2005-08-11 Ibiden Co., Ltd. 多層プリント配線板及びその製造方法
JP4718305B2 (ja) * 2005-11-09 2011-07-06 新光電気工業株式会社 配線基板の製造方法および半導体装置の製造方法
TWI295842B (en) * 2006-04-19 2008-04-11 Phoenix Prec Technology Corp A method for manufacturing a coreless package substrate
IL175011A (en) 2006-04-20 2011-09-27 Amitech Ltd Coreless cavity substrates for chip packaging and their fabrication
US7682972B2 (en) 2006-06-01 2010-03-23 Amitec-Advanced Multilayer Interconnect Technoloiges Ltd. Advanced multilayer coreless support structures and method for their fabrication
JP2008108791A (ja) * 2006-10-23 2008-05-08 Fujifilm Corp 多層プリント配線基板及び多層プリント配線基板の作製方法
US7875810B2 (en) * 2006-12-08 2011-01-25 Ngk Spark Plug Co., Ltd. Electronic component-inspection wiring board and method of manufacturing the same
TWI331388B (en) * 2007-01-25 2010-10-01 Advanced Semiconductor Eng Package substrate, method of fabricating the same and chip package
JP5125768B2 (ja) * 2008-05-29 2013-01-23 富士通株式会社 電源網解析装置、電源網解析方法及び電源網解析プログラム
KR101014839B1 (ko) * 2008-07-01 2011-02-16 홍익대학교 산학협력단 3차원 ＳｉＰ의 관통형 비아와 범프의 전기화학적 가공방법
JP2010021194A (ja) * 2008-07-08 2010-01-28 Toshiba Corp 積層型半導体装置、及び積層型半導体装置の製造方法
JP5147779B2 (ja) * 2009-04-16 2013-02-20 新光電気工業株式会社 配線基板の製造方法及び半導体パッケージの製造方法
TWI393233B (zh) * 2009-08-18 2013-04-11 Unimicron Technology Corp 無核心層封裝基板及其製法
JP2011165862A (ja) * 2010-02-09 2011-08-25 Sony Corp 半導体装置、チップ・オン・チップの実装構造、半導体装置の製造方法及びチップ・オン・チップの実装構造の形成方法
JP5301490B2 (ja) * 2010-03-30 2013-09-25 富士フイルム株式会社 多層配線基板
US20110299259A1 (en) * 2010-06-04 2011-12-08 Yu-Ling Hsieh Circuit board with conductor post structure
US20130105329A1 (en) 2010-08-02 2013-05-02 Atotech Deutschland Gmbh Method to form solder deposits and non-melting bump structures on substrates
US8835226B2 (en) * 2011-02-25 2014-09-16 Rf Micro Devices, Inc. Connection using conductive vias
JP5675443B2 (ja) * 2011-03-04 2015-02-25 新光電気工業株式会社 配線基板及び配線基板の製造方法
JP5357241B2 (ja) * 2011-08-10 2013-12-04 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
JP5877673B2 (ja) * 2011-09-07 2016-03-08 新光電気工業株式会社 配線基板及びその製造方法、半導体パッケージ
US8431478B2 (en) * 2011-09-16 2013-04-30 Chipmos Technologies, Inc. Solder cap bump in semiconductor package and method of manufacturing the same
JP2013093405A (ja) * 2011-10-25 2013-05-16 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
US9978656B2 (en) * 2011-11-22 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming fine-pitch copper bump structures
US8779588B2 (en) * 2011-11-29 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures for multi-chip packaging
US8530344B1 (en) * 2012-03-22 2013-09-10 Chipbond Technology Corporation Method for manufacturing fine-pitch bumps and structure thereof
US9269593B2 (en) * 2012-05-29 2016-02-23 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structure with integral stepped stacked structures
US8997342B2 (en) * 2012-10-15 2015-04-07 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Method of fabrication, a multilayer electronic structure and structures in accordance with the method
JP5543567B2 (ja) * 2012-10-22 2014-07-09 誠 雫石 半導体素子の製造方法
US9159682B2 (en) * 2013-09-08 2015-10-13 Freescale Semiconductor, Inc. Copper pillar bump and flip chip package using same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1322010A (zh) * 2000-05-01 2001-11-14 精工爱普生株式会社 凸起的形成方法、半导体器件及其制造方法、电路板及电子机器
CN101496227A (zh) * 2005-10-11 2009-07-29 Amitec多层互连技术有限公司 新型集成电路支撑结构及其制作方法

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Patentee after: Zhuhai Yueya Semiconductor Co., Ltd.

Address before: 519173 South First and Second Floors of FPC Plant in Fongzheng PCB Industrial Park, Hushan Village, Fushan Industrial Zone, Zhuhai City, Guangdong Province

Patentee before: Zhuhai Advanced Chip Carriers & Electronic Substrates Solutions Technologies Co., Ltd.

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