JP2015198246A - 埋め込みチップ - Google Patents

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chip
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polymer
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Hurwitz Dror
フルウィッツ ドロール
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フアン アレックス
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Zhuhai Advanced Chip Carriers and Electronic Substrate Solutions Technologies Co Ltd
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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Abstract

【課題】誘電体により電気的に絶縁される、高密度の導電層及びビアを有するＩＣ基板等の支持構造体を提供する。【解決手段】ポリマーマトリクス内に埋め込まれ、マトリクスによって囲まれる少なくとも１個のダイ５５から成り、更に、ダイ５５の外周周りにポリマーマトリクスを通る少なくとも１つの貫通ビア１４から成る構造体であって、一般的に、少なくとも１つのビア１４は両端部を露出させ、ダイ５５は第１ポリマーマトリクスのフレーム１６によって囲まれ、少なくとも１つの貫通ビア１４はフレーム１６を貫通し、ダイ５５はルーティング層４３を下面にして、チップ３５の下面がフレーム１６の下面と同一平面上にあるように配置され、フレーム１６はチップ３５より厚く、ダイ５５は下面を除く全体が第２ポリマーマトリクスを有するパッキング材３６で囲まれる構造体とする。【選択図】図６

Description

本発明は、チップパッケージング、特に埋め込みチップに関する。
複雑さが増す電子部品の小型化に対する要求が高まることで、コンピューティングデバイスや通信機器等の民生用電気機器は、ますます集積化が進んでいる。そのために、誘電体によって互いに電気的に絶縁される高密度の複数の導電層及びビアを有するＩＣ基板及びＩＣインタポーザ等の支持構造体に対する必要性が生じている。
かかる支持構造体に対する一般的な要件は、信頼性、適切な電気性能、薄さ、堅さ、平面性、良好な熱放散、及び競争力のある価格である。
そうした要件を達成するための様々な方法の中で、層間に相互接続用ビアを作成する広く実施されている一製造技法では、レーザを使用して、次に敷設される誘電体基板を通り、最後の金属層まで通して穿孔し、次に金属、通常銅を、メッキ技法によって該孔内に堆積させて、充填する。このビア作成方法は、「ドリルアンドフィル（ｄｒｉｌｌ ＆ ｆｉｌｌ）」と呼ばれる場合があり、それによって作成されたビアも「ドリルアンドフィルビア（ｄｒｉｌｌｅｄ ＆ ｆｉｌｌｅｄ ｖｉａ）」と呼ばれることがある。
ドリルアンドビア法には、多数の短所がある。各ビアが、別々に穿孔される必要があるため、処理速度が限定され、精巧な多ビアのＩＣ基板及びインタポーザを作製する費用が極めて高額になる。大きなアレイでは、ドリルアンドフィルの方法で、様々なサイズ及び形の高品質なビアを、互いに近接して、高密度で作製するのは困難である。また、レーザ穿孔ビアは、誘電体の厚さに亘り側壁が粗く、内方にテーパ状になる。このテーパ化により、ビアの有効径が小さくなる。また、特に超小径のビアで、前の導電性金属層との電気接触に悪影響を及ぼし、その結果、信頼性に関する問題を生じる虞がある。更に、側壁は、穿孔される誘電体が、ポリマーマトリクスにガラス又はセラミック繊維を含む複合材料である場合、特に粗くなり、この粗さは、浮遊インダクタンスを齎す虞がある。
穿孔されたビアホールの充填工程は、通常、電気銅メッキによって行われる。穿孔内に電気メッキを施すことで、ディンプル形成を齎す可能性があり、その場合、小さなクレータがビアの端部に出現する。或いは、ビアチャネルが、該ビアチャネルが保持できる量を上回る銅で充填されると、オーバフィルが発生することがあり、そうすると周囲材料上にはみ出る半球形の上面が出来てしまう。ディンプル形成とオーバフィルは両方共、高密度基板及びインターポーザを製造する際に、必要に応じて、次にビアを積み重ねる場合に、問題を発生させる傾向がある。また、当然のことながら、大きなビアチャネルは、特に、インターポーザ又はＩＣ基板設計の同じ相互接続層内で小さなビアに近接している場合、均一に充填するのが難しい。
許容できるサイズの範囲及び信頼性は、時が経つにつれ向上している。にもかかわらず、上記で説明した短所は、ドリルアンドフィル技術に固有であり、可能なビアサイズの範囲を限定することが予想される。また、レーザによる穿孔が、円形のビアチャネルを作成するのに最適である点は注目されるであろう。スロット形状のビアチャネルは、理論上は、レーザミリングによって作製されることができるが、実際には、作製され得る幾何学形状の範囲は、多少限定され、所与の支持構造体におけるビアは、一般的に、円筒形で、略同一である。
ドリルアンドフィルによるビアの作製は、高価であり、ドリルアンドフィルで作成されたビアチャネルを、比較的費用効果が高い電気メッキ工程を使用して、銅で均等に一貫して充填するのは困難である。
複合誘電体にレーザ穿孔されたビアは、実用的には最小径６０ｘ１０−６ｍまでに限定されるが、たとえそうしても、関連するレーザアブレーション工程の結果、穿孔される複合材料の性質に起因して、著しいテーパ形状だけでなく粗い側壁からも損傷を受けてしまう。
前述したレーザ穿孔に関する他の欠点に加えて、ドリルアンドフィル技術に関しては、異なるサイズのビアチャネルを穿孔し、その後金属で充填して、異なるサイズのビアを作製する際に、ビアチャネルが異なる速度で充填されるために、異なる直径のビアを同じ層に作成し難いという更なる欠点がある。その結果、異なるサイズのビアを堆積する技術を同時に最適化できないため、ドリルアンドフィル技術の特徴であるディンプル形成又はオーバフィルという典型的な問題が、悪化してしまう。
ドリルアンドフィル法に関する多くの短所を克服する別の解決方法として、フォトレジストで作成されたパターンに銅又は他の金属を堆積させてビアを作製する方法、別名「パターンメッキ」として知られる技術を使用してビアを作製する方法がある。
パターンメッキでは、シード層が最初に堆積される。その後、フォトレジスト層がその上に堆積され、次にパターンを作成するために露光されて、シード層を露出する溝を作るために選択的に除去される。ビアポストが、銅をフォトレジスト溝に堆積することによって作成される。その後、残存するフォトレジストは除去され、シード層がエッチング除去され、典型的にはポリマー含浸グラスファイバマットである誘電体が、ビアポストを内包するように、その上及びその周りに積層される。その後、様々な技法及び工程が使用されて、誘電体上に次の金属層をビルドアップするために、誘電体を平坦化し、誘電体の一部を除去して、ビアポストの端部を露出させてアースに導電接続可能にすることができる。所望の多層構造体をビルドアップするために、それに続く金属導体及びビアポストの層が、この工程を繰返して、その上に堆積されてもよい。
以下で「パネルメッキ」として知られる、別の、しかし密接に関連する技術では、連続する金属又は合金の層が、基板上に堆積される。フォトレジスト層は、基板端部上に堆積され、パターンがその中に現像される。現像されたフォトレジストのパターンは、剥離され、その下の金属を選択的に露出させ、該金属は、その後、エッチング除去されることができる。未現像のフォトレジストは、下層の金属が、エッチング除去されるのを防ぎ、直立したフィーチャ及びビアのパターンを残す。
未現像のフォトレジストを剥離した後に、ポリマー含浸グラスファイバマット等の誘電体が、直立した銅フィーチャ及び／又はビアポストの周り及び上に積層されることができる。平坦化後、所望の多層構造体をビルドアップするために、それに続く金属導体及びビアポストの層が、この工程を繰返して、その上に堆積されてもよい。
上記のパターンメッキ又はパネルメッキ法によって作成されたビア層は、銅製の「ビアポスト」及びフィーチャ層として一般的に知られている。
当然ながら、マイクロエレクトロニクスの発展を一般的に推進する方向性は、ますます小さく、薄く、軽く、強力な、信頼性の高い製品を製造することに向けられている。厚く、コアを持つ相互接続部を使用するために、超薄型製品とすることができない。相互接続ＩＣ基板又は「インタポーザ」において、ますます高密度の構造体を作成するためには、ますます小さな接続部のますます多くの層が必要である。
メッキされ、積層された構造体が、銅又は他の適切な犠牲基板上に堆積される場合、基板は、自立した、コアレス積層構造体を残して、エッチング除去されることができる。更なる層が、犠牲基板に以前に接着された側に堆積されてもよく、それにより両面ビルドアップが可能となり、その結果、反りを抑制でき、平面性を得るのに役立つ。
高密度の相互接続部を作製する１つの柔軟な技術として、誘電体マトリクス内に様々な幾何学的形状及び形を有する金属ビア又はビアポストフィーチャから成る、パターンメッキ又はパネルメッキされた多層構造体をビルドアップする技術がある。金属は、銅としてもよく、誘電体は、フィルムポリマー又は繊維強化ポリマーとしてもよい。一般的に、ガラス転移温度（Ｔｇ）が高いポリマー、例えば、ポリイミド又はエポキシ等が使用される。これらの相互接続部は、コア有又はコア無としてもよく、構成要素を積み重ねるためのキャビティを含んでもよい。相互接続部は、奇数又は偶数の層を有してもよく、ビアは、非円形であってもよい。可能にする技術については、Ａｍｉｔｅｃ−Ａｄｖａｎｃｅｄ Ｍｕｌｔｉｌａｙｅｒ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ社に付与された以前の特許に記載されている。
例えば、Ｈｕｒｗｉｔｚ氏他に付与された、「高度多層コアレス支持構造体及び該構造体の作製方法（Ａｄｖａｎｃｅｄ ｍｕｌｔｉｌａｙｅｒ ｃｏｒｅｌｅｓｓ ｓｕｐｐｏｒｔ ｓｔｒｕｃｔｕｒｅｓ ａｎｄ ｍｅｔｈｏｄ ｆｏｒ ｔｈｅｉｒ ｆａｂｒｉｃａｔｉｏｎ）」と題する米国特許第７，６８２，９７２号では、誘電体中にビアアレイを含む自立膜を、上位の電子支持構造体を構成する際に前駆体として使用するために作製する方法について記載している。方法は、犠牲キャリア上の誘電体周囲内に導電性ビアの膜を作製するステップと、犠牲キャリアから膜を分離して、自立した積層アレイを形成するステップとを含む。かかる自立膜に基づく電子基板は、積層アレイを薄くし、平坦化することによって形成され、その後ビアを終端することができる。この公報は、全体として本明細書中に参照によって組込まれる。
Ｈｕｒｗｉｔｚ氏他に付与された、「チップパッケージング用コアレスキャビティ基板及びそれらの作製（Ｃｏｒｅｌｅｓｓ ｃａｖｉｔｙ ｓｕｂｓｔｒａｔｅｓ ｆｏｒ ｃｈｉｐ ｐａｃｋａｇｉｎｇ ａｎｄ ｔｈｅｉｒ ｆａｂｒｉｃａｔｉｏｎ）」と題する、米国特許第７，６６９，３２０号では、第２ＩＣダイと直列に接続される第１ＩＣダイを支持するＩＣ支持体を作製する方法；ＩＣ支持体は、絶縁周囲内において銅フィーチャとビアとの交互層のスタックを含み、第１ＩＣダイは、ＩＣ支持体に接合可能であり、第２ＩＣダイは、ＩＣ支持体内部でキャビティ内に接合可能であり、キャビティは、銅ベースをエッチング除去し、ビルドアップ銅を選択的にエッチング除去することによって、形成される。この公報は、全体として本明細書中に参照によって組込まれる。
Ｈｕｒｗｉｔｚ氏他に付与された「集積回路支持構造体及びそれらの作製（Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ｓｕｐｐｏｒｔ ｓｔｒｕｃｔｕｒｅｓ ａｎｄ ｔｈｅｉｒ ｆａｂｒｉｃａｔｉｏｎ）」と題する米国特許第７，６３５，６４１号では、電子基板を作製する方法について記載しており、該方法は以下のステップを含む；（Ａ）第１ベース層を選択するステップ；（Ｂ）第１耐エッチング液バリア層を第１ベース層上に堆積するステップ；（Ｃ）交互の導電層及び絶縁層の第１ハーフスタックをビルドアップするステップであって、該導電層は、ビアによって、絶縁層を通り相互接続されるステップ；（Ｄ）第２ベース層を第１ハーフスタックに塗布するステップ；（Ｅ）フォトレジストの保護コーティングを、第２ベース層に塗布するステップ；（Ｆ）第１ベース層をエッチング除去するステップ；（Ｇ）フォトレジストの保護コーティングを除去するステップ；（Ｈ）第１耐エッチング液バリア層を除去するステップ；（Ｉ）交互の導電層及び絶縁層の第２ハーフスタックをビルドアップするステップであって、該導電層は、ビアによって絶縁層を通り相互接続され、第２ハーフスタックは、第１ハーフスタックに対して略対称的なレイアップを有するステップ；（Ｊ）絶縁層を、交互の導電層及び絶縁層の第２ハーフスタック上に塗布するステップ；（Ｋ）第２ベース層を除去するステップ；及び（Ｌ）スタックの外面上にビア端部を露出することによって基板を終端させ、該基板に終端部を付加するステップ。この公報は、全体として本明細書中に参照によって組込まれる。
米国特許第７，６８２，９７２号、米国特許第７，６６９，３２０号及び米国特許第７，６３５，６４１号に記載されたビアポスト技術は、極めて多数のビアが同時に電気メッキされるため、大量生産に適している。前述したように、現在のドリルアンドフィルによるビアの有効最小径は、約６０ミクロンである。対照的に、フォトレジスト及び電気メッキを使用するビアポスト技術では、遥かに高密度のビアを得られる。ビア径は、最小３０ミクロンが可能で、様々な幾何学的形状及び形のビアが、同一層内で同時に作製されることができる。
時が経つにつれて、ドリルアンドフィル技術とビアポスト堆積の両方で、更に小さく、高密度のビア及びフィーチャを有する基板を作製可能となることが、予想される。それでも、ビアポスト技術の開発をすることで、競争力を維持できるであろうと思われる。
基板は、チップを他の構成要素と連動可能にする。チップと基板との間の電子通信を可能にするために、チップは、信頼性の高い電子接続を提供するアセンブリ工程によって、基板に接合される必要がある。
外部に対するインタポーザ中にチップを埋め込むことで、チップパッケージを縮小化可能に、且つ外部への接続を短縮可能になり、ダイの基板へのアセンブリ工程を省略したより単純な製造によってコストを削減でき、信頼性を高められる可能性がある。
本質的には、アナログ、デジタル及びＭＥＭＳチップといった能動部品の埋め込みに関するコンセプトは、チップの周りにビアを有するチップ支持構造体又は基板の構成を伴う。
埋め込みチップを得る一方法として、支持構造体の回路がダイユニットサイズより大きい、チップ支持構造体をウエハのチップアレイ上に作製する方法がある。これは、ＦＯＷＬＰ（Ｆａｎ Ｏｕｔ Ｗａｆｅｒ Ｌａｙｅｒ Ｐａｃｋａｇｉｎｇ）として知られている。シリコンウエハのサイズは大きくなっているが、高価な材料セット及び製造工程のために、依然として直径サイズは１２インチに限定され、それによりウエハに設けられるＦＯＷＬＰユニット数も限定されている。実際に、１８インチのウエハが検討されているものの、必要な投資額、材料セット及び設備は、まだ未知である。一度に加工され得るチップ支持構造体数が限定されることで、ＦＯＷＬＰの単価が高くなり、無線通信、家電、自動車市場といった価格競争が非常に激しい市場にとって、高価になり過ぎてしまう。
また、ＦＯＷＬＰは、ファンアウト又はファンイン回路としてシリコンウエハ上に設けられる金属フィーチャの厚さが、数ミクロンに限定されるため、性能限界がある。これにより、電気抵抗に関する課題が出て来る。
別の作製手段は、ウエハを区画して、チップを分離すること、及び該チップを、銅製相互接続部を有する誘電体層から成るパネル内に埋め込むことを伴う。この別の手段に関する一長所は、パネルを、単一工程で、遥かに多数のチップが埋め込まれた、遥かに大型のパネルにできる点である。例として、例えば、１２インチのウエハは、５ｍｍ ｘ ５ｍｍ寸法の２，５００個のＦＯＷＬＰチップを、１回で加工可能であるのに対して、本願出願人、Ｚｈｕｈａｉ Ａｃｃｅｓｓ社が使用する現在のパネルは、２５インチ×２１インチで、１回で１万個のチップが加工可能である。かかるパネルを加工する価格は、ウエハ加工よりかなり安く、１パネル当たりの処理量は、ウエハの処理量より４倍多いため、単価が大幅に低減でき、その結果新たな市場が開ける。
両技術では、業界で使用されるライン間隔及びトラック幅は、時が経つにつれ縮小しており、パネルについての標準は、１５ミクロンが１０ミクロンに、ウエハについての標準は５ミクロンが２ミクロンにまで減少している。
埋め込みの利点は多い。ワイヤボンディング、フリップチップ又はＳＭＤ（表面実装型デバイス）半田付け等の第一段階のアセンブリ（ｆｉｒｓｔ ｌｅｖｅｌ ａｓｓｅｍｂｌｙ）費用が排除される。ダイと基板が単一製品内で継ぎ目なく結合されるため、電気的性能が向上される。パッケージ化されたダイは、薄くなり、形状因子を改善させると共に、埋め込まれたダイパッケージの上面は、積重ねダイ技術及びＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）技術を含む他の利用のために空いた状態になる。
ＦＯＷＬＰとパネルベースの両埋め込みダイ技術では、チップは、アレイ（ウエハ又はパネル上の）としてパッケージ化され、作製されるとダイシングによって分離される。
本発明の実施形態では、埋め込み型チップパッケージを作製することを取り上げる。
第１態様は、ポリマーマトリクス内に埋め込まれ、マトリクスによって囲まれる少なくとも１個のダイを含み、該ダイの外周周りにポリマーマトリクスを通る少なくとも１つの貫通ビアを更に含む構造体に関する。
一般的に、少なくとも１つのビアは、両端部を露出させる。
実施形態によっては、ダイは、第１ポリマーマトリクスを含むフレームによって囲まれ、少なくとも１つの貫通ビアは、フレームを貫通し；ダイは、端子を下面にして、チップの下面がフレームの下面と同一平面上にあるように配置され、フレームは、チップより厚く、ダイは、下面を除く全体が、第２ポリマーマトリクスを有するパッケージ材で囲まれる。
一般的に、第１ポリマーマトリクスは、繊維強化材を含む。
任意には、第２ポリマーマトリクスは、第１ポリマーマトリクスとは異なるポリマーを含む。
或いは、第２ポリマーマトリクスは、第１ポリマーと同じポリマーを含む。
実施形態によっては、パッケージ材は、フィラーを更に含む。
実施形態によっては、パッケージ材は、成形コンパウンドを含む。
実施形態によっては、フィラーは、短繊維を含む。
実施形態によっては、フィラーは、セラミック粒子を含む。
実施形態によっては、ダイは、集積回路を含む。任意には、ダイは、アナログ集積回路を含む。
或いは、ダイは、デジタル集積回路を含む。
実施形態によっては、ダイは、集積化受動素子（ＩＰＤ：Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）として知られる、抵抗、コンデンサ、インダクタから成る群から選択される構成要素を含む。
任意には、構造体は、少なくとも１つの導体が、チップの端子を少なくとも１つの貫通ビアと結合させるように、導体のフィーチャ層を更に含む。
任意には、構造体は、第１フィーチャ層の下に少なくとも１層の更なるフィーチャ層を更に含み、上記少なくとも１層の更なるフィーチャ層は、ビアの層によって、第１フィーチャ層に結合され、上記ビア及び上記少なくとも１層の更なるフィーチャ層は、ポリマー誘電体内に封止される。
任意には、構造体は、チップの終端部側と反対側に延伸する導体のフィーチャ層を更に含み、上記導体のフィーチャ層にある導体が、チップを囲むフレーム内で貫通ビアに結合されるようにする。
任意には、構造体は、チップの終端部側と反対側に延伸する導体上に少なくとも１層の更なるフィーチャ層を更に含み、上記少なくとも１層の更なるフィーチャ層は、ビアの層によって第１フィーチャ層に結合され、上記ビア及び上記少なくとも１層の更なるフィーチャ層は、ポリマー誘電体内に封止される。
実施形態によっては、少なくとも１つのビアは、非円形である。
実施形態によっては、少なくとも１つのビアは、同軸のビア対である。
実施形態によっては、構造体は、少なくとも２個の隣接するダイを含む。
実施形態によっては、構造体は、フレームのバーによって分離される少なくとも２個の隣接するダイを含む。
実施形態によっては、構造体は、少なくとも１個のコネクタによって、少なくとも１つの貫通ビアの少なくとも片端部に接続される少なくとも１つの端子を有する更なるダイを含む。
実施形態によって、更なるダイは、少なくとも１つの貫通ビアの少なくとも片端部に、フリップチップボンディング又はワイヤボンディングされる。
実施形態によっては、構造体は、上記少なくとも１つの貫通ビアの少なくとも片端部に接続される少なくとも１つの端子を有する更なるＩＣ基板パッケージを含む。
実施形態によっては、構造体は、下側の外部フィーチャ層に接続される少なくとも１つの端子を有する更なるダイを含む。
実施形態によっては、構造体は、上側の外部フィーチャ層に接続される少なくとも１つの端子を有する更なるダイを含む。
実施形態によっては、構造体は、下側の外部フィーチャ層に接続される少なくとも１つの端子を有する更なるＩＣ基板パッケージを含む。
実施形態によっては、構造体は、上側の外部フィーチャ層に接続される少なくとも１つの端子を有する更なるＩＣ基板パッケージを含む。
本発明をより理解し易くするために、また本発明をどのように実施できるかを示すために、以下で、単に例示目的で、添付図について言及する。
次に、特に図面を詳しく参照すると、図示された詳細は、ほんの一例であり、本発明の好適実施形態に関する役立つ解説のみを目的としており、本発明の原理及び概念上の態様について、最も有効で、容易に理解できる説明になると思われるものを提供するために提示されている点を強調しておく。この点に関して、本発明の基礎的理解に必要とされる以上に詳細には、本発明の構造細部を示すことはせず；図面と共に説明することで、如何にして本発明の幾つかの形態が実際に具現化されるのかを、当業者に明らかにしている。添付図は、以下の通りである。
チップ用にソケットをその中に有し、ソケット周りに貫通ビアも有するポリマー又は複合材グリッドの一部に関する略図である。 貫通ビアで囲んで埋め込みチップを作製するのに使用されるパネルに関する略図であり、１つの枠等、一部のパネルが如何にして異なる種類のチップ用のソケットを有してもよいかを示している。 各ソケット内のチップを、例えば成形コンパウンド等のポリマー又は複合材によって保持した状態の、図１のポリマー又は複合材フレームワークの一部に関する略図である。 フレームワークの一部の断面に関する略図であり、ポリマー材料で各ソケット内に保持された埋め込みチップを示し、またパネルの両面に貫通ビア及びパッドも示している。 埋め込みチップを含むダイの断面に関する略図である。 異なるダイの対を隣接するソケット内に含むパッケージの断面に関する略図である。 図５に示されたようなパッケージの略底面図である。 如何にしてソケットが、図８の工程で生産されるパネル内に作製されることができるか、如何にしてチップがソケット内に挿入され、外部と結合され、その後埋め込みチップを有する個々のパッケージに区画されることができるか、を示したフローチャートである。 図８の工程で得られる中間構造体を図式的に示している。 図８の工程で得られる中間構造体を図式的に示している。 図８の工程で得られる中間構造体を図式的に示している。 図８の工程で得られる中間構造体を図式的に示している。 図８の工程で得られる中間構造体を図式的に示している。 図８の工程で得られる中間構造体を図式的に示している。 図８の工程で得られる中間構造体を図式的に示している。 図８の工程で得られる中間構造体を図式的に示している。 図８の工程で得られる中間構造体を図式的に示している。 図８の工程で得られる中間構造体を図式的に示している。 図８の工程で得られる中間構造体を図式的に示している。 図８の工程で得られる中間構造体を図式的に示している。 図８の工程で得られる中間構造体を図式的に示している。 図８の工程で得られる中間構造体を図式的に示している。 図８の工程で得られる中間構造体を図式的に示している。 図８の工程で得られる中間構造体を図式的に示している。 図８の工程で得られる中間構造体を図式的に示している。 図８の工程で得られる中間構造体を図式的に示している。 図８の工程で得られる中間構造体を図式的に示している。 図８の工程で得られる中間構造体を図式的に示している。 図８の工程で得られる中間構造体を図式的に示している。 図８の工程で得られる中間構造体を図式的に示している。 埋め込みダイのアレイの一部に関する略断面図である。
以下の説明では、誘電体マトリクス内の金属ビア、特に、ガラス繊維で強化された、ポリイミド、エポキシ若しくはＢＴ（ビスマレイミド／トリアジン）又はそれらの混合物といったポリマーマトリクス内の銅ビアポストから成る支持構造体が、考察される。
本明細書に参照により組込まれる、Ｈｕｒｗｉｔｚ氏他に付与された米国特許第７，６８２，９７２号、米国特許第７，６６９，３２０号及び米国特許第７，６３５，６４１号に記載された、Ａｃｃｅｓｓ社のフォトレジスト及びパターン又はパネルメッキ及び積層技術の特徴は、極めて多数のビアポストを有する基板の極めて大きなアレイを含む大型パネルが作製されることができる点である。かかるパネルは、略平滑である。
Ａｃｃｅｓｓ社の技術に関する更なる特徴は、フォトレジストを使用して電気メッキすることによって作製されたビアが、ドリルアンドフィルによって作成されたビアよりも狭くできる点である。現在のところ、最も狭いドリルアンドフィルによるビアは、約６０ミクロンである。フォトレジストを使用した電気メッキにより、解像度５０ミクロン未満、又は最小３０ミクロンも達成可能である。ＩＣをかかる基板に結合することは困難である。フリップチップ結合のための一方法としては、誘電体表面と面一となる銅パッドを設ける方法がある。かかる方法は、本願発明者の米国特許出願第１３／９１２，６５２号に記載されている。
チップをインタポーザに取着する方法は全て高価である。ワイヤボンディング及びフリップチップ技術は、高価で、接続が破断されると、不具合が発生する。
図１を参照すると、ポリマーマトリクス１４を含むフレームワーク１６によって画定されるチップソケット１２のアレイ１０の一部、及びポリマーマトリクスのフレームワーク１６を通る金属ビア１４のアレイが示されている。
アレイ１０は、チップソケットのアレイを含むパネルの一部としてもよく、各チップソケットは、ポリマーマトリクスのフレームワークを通る銅ビアのグリッドを含むポリマーマトリクスのフレームワークによって囲まれ、画定される。
各チップソケット１２は、従って、ポリマーのフレーム１８で囲まれると共に、該フレーム１８を通る多数の銅貫通ビアが、ソケット１２’周りに配設される。
フレーム１８は、ポリマーシートとして被着されたポリマーで構成してもよい、又はプリプレグとして被着されたガラス繊維強化ポリマーとしてもよい。フレーム１８は、１層又は複数層を有してもよい。
図２を参照すると、本願出願人、Ｚｈｕｈａｉ Ａｃｃｅｓｓ社のパネル２０は、一般的に、２ｘ２配列のブロック２１、２２、２３、２４に分割され、該ブロックは、水平方向バー２５、垂直方向バー２６、外部フレーム２７から成るメインフレームによって互いに分離されている。各ブロックは、チップソケット１２（図１）のアレイを含む。５ｍｍ ｘ ５ｍｍのチップサイズで、Ａｃｃｅｓｓ社の２１インチ×２５インチのパネルとすると、この製造技術では、１万個のチップが各パネル上にパッケージ可能である。対照的に、現在業界で使用される最大ウエハである１２インチのウエハ上にチップパッケージを作製すると、１回で２５００個のチップのみが加工可能であるため、大型パネルに作製する場合のスケールメリットが、分かるであろう。
しかしながら、この技術に適したパネルは、多少サイズに幅があるかも知れない。一般的に、パネルのサイズは、約１２インチ×１２インチ〜約２４インチ×３０インチの幅がある。現在使用されている標準的なサイズの中には、２０インチ×１６インチや２５インチ×２１インチがある。
パネル２０の全ブロックで、同一サイズのチップソケット１２を並べる必要はない。 例えば、図２の略図では、右上のブロック２２のチップソケット２８は、他のブロック２１、２３、２４のチップソケット２９より大きい。また、単に、１つ又は複数のブロック２２が、異なるサイズのチップを受容する異なるサイズのソケットに使用されることができるだけでなく、任意のサイズの任意のサブアレイが、あらゆる特定のダイパッケージを作製するために使用されることができるため、処理量が多くても、短い一続きの少数のダイパッケージも作製されることができ、異なるダイパッケージを、特定の顧客用に同時に加工可能である、又は異なるパッケージを、異なる顧客用に作製可能である。従って、パネル２０は、１種類のチップを受容する第１寸法セットを有するソケット２８を有する少なくとも１つの領域２２、及びもう１種類のチップを受容する第２寸法セットを有するソケット２９を有するもう１つの領域２１を含むことができる。
図１を参照して以上で説明したように、各チップソケット１２（図２の２８、２９）は、ポリマーフレーム１８によって囲まれ、各ブロック（２１、２２、２３、２４−図２）には、ソケット２８（２９）のアレイが、配置される。
図３を参照すると、チップ３５は、各ソケット１２内に配置されることができ、チップ３５周りの空間は、パッキング材３６で充填されることができ、該パッキング材は、フレーム１６を作製するのに使用されたのと同じポリマーとしても、しなくてもよい。パッキング材３６は、例えば、成形コンパウンドとしてもよい。実施形態によっては、パッキング材３６のマトリクス及びフレーム１６のマトリクスは、同様なポリマーを使用してもよい。フレームのポリマーマトリクスは、強化用長繊維を含むことができるが、ソケットに充填するのに使用されるパッキング材３６のポリマーは、長繊維を含むことができない。しかしながら、パッキング材３６は、例えば、短繊維又はセラミック粒子を含むことができるフィラーを含むことができる。
一般的なダイのサイズは、約１ｍｍ ｘ １ｍｍから、約６０ｍｍ ｘ ６０ｍｍまでの何れでもよく、ソケットは、所望のダイを隙間をあけて収容するために、ダイの各辺から０．１ｍｍ〜２．０ｍｍだけ、若干大きくする。インタポーザのフレーム厚は、少なくともダイの深さにする必要があり、好適には、１０ミクロン〜１００ミクロン厚くする。一般的に、フレームの深さは、ダイ厚２０ミクロンである。ダイ厚自体は、２５ミクロン〜４００ミクロンの範囲で、一般的な値は、約１００ミクロンである。
ソケット１２にチップ３５を埋め込んだ結果、個々の各チップは、各ダイの縁部周りに配設されたフレームを通るビア１４を有するフレーム３８によって囲まれる。
Ａｃｃｅｓｓ社のビアポスト技術を使用して、パターンメッキ又はパネルメッキのどちらかの後に、選択的エッチングを行うことによって、ビア１４が、ビアポストとして作製され、次に、ポリマーフィルムを使用して、又は、安定性を加えるために、織成ガラス繊維束から成るプリプレグをポリマーマトリクス中に使用して、誘電体で積層されてもよい。一実施形態では、この誘電体は、日立７０５Ｇとする。別の実施形態では、ＭＧＣ８３２ＮＸＡ ＮＳＦＬＣＡが使用される。第３実施形態では、住友ＧＴ−Ｋが使用されてもよい。別の実施形態では、住友ＬＡＺ−４７８５シリーズのフィルムが使用される。別の実施形態では、住友ＬＡＺ−６７８５シリーズが使用される。別の材料として、太陽インキ製造株式会社のＨＢＩ及びＺａｒｉｓｔｏ−１２５、又は味の素ファインテクノ株式会社のＡＢＦ ＧＸ材料シリーズが挙げられる。
或いは、ビアは、一般的にドリル−フィル技術として知られるものを使用して、作製されてもよい。まず最初に、基板が作製され、次に、硬化後、機械的に又はレーザ穿孔によって、穿孔される。その後、穿孔された孔は、電気メッキによって銅で充填されてもよい。かかる場合、基板は、積層体としてもよい。一般に、該積層体は、ポリマー又は繊維強化ポリマーマトリクスを含む。
ドリル−フィル技術よりむしろビアポストを使用してビアを作製する方が、多くの利点がある。ビアポスト技術では、全てのビアが、同時に作製されることができるため、穴が個別に穿孔されるのに対して、ビアポスト技術の方が速い。また、穿孔されたビアは、円筒形であるのに対して、ビアポストは、あらゆる形状を有することができる。実際には、全てのドリル−フィルによるビアは、同じ直径（許容誤差内）であるのに対して、ビアポストは、異なる形状及びサイズを有することができる。また、剛性を強化するために、好適には、ポリマーマトリクスは、一般的に、ガラス繊維の織成束で、繊維強化される。ポリマープリプレグの繊維は、直立するビアポスト上に載置され、硬化されると、ポストは、側面が滑かで、垂直になるという特徴を有する。しかしながら、ドリル−フィルによるビアは、一般的に幾分先細りになり、合成物が穿孔された場合；一般的に表面が粗くなり、雑音の原因となる浮遊インダクタンスを齎す。
一般に、ビア１４は、２５ミクロン〜５００ミクロン幅の範囲となる。ドリル−フィルに必要とされるような、及びビアポストにはよくあるような、円筒形である場合、各ビアの直径は、２５ミクロン〜５００ミクロンの範囲となることがある。
更に図３を参照すると、ビアを埋め込んでポリマーマトリクスのフレームワーク１６を作製後に、ソケット１２が、ＣＮＣ又は打ち抜きによって作製されてもよい。或いは、パネルメッキ又はパターンメッキのどちらかを使用して、犠牲銅ブロックが堆積されてもよい。銅ビアポスト１４が、例えば、フォトレジストを使用して選択的に遮蔽される場合、かかる銅ブロックは、ソケット１２を作成するためにエッチング除去されることができる。
各チップソケット１２周りのフレーム３８にビア１４を有するソケットアレイのポリマーフレームワーク３８は、複数のチップパッケージ及びビルドアップされた多層チップパッケージを含む、個別の複数のチップパッケージを作成するために使用されることができる。
チップ３５がソケット１２内に配置されると、チップ３５は、一般的に、成形コンパウンド、ドライフィルムＢ段階ポリマー又はプリプレグ等のポリマーであるパッケージング材３６を使用して、適所に固定されることができる。
図４を参照すると、銅ルーティング層４２、４３は、チップ３５を埋設したフレームワーク４０の片面又は両面に作製されることができる。一般的に、チップ３５は、終端部を下方に向けて敷設され、チップ３５の縁部より外側へ広がるパッド４３に結合される。貫通ビア１４によって、上面のパッド４２及び下面のパッド４３は、更なるチップを、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）として知られるＩＣ基板パッケージのフリップチップ、ワイヤボンディングアセンブリ工程又はＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）半田付け工程等によって、結合可能になる。また、チップ又はＩＣ基板パッケージの結合は、場合によっては、ビア１４の外端部に直接行うことも可能である点にも、注目すべきである。当然ながら、基本的に、上下パッド４２、４３は、より複雑な構造体を作成するために、更なるビアポスト及びルーティングフィーチャ層をビルドアップ可能にし、そうした複雑な構造体でも依然として、ＩＣ基板パッケージのチップ又はＩＣ基板パッケージを、構造体の最も外側のフィーチャ層又は構造体表面に露出されるビア層に収容できる。
ダイシングツール４５が示されている。当然ながら、パネル４０内にパッケージされたチップ３５のアレイは、図５で示されているように、例えば、回転鋸又はレーザを使用して、個々のチップ４８に容易にダイシングされる。
図６を参照すると、実施形態によっては、隣接するチップソケットは、異なるサイズ及び／又は異なる形状を含む、異なる寸法を有してもよい。また、パッケージは、２個以上のチップを含んでもよく、異なるチップを含んでもよい。例えば、プロセッサ用チップ３５が、１個のソケット内に配置され、隣接するソケットに配置されたメモリ用チップ５５に結合されて、２個のチップが、フレーム材から成るバーによって分離されてもよい。
ルーティング層４２、４３の導体は、チップビアの終端部に結合できる。現在の技術水準では、ビアポストは、長さ約１３０ミクロンとすることができる。チップ３５、５５が、約１３０ミクロンより厚い場合には、１つのビアを別のビアの上に積み重ねる必要があるかも知れない。ビアを積み重ねる技術については、とりわけ、同時係属中のＨｕｒｗｉｔｚ氏他の米国特許出願第１３／４８２，０９９号及び米国特許出願第１３／４８３，１８５号で、知られており、記載されている。
図７を参照すると、ポリマーフレーム１６にダイ５５を含むダイパッケージ４８が、下から示されており、ダイ５５は、フレーム１６によって囲まれており、貫通ビア１４が、フレーム１６を貫通してダイ５５の外周周りに設けられている。ダイは、ソケット内に配置され、一般的に第２ポリマーであるパッケージング材３６によって適所に保持される。フレーム１６は、安定させるために繊維強化プリプレグから、一般的に作製される。パッケージング材３６の第２ポリマーは、ポリマーフィルム又は成形コンパウンドとしてもよい。第２ポリマーは、フィラーを含んでもよく、また短繊維を含んでもよい。一般的に、図示したように、貫通ビア１４は、単なる円筒形のビアであるが、異なる形状又はサイズを有してもよい。チップ５５上の半田ボール５７のボール・グリッド・アレイの中には、パッド４３によって、ファンアウト構成で、貫通ビア１４に接続されるものある。図示したように、チップの下に基板に直接結合される更なる半田ボールが存在してもよい。実施形態によっては、通信及びデータ処理のために、貫通ビアの少なくとも１つを、同軸ビアとする。同軸ビアを製造する技術は、例えば、同時係属中の米国特許出願第１３／４８３，１８５号に、記載されている。
チップを積層するためのコンタクトを設けることに加えて、チップ周辺の貫通ビア１４は、チップをその周辺から隔離するために、及びファラデーシールドを提供するために、使用されることができる。かかるシールド用ビアは、パッドに結合され、該パッドにより、チップ上でシールド用ビアを相互接続し、チップにシールドを提供することができる。
一列以上の貫通ビアがチップを囲んで存在してもよく、内側の列は、信号伝達用に、外側の列はシールド用に使用されることができる。外側の列は、チップ上に作製された中実な銅ブロックに結合されることができ、それにより該ブロックは、チップで発生した熱を放散するためのヒートシンクとして機能できる。異なるダイも、この様にパッケージされることができる。
本明細書に記載された貫通ビアを有するフレームを伴う埋め込みチップ技術は、コンタクトが短く、チップ当たりのコンタクト数が比較的少ないため、特にアナログ処理に適している。
当然ながら、この技術は、ＩＣチップのパッケージに限定されない。実施形態によっては、ダイは、ヒューズ、コンデンサ、インダクタ、及びフィルタから成る群から選択される構成要素を含む。インダクタ及びフィルタを製造する技術については、同時係属中である、Ｈｕｒｗｉｔｚ氏他の米国特許出願第１３／９６２，３１６号に記載されている。
図８、及び図８（ａ）乃至図８（ｖ）を参照すると、チップを有機絶縁体に埋め込む方法は以下を含む：有機マトリクスフレーム１２２を通る少なくとも１つのビア１２４を更に含む有機マトリクスフレーム１２２によって其々画定されるチップソケット１２６のグリッド１２０を作製すること−８（ａ）。図示されたように、有機マトリクスフレームは、ガラス強化誘電体であり、ビアポストが埋め込まれており、例えばソケットが打ち抜きされている、又はＣＮＣを用いて削り出されている。或いは、ソケットは、銅を電気メッキし、ビアポストを保護しながら、溶解することによって、作製されることができる。或いは、ソケットは、メッキスルーホールを有する積層体を打ち抜いて作製されることができる。
チップソケットのグリッド１２０は、テープ１３０上に配置される−８（ｂ）。一般に、テープ１３０は、加熱して又は紫外線で露光して分解されることができる市販の透明フィルムである。
ダイ１３２は、グリッド１２０のソケット１２６内で下向きに配置され−８（ｃ）、テープを通して撮像して、位置決めされることができる。ソケット１２６内でのダイ１３２の配置は、一般的に完全に自動化されている。パッケージ材１３４は、ダイ１３２及びグリッド１２０上に被せられる−８（ｄ）。一実施形態では、パッケージ材１３４は、厚さ１８０ミクロンの誘電体膜であり、ダイ１３２の厚さは、１００ミクロンである。しかしながら、寸法は、多少異なることができる。パッケージ材１３４の厚さは、一般的に、約１５０ミクロン〜数百ミクロンである。パッケージ材１３４は、成形コンパウンドとしてもよい。ダイ１３２の厚さは、一般的に、２５ミクロン〜数百ミクロンである。パッケージ材１３４の厚さは、数十ミクロンだけ、ダイ１３２の厚さを超えることが重要である。
フレーム１２０の誘電体１２２と、チップ１３２上に塗布されるパッケージ材１３４は、同様のマトリクスを有してもよい、又はポリマーマトリクスは、極めて異なってもよい。フレームは、一般的に、プリプレグとして設けられる強化長繊維を含む。パッケージ材１３４は、長繊維を含まないが、短繊維及び／又は粒子フィラーを含むことができる。
キャリア１３６は、誘電体１３４上に塗布される−８（ｅ）。テープ１３０は、除去され−８（ｆ）、チップ１３２の下面を露出する。使用する特定のテープによって、テープ１３０は、消失される、又は紫外線で露光して除去されることができる。シード層１３８（一般的にチタニウム、その後銅）は、誘電体上にスパッタされる−８（ｇ）。電気メッキされた銅のポリマーへの接着を促進させる別のシード層は、クロム及びニッケルクロム合金を含む。フォトレジスト層１４０が、塗布され、パターニングされる−ステップ８（ｈ）。銅１４２が、パターンに電気メッキされる−８（ｉ）。誘電体膜又はフォトレジスト１４０が、剥離される−８（ｊ）、スパッタ層１３８（複数可）は、エッチング除去される−８（ｋ）。その後、エッチングバリア１４４が、銅及びチップの下面に塗布される−８（ｌ）。エッチングバリア１４４は、ドライフィルム又はフォトレジストとしてもよい。銅キャリア１３６は、例えば、塩化銅又は水酸化アンモニウムを使用してエッチング除去される−ステップ８（ｍ）。この構成体は、任意には、例えば、ＣＦ４とＯ２を１：１〜３：１の比率にしたプラズマエッチングを使用して、フレーム及びビア端部を露出させるために、薄くされる−ステップ８（ｎ）。プラズマエッチングの後に、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行ってもよい。
当然ながら、銅の導電性フィーチャ１４２、１４６のルーティング層が基板の片側に存在すると、チップを、ボール・グリッド・アレイ（ＢＧＡ）又はランド・グリッド・アレイ（ＬＧＡ）技術で、導電性フィーチャに取着可能になる。また、更なるルーティング層をビルドアップできる。上記構成体では、導電性フィーチャ１４２、１４６のルーティング層が両側にある。従って、更なる層が、片側又は両側にビルドアップされ、「ＰｏＰ」（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）及び同様の構成体を可能にできる。
図９を参照すると、本発明の核心は、埋め込まれたダイ２０２のアレイから成る構造体２００であり、各ダイは、コンタクト２０４側を下にして、一般的に繊維強化ポリマーである誘電体から作製されるフレーム２０６のソケット内に、配置される構造体２００であって、ダイ２０２は、パッキング材２０８で封止され、該パッキング材は、一般的にポリマーであり、ダイ２０２をフレーム２０６に接着し、コンタクト２０４に対する面と反対のダイ２０２の面を被覆する。少なくとも１つの貫通ビア２１０が存在し、一般的に複数の貫通ビア２１０が、各ダイ２０２を囲むフレーム２０８内に、貫通ビア２１０が構造体の両側に露出されて、更にビルドアップ可能になるように、埋め込まれる。ビア２１０は、パターン電気メッキし、又はパネル電気メッキし、一般的に銅である余分な金属を除去するために選択的にエッチングすることによって、作製されるビアポストとすることができる。例えばフレームの深さが深すぎて、１つのメッキ手順で作製できない場合等、必要に応じて、ビア２１０は、短いビアポストの積み重ねとしてもよく、任意にパッドをビアポスト間に入れて積み重ねてもよい。或いは、ビアは、ドリルアンドフィル技術によって作製された、メッキスルーホール（Ｐｔｈ）としてもよい。
一般的に、構造体２００は、ポリマー誘電体をビアポスト上に積層するか、スルーホールを、一般的に積層体である、銅クラッド誘電体パネルに穿孔及び銅メッキするかして、フレーム２０６をまず作製し、その後クラッド部を除去することによって、作製される。次に、ソケットが、銅ビアポストブロックを選択的にエッチングすることによって、又はＣＮＣによって、或いは単に打ち抜きによって、埋め込まれた貫通ビアを持つ基板に作製される。ダイ２０２が、フレーム下に膜として除去可能なテープを使用して、各ソケット内に、コンタクト２０４を下にして載置され、ダイは、パッキング材２０８で封止され、該パッキング材は、一般的にはポリマーで、成形コンパウンド又はポリマーフィルム又はプリプレグとしてもよい。パッキング材は、短繊維又はセラミック粒子等の無機フィラーを含んでもよい。テープは、除去され、最上の誘電体ポリマーは、ビア端部及びダイパッドを露出するために、エッチダウンされる。
従って、当業者は、本発明が、特に上記で図示され、説明されたものに限定されないことを理解するであろう。むしろ本発明の範囲は、付記された請求項によって規定され、上記で説明された様々な特徴の組合せ及び副組合せの両方の他、当業者が前述の説明を読んで思い付くであろう、それらの変形例及び変更例も含む。
請求項において、単語「含む（ｃｏｍｐｒｉｓｅ）」、及びその変形である、「含む（ｃｏｍｐｒｉｓｅｓ）」、「含んだ（ｃｏｍｐｒｉｓｉｎｇ）」等は、記載された構成要素が含まれるだけでなく、一般に他の構成要素を除外するものではないことを意味する。
１０ アレイ
１２ チップソケット
１４、１２４、２１０ ビア
１６、１８、３８、２０６ フレーム
２０ パネル
２１、２２、２３、２４ ブロック
２５ 水平方向バー
２６ 垂直方向バー
２７ 外部フレーム
２８、２９ チップソケット
３５、５５ チップ
３６、２０８ パッキング材
４０ フレームワーク
４２、４３ ルーティング層
４５ ダイシングツール
４８ ダイパッケージ
１３２、２０２ ダイ
５７ 半田ボール
１２０ グリッド
１２２ 有機マトリクスフレーム
１２６ ソケット
１３０ テープ
１３４ パッケージ材
１３６ 銅キャリア
１３８ シード層
１４０、１５０ フォトレジスト層
１４２ 導電性フィーチャ
１４４ エッチングバリア
１４６ 接着性金属シード層
１４８ 銅シード層
１５２ パターン
１５４ 銅
２００ 構造体
２０４ コンタクト

Claims (28)

  1. ポリマーマトリクス内に埋め込まれ、前記マトリクスによって囲まれる少なくとも１個のダイを含み、該ダイの外周周りに前記ポリマーマトリクスを通る少なくとも１つの貫通ビアを更に含む構造体。
  2. 前記少なくとも１つのビアは、両端部を露出させる、請求項１に記載の構造体。
  3. 前記ダイは、第１ポリマーマトリクスを含むフレームによって囲まれ、前記少なくとも１つの貫通ビアは、前記フレームを貫通し；前記ダイは、端子を下面にして、チップの下面が前記フレームの下面と同一平面上にあるように配置され、前記フレームは、前記チップより厚く、前記ダイは、下面を除く全体が、第２ポリマーマトリクスを有するパッケージ材で囲まれる、請求項１に記載の構造体。
  4. 前記第１ポリマーマトリクスは、繊維強化材を含む、請求項２に記載の構造体。
  5. 前記第２ポリマーマトリクスは、前記第１ポリマーマトリクスとは異なるポリマーを含む、請求項２に記載の構造体。
  6. 前記第２ポリマーマトリクスは、前記第１ポリマーと同じポリマーを含む、請求項２に記載の構造体。
  7. 前記パッケージ材は、フィラーを更に含む、請求項４に記載の構造体。
  8. 前記フィラーは、短繊維を含む、請求項６に記載の構造体。
  9. 前記フィラーは、セラミック粒子を含む、請求項６に記載の構造体。
  10. 前記ダイは、集積回路を含む、請求項２に記載の構造体。
  11. 前記ダイは、アナログ集積回路を含む、請求項８に記載の構造体。
  12. 前記ダイは、デジタル集積回路を含む、請求項８に記載の構造体。
  13. 前記ダイは、集積化受動素子（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）から成る群から選択される構成要素を含む、請求項２に記載の構造体。
  14. 前記集積化受動素子は、抵抗、コンデンサ、及びインダクタの少なくとも１つを含む、請求項１３に記載の構造体。
  15. 少なくとも１つの導体が、前記チップの端子を前記少なくとも１つの貫通ビアと結合させるように、導体のフィーチャ層を更に含む、請求項２に記載の構造体。
  16. 前記第１フィーチャ層の下に、少なくとも１層の更なるフィーチャ層を更に含み、前記少なくとも１層の更なるフィーチャ層は、ビアの層によって、前記第１フィーチャ層に結合され、前記ビア及び前記少なくとも１層の更なるフィーチャ層は、ポリマー誘電体内に封止される、請求項１５に記載の構造体。
  17. 前記チップの終端部側と反対側に延伸する導体のフィーチャ層を更に含み、前記導体のフィーチャ層にある導体が、前記チップを囲む前記フレーム内で貫通ビアに結合されるようにする、請求項２に記載の構造体。
  18. 前記チップの終端部側と反対側に延伸する前記導体上に少なくとも１層の更なるフィーチャ層を更に含み、前記少なくとも１層の更なるフィーチャ層は、ビアの層によって前記第１フィーチャ層に結合され、前記ビア及び前記少なくとも１層の更なるフィーチャ層は、ポリマー誘電体内に封止される、請求項１５に記載の構造体。
  19. 少なくとも１つのビアは、非円形である、請求項１に記載の構造体。
  20. 前記少なくとも１つのビアは、同軸のビア対である、請求項１に記載の構造体。
  21. 少なくとも２個の隣接するダイを含む、請求項２に記載の構造体。
  22. 前記少なくとも２個の隣接するダイは、前記フレームのバーによって分離される、請求項１９に記載の構造体。
  23. 少なくとも１つの貫通ビアの少なくとも片端部に接続される少なくとも１つの端子を有する更なるダイを含む、請求項２に記載の構造体。
  24. 前記更なるダイは、前記少なくとも１つの貫通ビアの前記少なくとも片端部に、フリップチップボンディング又はワイヤボンディングされる、請求項２３に記載の構造体。
  25. 前記外部のフィーチャ層に接続される少なくとも１つの端子を有する更なるダイを含む、請求項１６に記載の構造体。
  26. 前記外部のフィーチャ層に接続される少なくとも１つの端子を有する更なるダイを含む、請求項１８に記載の構造体。
  27. 前記外部のフィーチャ層に接続される少なくとも１つの端子を有する更なるＩＣ基板パッケージを含む、請求項１６に記載の構造体。
  28. 前記外部のフィーチャ層に接続される少なくとも１つの端子を有する更なるＩＣ基板パッケージを含む、請求項１８に記載の構造体。
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