KR101570055B1 - 계단식 구멍을 갖는 다층 전자 구조체 - Google Patents
계단식 구멍을 갖는 다층 전자 구조체 Download PDFInfo
- Publication number
- KR101570055B1 KR101570055B1 KR1020140124960A KR20140124960A KR101570055B1 KR 101570055 B1 KR101570055 B1 KR 101570055B1 KR 1020140124960 A KR1020140124960 A KR 1020140124960A KR 20140124960 A KR20140124960 A KR 20140124960A KR 101570055 B1 KR101570055 B1 KR 101570055B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- multilayer
- layers
- aperture
- hole
- Prior art date
Links
- 229910052751 metal Inorganic materials 0.000 claims abstract description 66
- 239000002184 metal Substances 0.000 claims abstract description 65
- 238000000034 method Methods 0.000 claims description 57
- 239000010949 copper Substances 0.000 claims description 55
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 43
- 229910052802 copper Inorganic materials 0.000 claims description 43
- 230000008569 process Effects 0.000 claims description 23
- 238000004519 manufacturing process Methods 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- 239000003365 glass fiber Substances 0.000 claims description 9
- 229920000642 polymer Polymers 0.000 claims description 8
- 229910021591 Copper(I) chloride Inorganic materials 0.000 claims description 7
- OXBLHERUFWYNTN-UHFFFAOYSA-M copper(I) chloride Chemical compound [Cu]Cl OXBLHERUFWYNTN-UHFFFAOYSA-M 0.000 claims description 7
- 239000011521 glass Substances 0.000 claims description 7
- 239000002245 particle Substances 0.000 claims description 7
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- 239000011651 chromium Substances 0.000 claims description 5
- 229910052804 chromium Inorganic materials 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 229910052715 tantalum Inorganic materials 0.000 claims description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- 239000010936 titanium Substances 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000000919 ceramic Substances 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims description 3
- 239000002253 acid Substances 0.000 claims description 2
- 125000002887 hydroxy group Chemical group [H]O* 0.000 claims 1
- 238000001465 metallisation Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 286
- 239000000758 substrate Substances 0.000 description 20
- 238000007747 plating Methods 0.000 description 13
- 238000005553 drilling Methods 0.000 description 11
- 238000013459 approach Methods 0.000 description 8
- 238000000151 deposition Methods 0.000 description 8
- 238000009713 electroplating Methods 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 7
- 239000004020 conductor Substances 0.000 description 6
- 239000004642 Polyimide Substances 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 229920001721 polyimide Polymers 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- 229920002994 synthetic fiber Polymers 0.000 description 5
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000012528 membrane Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 238000007772 electroless plating Methods 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- 238000010030 laminating Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000011148 porous material Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 2
- 229920002430 Fibre-reinforced plastic Polymers 0.000 description 2
- FAPWRFPIFSIZLT-UHFFFAOYSA-M Sodium chloride Chemical compound [Na+].[Cl-] FAPWRFPIFSIZLT-UHFFFAOYSA-M 0.000 description 2
- 238000002679 ablation Methods 0.000 description 2
- 230000001464 adherent effect Effects 0.000 description 2
- 239000000908 ammonium hydroxide Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000002241 glass-ceramic Substances 0.000 description 2
- 230000005484 gravity Effects 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 238000003801 milling Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 1
- 239000003929 acidic solution Substances 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- ORTQZVOHEJQUHG-UHFFFAOYSA-L copper(II) chloride Chemical compound Cl[Cu]Cl ORTQZVOHEJQUHG-UHFFFAOYSA-L 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 239000011151 fibre-reinforced plastic Substances 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 230000009477 glass transition Effects 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 150000003949 imides Chemical class 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000011256 inorganic filler Substances 0.000 description 1
- 229910003475 inorganic filler Inorganic materials 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229920003192 poly(bis maleimide) Polymers 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000011780 sodium chloride Substances 0.000 description 1
- SUKJFIGYRHOWBL-UHFFFAOYSA-N sodium hypochlorite Chemical compound [Na+].Cl[O-] SUKJFIGYRHOWBL-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/096—Vertically aligned vias, holes or stacked vias
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
- H05K2201/09845—Stepped hole, via, edge, bump or conductor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/30—Details of processes not otherwise provided for in H05K2203/01 - H05K2203/17
- H05K2203/308—Sacrificial means, e.g. for temporarily filling a space for making a via or a cavity or for making rigid-flexible PCBs
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
본 발명은, X-Y 평면에서 연장되는 복수층을 갖고, X-Y 평면에 수직한 Z 방향으로 도전시키는 금속 비아 포스트를 둘러싸는 유전체로 구성되고, 복수층의 적어도 2개층을 가로지르는 적어도 하나의 다층 구멍을 더 포함하는 다층 전자 구조체에 관한 것으로, 상기 다층 전자 구조체의 인접층에서 적어도 2개층의 구멍을 포함하고, 상기 인접층에서의 적어도 2개층의 구멍은 X-Y 평면에서 상이한 치수를 갖고, 상기 다층 구멍의 주변부는 계단형이고, 상기 적어도 하나의 구멍층은 다층 전자 구조체의 표면에서의 구멍이다.
Description
본 발명은 개선된 상호접속 구조체에 관한 것으로, 특히 배타적으로는 아니지만 계단식 구멍을 갖는 개선된 상호접속 구조체 및 그 제조 방법에 관한 것이다.
보다 복잡한 전자 요소의 소형화에 대한 커지는 요구로 인해, 연산 및 통신 장치와 같은 가정용 전자 기기는 보다 집적화된다. 이러한 점은 다층 도전층의 고밀도를 갖는 IC 기판 및 IC 인터포져(interposer)와, 유전체에 의해 서로로부터 전기적으로 절연된 비아와 같은 지지 구조체에 대한 요구를 발생시켰다.
이러한 지지 구조체에 대해 통상적으로 요구되는 점은, 신뢰성과, 적절한 전기 성능, 얇음, 견고성, 평탄화, 양호한 방열성 및 경쟁력 있는 단가이다.
이들 요구사항을 달성하기 위한 다양한 접근법 중, 금속, 통상적으로 구리로 연속 충전하여 도금 기술에 의해 내부 침착되도록 가장 마지막 금속층까지 연속하여 놓여진 유전체 기판을 관통하는 구멍을 드릴링하는 데 레이저를 사용하며, 층들 사이에 상호접속 비아를 생성하는 제조 기술이 널리 실시되고 있다. 이러한 비아 생성을 위한 접근법은 종종 "드릴 앤 필(drill & fill)"로 언급되며, 이로 인해 생성된 비아를 "드릴드 앤 필드 비아(drilled & filled vias)"로 언급될 수 있다.
상기 드릴드 앤 필드 비아 접근법에는 단점이 몇 가지 있다. 각각의 비아가 별도로 드릴링되는 것이 요구되기 때문에, 생산량이 제한되고, 복잡해진 다중 비아 IC 기판 및 인터포져 제조 비용은 비싸진다. 큰 어레이에서, 드릴 앤 필 방법론에 의해 서로에 밀접한 근접부에서 상이한 크기 및 형상을 갖는 높은 품질의 비아를 고밀도로 생성하기 어렵다. 또한, 레이저로 드릴링된 비아는 유전체의 두께를 통해 내향하는 테이퍼 및 거친 측벽을 갖는다. 이러한 테이퍼는 비아의 효과적인 직경을 감소시킨다. 또한, 역으로, 특별히 극도로 작은 비아 직경에서 이전 도전체층에의 전기 접속에 영향을 미쳐 신뢰성이 쟁점화될 수도 있다. 또한, 측벽은 드릴링된 유전체가 폴리머 매트릭스 형태로 유리 또는 세라믹 섬유를 포함하는 합성 재료인 경우 특히 거칠며, 이러한 거침은 부가의 표유 인덕턴스(stray inductance)를 발생시킬 수 있다.
드릴링된 비아 구멍의 충전 공정은 통상적으로 구리 전기도금에 의해 달성된다. 전기 도금 기술은 비아의 상부에 작은 크레이터(crater)가 생성되는 딤플링이 결과로 나타날 수 있다. 이와 달리, 보유할 수 있는 것보다 많은 구리로 비아 채널이 충전되고 주변 재료 위로 돌출되는 돔형 상부면이 생성되는 과충전(overfill)이 결과로 나타날 수 있다. 딤플링 및 과충전 모두에는, 고밀도 기판 및 인터포져를 제조할 때 요구되는 것과 같이, 다른 것 위에 놓이는 방식으로 비아를 연속하여 적층시킬 때 문제점이 발생되는 경향이 있다. 또한, 큰 비아 채널은, 특히 인터포져 또는 IC 기판 설계의 동일한 상호접속층에서 작은 비아의 근접부에 있을 때, 균일하게 충전하기 어렵다는 것을 알 수 있다.
허용가능한 크기 및 신뢰성의 범위가 시간에 지남에 따라 개선되었음에도, 상술한 단점은 드릴 앤 필 기술의 본질적인 문제이며, 가능한 비아 크기의 범위를 제한할 것으로 예상된다. 또한, 레이저 드릴링은 둥근 비아 채널을 생성하는 데 최선이라는 점도 알아야 한다. 슬롯형 비아 채널은 이론적으로 레이저 밀링에 의해 제조될 수 있더라도, 실제로는 제조될 수 있는 기하학적 형상의 범위는 다소 제한되고, 소정의 지지 구조체의 비아는 전형적으로 원통형이고 사실상 동일하다.
드릴 앤 필에 의한 비아의 제조는 고비용이고, 비교적 비용면에서 효과적인 전기도금 공정을 이용하여 생성된 비아 채널에 구리로 균일하고 일정하게 충전하기는 어렵다.
합성 유전체의 레이저 드릴식 비아의 크기는 실제적으로 60 x 10-6m 직경으로 제한되고, 관련된 애브레이션(ablation) 공정의 결과 드릴링된 합성 재료의 본성으로 인한 현저한 테이퍼 형상 및 거친 측벽이 나타난다.
상술한 바와 같이 레이저 드릴링의 다른 제한에 부가하여, 드릴 앤 필 기술은, 상이한 크기의 비아 채널이 드릴링된 뒤 상이한 크기의 비아를 제조하도록 금속으로 충전할 때 비아 채널은 상이한 속도로 충전되므로 동일한 층에서 상이한 직경의 비아를 생성하기 어렵다는 제한을 더 갖는다. 결국, 상이한 크기의 비아에 대해 침착 속도를 동시에 최적화할 수 없기 때문에, 드릴 앤 필 기술을 특징화하는 딤플링 또는 과충전의 전형적인 문제는 악화된다. 결국, 실제로 단일층에서의 모든 드릴 앤 필 비아는 애브레이션 및 테이퍼링에 의해 영향을 받을지라도 명목상 동일한 직경을 갖는다.
드릴 앤 필 접근법의 많은 단점을 극복하기 위한 대체 해법으로는, "패턴 도금"으로 공지되어 있는 기술을 사용하여 포토-레지시트에 생성된 패턴으로 구리 또는 다른 금속을 침착시킴으로써 비아를 제조하는 것이다.
패턴 도금에서, 시드층이 우선 침착된다. 이후, 포토-레지스트층이 그 위에 침착되고 시드층을 노출시키는 트렌치(trench)를 형성하도록 선택적으로 제거되는 패턴을 생성하도록 노출된다. 구리를 포토-레지스트의 트렌치로 침착시킴으로써 비아 포스트(post)가 생성된다. 이후, 나머지 포토-레지스트는 제거되고, 시드층이 에칭되고, 전형적으로 폴리머 침습 유리 섬유 매트(mat)인 유전체가 비아 포스트를 둘러싸도록 그 위와 주위에 적층된다. 이후, 유전체의 일부를 제거하여 얇게하고, 구조체를 평탄화하고 그 위의 다음 금속층을 빌드업하기 위해 그라운드에 도전성 접속을 허용하는 비아 포스트의 상부를 평탄화하여 노출시키는 다양한 기술 및 공정이 사용될 수 있다. 이러한 공정을 반복함으로써, 금속 컨덕터 및 비아 포스트의 연속층이 양호한 다층 구조체를 빌드업하도록 침착될 수 있다.
패턴 도금에서, 시드층이 우선 침착된다. 이후, 포토-레지스트층이 시드층 위에 배치되고 연속하여 시드층을 노출시키는 트렌치(trench)를 형성하도록 선택적으로 제거되는 패턴을 생성하도록 현상된다. 구리를 포토-레지스트의 트렌치로 침착시킴으로써 비아 포스트(post)가 생성된다. 이후, 나머지 포토-레지스트는 제거되고, 시드층이 에칭되고, 전형적으로 폴리머 침습 유리 섬유 매트(mat)인 유전체가 비아 포스트를 둘러싸도록 그 위와 주위에 적층된다. 이후, 유전체의 일부를 제거하고 비아 포스트의 상부를 노출시켜 다음 금속층을 빌드업하는 것을 허용하기 위해, 그라인딩, 연마 및 화학 기계적 연마와 같은 다양한 기술 및 공정이 표면을 얇게 하여 평탄화하는 데 사용될 수 있다. 양호한 다층 구조를 빌드업하기 위한 공정을 반복함으로써 금속 컨덕터 및 비아 포스트의 연속층이 그 위에 침착될 수 있다.
이후 "패널 도금"으로서 언급된 밀접한 관련 기술 외의 대체 방법에서, 금속 또는 합금의 연속층이 기판 상에 적층된다. 포토-레지스트층이 연속층의 상부에 놓여지고 그 안에 패턴이 현상된다. 현상된 포토 레지스트의 패턴이 박피되어 이후 에칭될 수 있는 아래의 금속을 선택적으로 노출시킨다. 현상되지 않은 포토레지스트는 언더라잉 금속이 에칭되는 것을 보호하여 직립 피쳐(feature) 및 비아의 패턴을 남긴다.
현상되지 않은 포토-레지스트가 박피된 후, 폴리머 침습 유리 섬유와 같은 유전체가 직립 구리 피쳐 및/또는 비아 포스트 주위와 그 위에 적층될 수 있다.
상술한 바와 같은 패턴 도금 또는 패널 도금 방법론에 의해 생성된 비아층은 통상적으로 구리로 제조된 '비아 포스트층' 및 피쳐층(feature layer)으로 공지된다.
마이크로 전자 공학 발전의 일반적인 경향은 보다 작고 얇고 경량이고 높은 신뢰성을 갖는 파워풀한 제품의 제조 방향으로 향한다. 그러나, 두꺼운 코어식 상호접속부의 사용은 극도로 얇은 제품이 달성되는 것을 방해한다. 상호접속 IC 기판 또는 인터포져에서 보다 고밀도의 구조를 생성하기 위해, 보다 작은 접속부의 보다 많은 층이 요구된다. 실제로, 종종 서로의 상부에 구성 요소를 적층시키는 것이 바람직하다.
도금되는 경우, 라미네이트식 구조체는 구리 또는 다른 적절한 희생 기판에 적층되고, 상기 기판은 독립식 코어리스 라미너 구조를 남기고 에칭될 수 있다. 또한, 희생 기판에 미리 부착된 측면 상에 추가의 층이 적층될 수 있어, 휘어짐을 최소화하여 평탄화의 달성에 조력하는 2측면 빌드업이 가능해진다.
고밀도 상호접속부를 제조하기 위한 하나의 탄력적인 기술은 유전체 매트릭스에 금속 비아 또는 피쳐로 구성된 패널 도금 다층 구조 또는 패턴을 빌드업하는 것이다. 금속은 구리일 수 있고, 유전체는 섬유 강화 폴리머일 수 있다. 전형적으로, 예로써 폴리이미드와 같이 높은 유리 천이 온도(Tg)를 갖는 폴리머가 사용된다. 이러한 상호접속부는 코어식 또는 코어리스식일 수 있고, 요소를 적층하기 위한 공동을 포함할 수 있다. 이들은 홀수 또는 짝수의 층을 가질 수 있다. 아미텍-어드밴스드 멀티레이어 인터커넥트 테크놀로지 엘티디.(Amitec-Advanced Multilayer Interconnect Technologies Ltd.)에 허여된 이전 특허에는 허용 가능한 기술이 기재되어 있다.
예로써, 후르비츠(Hurwitz) 등에게 허여된 미국 특허 제7,682,972호(발명의 명칭 : 개선된 다층 코어리스 지지 구조체 및 그 제조 방법)에는 우수한 전자 지지 구조체의 구축에서의 전구체로서 사용하기 위한 유전체 내에 비아 어레이를 구비하는 독립 멤브레인의 제조 방법이 기재되어 있으며, 이러한 방법은 희생 캐리어 상에 둘라싸여진 유전체에 도전성 비아의 멤브레인을 제조하는 단계와, 독립식 적층 어레이를 형성하도록 멤브레인을 희생 기판으로부터 탈거하는 단계를 포함한다. 이러한 독립 멤브레인을 베이스로 하는 전자 기판은 비아를 종결한 이후 적층된 어레이를 얇게 하고 평탄화함으로써 형성될 수 있다. 상기 특허의 내용은 본 명세서 전반에 걸쳐 참조한다.
후르비츠에게 허여된 미국 특허 제7,669,320호(발명의 명칭 : 칩 패키징용 코어리스 공동 기판 및 그 제조 방법)에는 제2 IC 다이에 직렬로 접속된 제1 IC 다이를 지지하기 위한 IC 지지체 제조용 방법이 기재되어 있으며, 상기 IC 지지체는 주위와 절연된 상태의 구리 피쳐 및 비아의 교대층의 적층체를 포함하고, 제1 IC 다이는 IC 지지체에 접착가능하고, 제2 IC 칩은 IC 지지체 내측의 공동 내에 접착 가능하고, 상기 공동은 구리 베이스를 에칭하고 빌드업된 구리를 선택적으로 에칭함으로써 형성된다. 상기 특허의 내용은 본 명세서에서 참조한다.
후르비츠에게 허여된 미국 특허 제7,635,641호(발명의 명칭 : 집적 회로 지지체 구조체 및 그 제조 방법)에는, (A) 제1 베이스층을 선택하는 단계와, (B) 제1 베이스층 상에 제1 부착 에칭액 저항 베리어층을 침착하는 단계와, (C) 교대식 도전층 및 절연층의 제1 절반 스택을 빌드업하는 단계로서, 상기 도전층은 절연층을 통해 비아에 접속되는 단계와, (D) 상기 제1 절반 스택 상에 제2 베이스층을 도포하는 단계와, (E) 제2 베이스층에 포토-레지스트의 보호막을 도포하는 단계와, (F) 제1 베이스층을 에칭하는 단계와, (G) 포토-레지스트의 보호막을 제거하는 단계와, (H) 제1 에칭액 저항 베리어층을 제거하는 단계와, (I) 교대식 도전층 및 절연층의 제2 절반 스택을 빌드업하는 단계로서, 상기 도전층은 절연층을 통해 비아에 상호 접속되고 상기 제2 절반 스택은 제1 절반 스택에 사실상 대칭으로 놓여지는 단계와, (J) 교대식 도전층 및 절연층의 제2 구멍 스택 상에 절연층을 도포하는 단계와, (K) 제2 베이스층을 제거하는 단계와, (L) 스택의 외부면 상의 비아의 단부를 노출시키고 종결부를 적용함으로써 상기 기판을 종결하는 단계를 포함하는 전자 기판 제조 방법이 기재되어 있다. 상기 특허의 내용은 본 명세서에서 참조한다.
본 발명의 제1 태양은, X-Y 평면에서 연장되는 복수층을 갖고, X-Y 평면에 수직한 Z 방향으로 도전시키는 금속 비아 포스트를 둘러싸는 유전체로 구성되는 다층 전자 구조체에 관한 것으로, 적어도 하나의 다층 구멍이 상기 복수층의 적어도 2개층을 가로지르고, 상기 다층 전자 구조체의 상하 인접층에서 적어도 2개층의 구멍("2개의 층으로 형성된 구멍")을 포함하고, 상기 인접층에서의 적어도 2개층의 구멍은 X-Y 평면에서 상이한 치수를 갖고, 상기 다층 구멍의 주변부는 계단형이고, 상기 구멍의 적어도 하나의 층은 다층 전자 구조체의 표면에서의 구멍이다.
몇몇 실시예에서, 상기 적어도 하나의 다층 구멍의 각각의 층은 원형이고, 후속층에서의 각각의 구멍층("구멍이 형성되는 층")은 이전층에서의 각각의 구멍층보다 작게 연장되고, 상기 다층 구멍은 일반적으로 계단식 원추 형상을 갖는다.
몇몇 실시예에서, 상기 적어도 하나의 다층 구멍은 적어도 3개의 구멍층을 포함한다.
몇몇 실시예에서, 상기 적어도 하나의 다층 구멍은 적어도 4개의 구멍층을 포함한다.
몇몇 실시예에서, 상기 적어도 하나의 다층 구멍은 적어도 5개의 구멍층을 포함한다.
몇몇 실시예에서, 상기 적어도 하나의 다층 구멍에서의 적어도 하나의 구멍층만 상기 다층 전자 구조체의 표면에서의 구멍을 포함하고, 상기 다층 구멍은 블라인드 구멍이다.
몇몇 실시예에서, 상기 다층 구멍은 다층 전자 구조체의 대향면에서의 구멍인 구멍층을 각 단부에 포함하고, 상기 다층 구멍은 관통 구멍이다.
몇몇 실시예에서, 상기 적어도 하나의 다층 구멍은 다층 전자 구조체의 제2 측면에서의 구멍보다 적어도 30 % 큰 다층 전자 구조체의 제1 측면에서의 구멍을 포함한다.
몇몇 실시예에서, 상기 적어도 하나의 다층 구멍은 복수층 중 적어도 3개층을 가로지르고, 3개의 구멍층 스택을 포함하고, 상기 적어도 3개층은 적어도 하나의 내부층과 상기 내부층에 인접하는 외부층으로 구성되고, 상기 3개 구멍은 외부층의 구멍 사이에 개재된 내부층의 구멍을 포함하고, 상기 외부층의 구멍보다 내부층의 구멍이 작은 것을 특징으로 한다.
몇몇 실시예에서, 상기 적어도 하나의 다층 구멍은 복수층 중 적어도 3개층을 가로지르고, 적어도 3개의 구멍층 스택을 포함하고, 상기 적어도 3개층은 적어도 하나의 내부층과 상기 내부층에 인접하는 외부층으로 구성되고, 상기 적어도 하나의 내부층의 구멍은 상기 외부층에서의 구멍 사이에 개재되고, 상기 적어도 하나의 내부층의 구멍은 외부층의 구멍보다 큰 것을 특징으로 한다.
몇몇 실시예에서, 상기 다층 전자 구조체의 내부층의 구멍의 위치는 다층 전자 구조체의 내부층의 전자 구조체와 정렬된다.
몇몇 실시예에서, 상기 적어도 하나의 다층 구멍은 복수층의 적어도 3개층을 가로지르고, 적어도 3개의 구멍층 스택을 포함하고, 상기 다층 전자 구조체의 후속층("이전층 상에 놓이는 층")에서의 구멍은 상기 다층 구멍이 계단식 테이퍼링면을 갖도록 다층 전자 구조체의 이전층에서의 구멍보다 크다.
몇몇 실시예에서, 상기 구멍층은 원형이고, 상기 적어도 하나의 다층 구멍은 계단식 원추형 테이퍼링 주변부를 갖는다.
몇몇 실시예에서, 상기 적어도 하나의 다층 구멍의 각각의 구멍층은 직사각형이고, 후속층에서의 각각의 후속 구멍층은 1방향에서 이전층에서의 이전 구멍층보다 작게 연장되고, 상기 다층 구멍은 1방향에서 계단식 주변부를 구비한다.
몇몇 실시예에서, 상기 적어도 하나의 다층 구멍의 각각의 층은 직사각형이고, 후속층에서의 구멍층은 이전층에서의 구멍층보다 2개의 대향 방향에서 작게 연장되고, 상기 다층 구멍은 일반적으로 사다리꼴 형상을 갖는다.
몇몇 실시예에서, 상기 적어도 하나의 다층 구멍의 각각의 구멍층은 직사각형이고, 각각의 후속 구멍층은 각각의 이전층보다 3개의 대향 방향에서 작게 연장되고, 상기 다층 구멍은, 상부 및 바닥 구멍 중 적어도 하나에 수직한 사실상 매끄러운 1개의 벽과 3개의 계단식 대각벽을 갖는 일반적으로 피라미드 형상을 갖는다.
몇몇 실시예에서, 상기 적어도 하나의 다층 각각의 구멍층은 직사각형이고, 상기 각각의 후속 구멍층은 이전층에서의 구멍층보다 4개의 대향 방향에서 작게 연장되고, 상기 다층 구멍은 일반적으로 계단식 피라미드 형상을 갖는다.
몇몇 실시예에서, 상기 유전체는 폴리머를 포함한다.
몇몇 실시예에서, 상기 유전체는 유리 섬유, 세라믹 입자 함유물 및 유리 입자 함유물을 갖는 그룹 중 적어도 하나를 더 포함한다.
본 발명의 제2 태양은, X-Y 평면에서 연장되고 X-Y 평면에 수직한 Z 방향으로 도전시키는 금속 비아 포스트를 둘러싸는 유전체로 구성되는 복수층을 포함하는 다층 전자 구조체에 적어도 하나의 다층 구멍을 제조하기 위한 공정에 관한 것으로, 상기 적어도 하나의 다층 구멍은 상기 복수층 중 적어도 2개층을 가로지르고, 상기 공정은 금속 피쳐층 및 금속 비아층으로부터 선택된 복수의 금속층을 갖고 유전체로 둘러싸여진 다층 희생 스택을 형성하는 단계와, 상기 다층 희생 스택의 단부를 노출시키고 다층 희생 스택을 에칭하여 다층 구멍을 생성하는 단계를 포함한다.
몇몇 실시예에서, 상기 다층 희생 스택의 노출된 단부를 둘러싸는 다층 전자 구조체의 표면은 그 안의 금속 피쳐를 보호하도록 마스킹(masked)된다.
몇몇 실시예에서, 상기 다층 희생 스택은 금속 비아층과, 전기도금 구리층과 스퍼터링, PVD 증착 또는 무전해 도금된 구리의 시드층을 선택적으로 더 구비하는 금속층을 포함하고, 상기 시드층은 탄탈늄, 티탄, 텅스텐 및 크롬을 갖는 그룹으로부터 선택된 부착 금속층을 선택적으로 더 포함한다.
몇몇 실시예에서, 상기 에칭 단계는, 18 ℃와 75 ℃ 사이의 온도에서 CuCl2산과 HNO3OH 알카라인 표준 에칭액을 갖는 그룹으로부터 선택된 에칭액을 도포하는 단계를 포함한다.
몇몇 실시예에서, 피쳐 및 비아를 둘러싸는 단부를 마스킹하는 단계는, 위에 포토레지스트를 배치하여 패터닝하는 단계를 포함한다.
몇몇 실시예에서, 다층 구멍의 층은 다층 전자 구조체의 층 내의 관심 피쳐의 20 미크론 내에 정렬된다.
몇몇 실시예에서, 다층 구멍의 층은 다층 전자 구조체의 층 내의 관심 피쳐의 10 미크론 내에 정렬된다.
몇몇 실시예에서, 다층 구멍의 층은 다층 전자 구조체의 층 내의 관심 피쳐의 3 미크론 내에 정렬된다.
미크론 또는 ㎛의 용어는 마이크로미터, 또는 10-6 m를 언급한다.
본 발명을 보다 잘 이해하기 위해 그리고 어떻게 효과적으로 진행되는 지를 도시하기 위해, 첨부도면에 순수 예시를 목적으로 도면부호를 도시한다.
이제, 상세하게 도면을 참고하여, 도시된 상세한 점은 본 발명의 양호한 실시예의 예시적 설명을 목적으로 하는 일예이며, 본 발명의 원리 및 개념의 설명이 가장 유용하게 신속하게 이해될 수 있도록 제공되는 것이다. 이와 관련하여, 본 발명의 기본적 이해를 위해 필요한 것 이상으로 상세하게 본 발명의 구조적 상세함을 도시하지 않았으며, 발명의 설명은 이 기술 분야의 숙련자에게는 본 발명의 몇몇 형태가 실제로 어떻게 구현될 수 있는지 알 수 있게 작성된 도면을 참조하여 이루어진다.
도 1은 종래 기술의 다층 전자 지지 구조체의 간단화된 단면도이다.
도 2는 사다리꼴 형상의 비아의 희생 스택의 단면도이다.
도 3은 도 2의 구조체의 분해도로서, 형성된 사다리꼴 형상 다층 구멍의 개략 단면도이다.
도 4는 상부에서 본 사다리꼴, 피라미드 및 원추형 다층 구멍을 도시한다.
도 5는 비아 및 피쳐층의 사다리꼴 스택의 단면도이다.
도 6은 도 5의 비아 및 피쳐층의 사다리꼴 스택을 에칭함으로써 생성된 최종 다층 구멍의 단면도이다.
도 7은 패드층 및 비아 포스트층을 갖는 이중층을 제조하고 그 안에 이중층 구멍을 생성하기 위한 공정을 도시한 플로우챠트이다.
도 8은 그 안에 비아 구멍을 갖는 비아 포스트층을 제조하기 위한 다른 공정을 도시한 플로우챠트이다.
이제, 상세하게 도면을 참고하여, 도시된 상세한 점은 본 발명의 양호한 실시예의 예시적 설명을 목적으로 하는 일예이며, 본 발명의 원리 및 개념의 설명이 가장 유용하게 신속하게 이해될 수 있도록 제공되는 것이다. 이와 관련하여, 본 발명의 기본적 이해를 위해 필요한 것 이상으로 상세하게 본 발명의 구조적 상세함을 도시하지 않았으며, 발명의 설명은 이 기술 분야의 숙련자에게는 본 발명의 몇몇 형태가 실제로 어떻게 구현될 수 있는지 알 수 있게 작성된 도면을 참조하여 이루어진다.
도 1은 종래 기술의 다층 전자 지지 구조체의 간단화된 단면도이다.
도 2는 사다리꼴 형상의 비아의 희생 스택의 단면도이다.
도 3은 도 2의 구조체의 분해도로서, 형성된 사다리꼴 형상 다층 구멍의 개략 단면도이다.
도 4는 상부에서 본 사다리꼴, 피라미드 및 원추형 다층 구멍을 도시한다.
도 5는 비아 및 피쳐층의 사다리꼴 스택의 단면도이다.
도 6은 도 5의 비아 및 피쳐층의 사다리꼴 스택을 에칭함으로써 생성된 최종 다층 구멍의 단면도이다.
도 7은 패드층 및 비아 포스트층을 갖는 이중층을 제조하고 그 안에 이중층 구멍을 생성하기 위한 공정을 도시한 플로우챠트이다.
도 8은 그 안에 비아 구멍을 갖는 비아 포스트층을 제조하기 위한 다른 공정을 도시한 플로우챠트이다.
이하의 설명에서, 유전체 매트릭스 형태의 금속 비아로 구성된 지지 구조체, 특히 폴리이미드 또는 에폭시 또는 BT(비스메일이미드/트리아진) 또는 이들의 혼합물과 같이 유리 섬유 강화된 폴리머 매트릭스 형태의 구리 비아 포스트가 고려된다.
후르비츠에게 허여된 미국 특허 제7,682,972호, 미국 특허 제7,669,320호 및 미국 특허 제7,635,641호에 기재된 바와 같이, 어세스(Access) 포토-레지스트 및 패턴 또는 패널 도금 및 라미네이팅 기술의 피쳐가 본원 명세서에서 참조되며, 피쳐의 평면 치수의 상한에 영향을 미치지 않는다.
도 1은 종래 기술의 다층 전자 구조체의 간단화된 단면도이다. 종래 기술의 다층 전자 구조체(100)는 개별층들을 절연시키는 유전체(110, 112, 114, 116)의 층에 의해 분리된 구성요소 또는 피쳐(108)의 기능층(102, 104, 106)을 포함한다. 유전체층을 통한 비아(118)는 인접한 기능 또는 피쳐층 사이의 전기 접속부를 제공한다. 따라서, 피쳐층(102, 104, 106)은 일반적으로 X-Y 평면에서 층 내에 놓여진 피쳐(108)와, 유전체층(110, 112, 114, 116)을 가로질러 전류를 도전시키는 비아(118)를 포함한다. 비아(118)는 최소의 인덕턴스를 갖도록 설계되며, 그들 사이에 최소의 커패시턴스를 갖도록 충분하게 분리된다.
비아가 드릴 앤 필 기술로 제조될 때, 우선 유전체에 레이저 구멍을 드릴링함으로써 제조되기 때문에, 비아는 일반적으로 사실상 원형의 단면을 갖는다. 유전체가 이질적이고 이방성이고 무기 필러 및 유리 섬유 강화제를 갖는 폴리머 매트릭스로 구성되기 때문에, 원형 단면은 전형적으로 둥근 에지를 갖고, 단면은 진원 형상으로부터 약간 뒤틀린 수 있다. 또한, 비아는 다소 테이퍼지는 경향이 있어, 원통형 대신 역원추대일 수 있다
미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 설명된 바와 같이, 예로써, 도1의 구조체는 포토-레지스트의 패턴으로 도금하고(패턴 도금), 또는 패널 도금한 뒤 선택적으로 에칭하여 직립 비아 포스트를 남긴 뒤 유전체 프레-프레그(pre-preg)를 라미네이팅함으로써 제조될 수 있다.
'드릴드 앤 필드 비아' 접근법을 사용하여, 단면 제어 및 형상면에서의 어려움으로 인해 비원형 비아를 제조하는 것을 금지한다. 또한, 레이저 드릴링의 한계로 인해 최소 비아 크기는 약 50 - 60 미크론이다. 이러한 어려움은 상술한 배경 기술 항목에서 상세하게 설명하였고, 특히 폴리머/유리 유전체에서 트렌치를 생성하기 위한 "라우팅(routing)" 모드에서 슬롯을 밀링하기 위한 비싼 레이저 드릴링 기계의 사용으로 인한 고비용, 레이저 드릴링 공정으로 인해 비아 테이퍼링 형상 및 측벽이 거칠함, 구리 비아 필 전기도금 공정으로 인한 딤플링 및/또는 돔 형상과 관련된다.
상술한 바와 같이 레이저 드릴링의 다른 제한에 부가하여, 드릴 앤 필 기술은, 상이한 크기의 비아 채널이 드릴링된 뒤 상이한 크기의 비아를 제조하도록 금속으로 충전할 때 비아 채널은 상이한 속도로 충전되므로 동일한 층에서 상이한 직경의 비아를 생성하기 어렵다는 제한을 더 갖는다. 결국, 상이한 크기의 비아에 대해 침착 기술을 동시에 최적화할 수 없기 때문에, 드릴 앤 필 기술을 특징화하는 딤플링 또는 과충전의 전형적인 문제는 악화된다.
또한, 폴리이미드/유리 또는 에폭시/유리 또는 BT(비스메일이미드/트리아진)/유리 또는 세라믹 및/또는 다른 필러 입자와의 혼합물과 같은 합성 유전체의 레이저 드릴링 비아는 실제로 약 60 x 10-6 m의 최소 크기로 제한되고, 관련된 애브레이션(ablation) 공정의 결과 드릴링된 합성 재료의 본성으로 인한 현저한 테이퍼 형상 및 거친 측벽이 나타난다.
놀랍게도, 도금 및 포토-레지스트 기술의 융통성을 사용하여, 넓은 범위의 비아 형상 및 크기가 비용면에서 효과적으로 제조될 수 있다는 점을 발견하였다. 또한, 상이한 비아 형상 및 크기가 동일한 층에서 제조될 수 있다. 아미테크(AMITEC)에 의해 개발된 전매 특허의 비아 포스트 접근법은, 비아층의 큰 치수를 사용하는 '컨덕터 비아' 구조체가 x-y 평면에서 도전시키게 한다. 이러한 점은, 구리 패턴 도금 접근법이 사용될 때, 매끈하고 직선이고 테이퍼지지 않은 트렌치가 포토-레지스트 재료에 제조될 수 있고, 이후 금속 시드층을 사용하고 패턴 도금 구리에 의해 트렌치로 충전됨으로써 연속 침착 구리가 트렌치로 충전될 수 있다는 점이 특히 용이해진다. 드릴드 앤 필드 비아 접근법에 반해, 비아 포스트 기술은 딤플없고 돔이 없는 구리 커넥터를 습득하기 위해 포토레지스트층의 트랜치가 충전되게 한다. 구리의 침착 이후, 포토레지스트는 연속하여 박피되고, 이후 금속 시드층이 제거된 뒤, 영구적인 폴리머-유리 유전체가 그 위와 주위에 도포된다. 이와 같이 생성된 '비아 커넥터' 구조체는, 후르비츠 등에게 허여된 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 기재된 것과 같은 공정 흐름을 사용할 수 있다.
일반적으로, 도 1에 도시된 바와 같이, 상호접속 구조체는 전형적으로 교대식 비아층 및 피쳐층을 포함한다. 아미테크 소유의 기술을 사용하여, 비아층은 X-Y 평면에서 연장될 수 있고, 간단한 원통형 포스트일 필요는 없고 다른 형상을 가질 수 있다.
도 2에서, 비아 포스트(200)의 테이퍼진 스택의 단면을 도시한다. 스택(200)은, X-Y 평면에 패드 또는 중간 구리 컨덕터 없이, 유전체(210)에 의해 둘러싸여진 제1층(202), 제2층(204), 제3층(206) 및 제4층(208)으로 구성된다.
각각의 층이 보다 큰 이전층 상에 침착되기 때문에, 포토-레지스트의 후속 침착층으로 패턴 도금함으로써 각각의 층을 제조할 수 있다.
예로써, 스택(200)의 바닥층(202)은 420 x 10-6 m x 940 10-6 m(즉, 미크론 또는 ㎛)일 수 있다. 제2층(204)은 320 x 10-6 m x 840 x 10-6 m이고, 제3층(206)은 220 x 10-6 m x 740 x 10-6 m, 제4(상부)층(208)은 120 x 10-6 m x 640 x 10-6 m일 수 있다. 따라서, 각각의 층은 모든 치수에서 위의 층보다 40 내지 50 미크론 넓을 수 있다.
비아 스택의 적어도 하나의 단부가 다층 전자 구조체의 외부면에 도달하는 경우, 에칭액에의 스택의 노출은 스택이 에칭되게 한다. 이러한 방식으로 다층 형상 구멍이 생성될 수 있다는 점을 발견하였다.
도 2에서, 4개의 층을 포함하는 사다리꼴 계단식 비아 스택을 도시한다. 사다리꼴 계단식 비아 스택은 2방향에서 대칭으로 테이퍼지거나 또는 경사진다. 그러나, 주의깊은 얼라인먼트(alignment)로, 계단식 비아 스택은 대칭으로 경사지지 않거나 또는 단일 일방향으로만 경사지도록 구성될 수 있다는 점을 알 수 있다.
다층 구멍은 다층 전자 상호접속 구조체의 복수층 중 적어도 2개의 층을 가로지르고, X-Y 평면에서 상이한 치수를 갖는, 다층 전자 상호접속 구조체의 인접층에서 적어도 2개층의 구멍으로 구성되어, 다층 구멍이 테이퍼진다. 특히, 다층 구멍은 적어도 3개의 구멍층을 포함하며, 4개 또는 5개 이상의 구멍층으로 구성될 수 있다.
다층 구멍을 생성하기 위해, 비아 스택은 희생 전구체로서 사용될 수 있다.
다층 전자 구조체의 외부면은 하나 이상의 희생 스택의 단부가 노출되도록 패터닝된 포토레지스트로 보호될 수 있다. 강한 에칭액으로의 에칭은 희생 스택을 용융시켜 다층 구멍을 남긴다.
도 3에서는, 도2의 다층 스택(200)에 대응하는 다층 구멍(300)을 도시한다.
상술한 비아 스택은 일반적으로 구리로 제조된다. 실온과 75 ℃ 사이의 온도에서 산성 CuCl2의 용액 또는 HNO3OH 알카라인 표준 에칭액에의 침지는 구리 및 부착층이 에칭되게 한다.
암모니아 Cu 에칭액의 주 반응은 다음과 같다.
CuCl2 + 4NH3 → Cu(NH3)4Cl2 [1]
Cu(NH3)4Cl + Cu → 2Cu(NH3)2Cl [2]
바람직하게, 농도는 [Cu2+] : 120 - 126 g/l; [Cl-] : 4.5 - 5.5 N이다.
비중은 전형적으로 1.185 - 1.195이고, pH는 일반적으로 8.0 - 9.0이다.
상기 반응이 실온에서 75 ℃까지에서 발생하지만, 온도는 48 ℃ 내지 54 ℃의 범위로 제어되는 것이 바람직하다.
CuCl2 Cu 에칭액:
CuCl2 + Cu → 2CuCl [3]
4CuCl + 4HCl + O2 → 4CuCl2 + 2H20 [4]
재생 : 2CuCl + NaClO + 2HCl → 2CuCl2 + NaCl + H2O 또는 [5]
4CuCl + 4HCl + O2 → CuCl2 + H2O [6]
농도 : [Cu2+] : 120 - 126 g/l; 산도 : 1.5 - 2.5 N;
비중 : 1.28 - 1.295
상기 반응은 실온에서 75 ℃까지에서 발생되지만, 온도는 48 ℃ 내지 52 ℃의 범위로 제어되는 것이 바람직하다.
Cu 미크로-에칭액:
주 조성/반응
Cu + H2O2 + 2H+ → Cu2+ + 2H2O [7]
2H2O2 → 2H2O + O2 [8]
농도 : H2SO4 : 20 - 50 g/l; H2O2 : 6 - 12 g/l; [Cu2+] : 5 - 30 g/l
상기 반응은 실온에서 75 ℃까지에서 발생되지만, 온도는 26 - 34 ℃의 범위로 제어되는 것이 바람직하다.
도 4에서는, 도 3의 다층 구멍이 아래에서 보았을 때 2 방향에서 경사질 수 있는 직사각형 계단식 구멍(310)일 수 있다. 이와 달리, 다층 구멍(320)은 사각형이고 4방향에서 경사져서 피라미드형 구멍을 제공할 수 있다. 도시되지는 않았지만, 각각의 인접층을 비대칭으로 배치함으로써 1 또는 3 방향에서 경사진 스택이 제조될 수 있다는 점을 알 수 있다.
또한, 원추형 다층 구멍(330)은 원형 구멍을 포함할 수 있다. 각각의 구멍의 직경 및 정렬의 정확성에 따라, 다층 구멍은 규칙적이거나 불규칙적일 수 있다.
임의의 형상 및 30 미크론 이상의 크기의 다층 계단식 구멍을 제공할 수 있는 융통성에 부가하여, 전자 다층 전자 구조체의 동일층에서의 기능식 요소와 함께 우선 제조된 희생 스택의 금속층의 위치에 따라 각각의 구멍층의 위치가 변한다는 추가 이점이 있다.
레이저 또는 기계적 드릴링은 외부 피쳐와 정렬만 가능하며, 기계적 드릴링만이 현재 양호한 위치의 +/- 50 ㎛ 내에의 정밀한 배치를 달성할 수 있다. 현재, 레이저 드릴링은 기계적 드릴링보다 정확하고, +/- 20 ㎛의 정확성이 가능하다. 본 발명의 실시예에 따른 전기도금 및 에칭이 보다 정확하며, +/- 3 ㎛의 정확성이 가능하다. 계단형으로 에칭함으로써, 양호한 치수 형상의 테이퍼링 구멍은 사진석판술 피쳐와의 정렬이 거의 완벽해지는 최후의 층에서만 제조될 수 있다.
따라서, 둥근 구멍, 슬롯 및 다른 형상의 구멍이 에칭에 의해 제조될 수 있고, 원하는 위치에 정확하게 위치될 수 있다.
다층 구멍의 각각의 층은 직사각형일 수 있고, 각각의 후속 구멍층은 이전 구멍층보다 1방향에서 작게 연장될 수 있고, 다층 구멍은 1방향에서 계단식 구조를 가질 수 있다. 다른 실시예에서, 다층 구멍의 각각의 구멍층은 직사각형일 수 있고, 각각의 후속 구멍층은 각각의 이전층 보다 2개의 대향 방향에서 작게 연장될 수 있고, 다층 구멍은 일반적으로 사다리꼴 형상을 가질 수 있다.
또 다른 실시예에서, 다층 구멍의 각각의 구멍층은 사각형 또는 직사각형이고, 각각의 후속 구멍층은 이전 구멍층보다 3개의 대향 방향에서 작게 연장되고, 다층 구멍은 상부 및 바닥층에 수직한 하나의 사실상 매끄러운 측면과 3개의 계단식 대각 측면을 갖는 일반적으로 피라미드 형상을 갖는다.
또 다른 실시예에서, 다층 구멍의 각각의 구멍층은 직사각형이고, 각각의 후속 구멍층은 이전 구멍층보다 4개의 대향 방향에서 작게 연장되고, 다층 구멍은 일반적으로 계단식 피라미드 형상을 가질 수 있다.
몇몇 실시예에서, 각각의 구멍층은 원형이고, 각각의 후속 구멍층은 각각의 이전 구멍층보다 작게 연장되고, 다층 구멍은 일반적으로 계단식 원추 형상을 갖는다.
도 2의 직립 피라미드형 희생 스택(200)은 상호접속 구조체의 주위 영역에서 많은 폭넓은 층 위로 배치된 금속의 층을 포함하더라도, 유전체 상에 피쳐를 배치할 필요가 있다. 따라서, 다층 전자 상호접속 지지 구조체에서의 희생 테이퍼진 비아 스택을 제조할 수 있게 하기 위해, 비아층은 피쳐층 또는 패드에 개재될 수 있다. 이러한 피쳐층 또는 패드는 전형적으로 구리일 수 있는 시드층으로 구성되고, 언더라잉 유전체에 부착시키기 위해 스퍼터링, 또는 물리적 증착(PVD)에 의한 무전해 도금에 의해 제조될 수 있다. 시드층은 0.5 내지 1.5 미크론의 두께일 수 있다. 시드층 위로, 전형적으로 구리인 금속의 비교적 두꺼운층이 패턴 또는 패널 도금될 수 있다. 언더라잉 유전체에의 시드층의 부착에 조력하도록, 티탄, 탄탈늄, 텅스텐, 크롬 또는 이들의 혼합물과 같은 부착 금속의 전형적으로 0.04 미크론 내지 0.1 미크론인 매우 얇은층이 우선 도포될 수 있다.
몇몇 실시예에서, 스택의 바닥층은 상부층보다 적어도 30% 크다.
도 5에서, 계단식 프로파일을 갖는 피쳐층과 구리 비아 포스트의 스택(400)을 포함하는 상호접속 구조체(450)의 단면을 도시한다. 스택(400)은 유전체(410)로 둘러싸여진다. 스택(400)은 유전체(410)로 둘러싸여진 제1 비아층(402), 제2 비아층(404), 제3 비아층(406) 및 제4 비아층(408)인 구리의 4개의 비아층으로 구성된다. 상기 층(402, 404, 406, 408)은 서로로부터 기하학적으로 분리될 수 있지만, X-Y 평면(413, 414, 415)에서 구리 컨덕터 또는 패드에 의해 전기 접속될 수 있다. 이들 패드(413, 414, 415)는 도시하지 않은 상호접속 구조체의 다른 부분에서 주위 피쳐를 전형적으로 포함하는 피쳐층의 일부이다. 유전체의 상부에 피쳐가 배치가능해지도록, 도시된 계단의 노우즈(nose)를 생성하고, 보다 현저하게 주위 피쳐를 생성하도록, 패드(413, 414, 415)는 일반적으로 스퍼터링 또는 무전해 도금될 수 있는 구리의 시드층을 포함하고, 0.5 미크론 내지 1.5 미크론 두께일 수 있다. 시드층 상에, 전기도금을 사용하여 부가의 두께가 빌드업될 수 있다. 유전체에의 부착에 조력하도록, 티탄, 탄탈늄, 크롬, 텅스텐 또는 이들의 혼합물과 같은 부착 금속의 매우 얇은층이 우선 침착될 수 있다. 얇은 부착 금속층은 전형적으로 0.04 미크론 내지 0.1 미크론 두께이다.
주위 요소를 실드하고, 적절한 에칭액에 노출된 후, 구리 비아 포스트 및 피쳐층의 스택(400)은 용융될 수 있어, 도 6에 도시된 것과 같이 대응 다층 구멍(500)이 남겨진다.
따라서, 본 명세서 전반에 걸쳐 참조하는 후르비츠 등에게 허여된 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 기재된 아미테크 기술을 사용함으로써, 1 또는 2방향으로 경사질 수 있는 사다리꼴, 피라미드, 원추형 및 삼각형 프로파일과 같은 다양한 단면 프로파일을 갖는 희생 구조체를 생성할 수 있다는 점을 발견하였다. 적절한 에칭액에의 노출 시, 희생 기판은 용융되어 측면이 1 또는 2방향으로 경사질 수 있는 대응 다층 구멍을 남긴다.
시드층을 사용하여 희생 스택을 제조할 수 있고, 각각 후속하여 배치된 층이 이전 것보다 작은 테이퍼진 다층 구멍이 제조될 수 있지만, 시드층이 하나의 층에서의 피쳐가 언더라잉층에서의 피쳐보다 많이 돌출되게 함으로써, 중간(볼록부)에서 넓거나 또는 중간(오목)에서 좁은 희생 스택이 제조될 수 있다. 희생 스택 및 용융 시, 최종 다층 구멍은 일방향으로 굽어질 수 있고 대향벽은 일방향, 2방향 또는 3 또는 4방향에서 편평해질 수 있다.
몇몇 실시예에서, 다층 구멍의 이전층에서의 구멍층은 다층 전자 구조체의 후속층에서의 구멍층의 범위보다 X-Y 평면에서 작게 연장되고, 다층 구멍은 일반적으로 역피라미드 형상을 갖는다.
몇몇 실시예에서, 다층 전자 구조체의 다층 구멍은 3개보다 많은 층을 포함하고, 적어도 하나의 내부층은 적어도 하나의 측면에서 인접 외부층보다 더 연장되고, 다층 구멍은 적어도 하나의 측면에서 외향 보잉 프로파일을 갖는다.
몇몇 실시예에서, 다층 전자 전자 구조체에서의 다층 구멍은 3개 보다 많은 층을 포함하고, 적어도 하나의 내부 구멍층은 적어도 하나의 측면에서 인접 외부 구멍층보다 작게 연장되고, 다층 구멍은 적어도 하나의 측면에서 내향 보잉 프로파일을 갖는다.
일단 다층 계단식 희생 스택이 제조되면, 희생 스택의 일단부가 다층 구조체의 상부 또는 바닥층에 노출되는 한 포토-레지스트층은 기판 외부층의 소정의 영역을 마스킹하는 데 사용될 수 있어, 노출된 희생 다층 계단식 스택은 적절한 액상 화학 용액을 사용하여 에칭되어, 원형일 수 있지만 원형이 요구되는 것은 아닌, 균일한 블라인드 구멍 또는 관통 구조를 생성한다. 이러한 구멍은, 상기 기판의 외부층 상에 금속 피쳐와 완벽하게 정렬될 수 있는 정밀한 관통 기계적 광학적 비아로서 기능할 수 있다. 테이퍼진 구조를 사용함으로써, 가장 작은 에칭 구멍이 양호한 관통 에칭 구조의 직경에 영향을 주기 때문에 구멍층들 사이의 오정렬은 크게 극복될 수 있고 층 내의 금속 피쳐에 완벽하게 정렬될 수 있다.
몇몇 실시예에서, 도 6의 다층 구멍은 도 5에서와 같은 다층 구조체를 생성하고 이후 다층 구조체를 선택적으로 용융시킴으로써 제조될 수 있다. 일반적으로, 다층 구조체는 다층 전자 구조체 내의 피쳐층에 놓여진 패드의 층과, 패드의 상부에 놓여진 비아 포스트층을 교대로 포함한다. 비아 포스트는 동일한 치수를 가질 수 있거나 또는 패드보다 좁을 수 있고, 주의깊게 정렬될 수 있다. 이와 달리, 비아 포스트는 언더라잉 패드보다 좁을 수 있다. 패드와 비아 포스트의 상대 높이는 매우 다를 수 있고, 패드가 좁거나, 또는 다소 유사할 수 있어 동일한 높이를 가질 수 있다.
도 7을 참조하여, 패드층과 비아 포스트층을 갖는 이중층은, 구리를 노출하도록 처리된 언더라잉 비아층을 갖는 기판을 습득하는 단계 - 단계(a)와, 전형적으로 스퍼터링 또는 무전해 도금에 의해 전형적으로 구리인 시드층으로 기판을 커버하는 단계 - 단계(b)에 의해 제조될 수 있다. 선택적으로, 구리가 침착되기 전에, 탄탈늄, 티탄, 크롬 또는 텅스텐과 같은 부착 금속의 매우 얇은, 아마도 0.04 내지 0.1 미크론의 층이 우선 침착된다. 이후, 포토레지스트의 제1층이 시드층 위로 도포되고 - 단계(c), 상기 포토레지스트의 제1층이 노출되고 현상되어 패드의 제1층을 형성할 수 있는 네거티브 패턴이 형성된다 - 단계(d). 전형적으로 구리인 금속층이 네거티브 패턴으로 전기도금되고 - 단계(e), 포토레지스트가 박피되어 패드의 제1층이 직립으로 남겨진다 - 단계(f). 포토레지스트의 제2층은 패드 위로 도포되고 - 단계(g), 상기 포토레지스트의 제2층이 노출되고 현상되어 제2 비아층을 형성할 수 있는 제2 패턴이 형성된다. - 단계(h). 금속의 제2 비아층은 비아층을 생성하도록 전기도금 또는 무전해 도금 중 어느 하나에 의해 제2 패턴의 트렌치로 침착될 수 있고 - 단계(i), 포토레지스트의 제2층은 박피되어 하나가 다른 하나의 위에 놓이는 방식으로 비아층에 후속하여 피쳐 또는 패드층의 2개의 층의 스택이 남겨진다 - 단계(j).
이후, 시드층은 제거된다 - 단계(k). 선택적으로, 예로써 수산화 암모늄 또는 염화 구리의 습윤 에칭에 의해 에칭되고, 유전체는 패드 및 비아층의 직립 상태의 구리 위로 라미네이트된다 - 단계(l).
부가층의 추가적인 빌드업을 위해, 유전체는 상부면도 평탄화하는 기계적, 화학적 또는 기계-화학적 그라인딩 또는 연마에 의해 금속을 노출하도록 얇게될 수 있다 - 단계(m). 이후, 구리와 같은 금속 시드층은 그라운드면 위로 침착될 수 있어 - 단계(n), 부가층은 단계(c) 내지 (n)을 반복함으로써 빌드업될 수 있다.
유전체는 일반적으로 폴리이미드, 에폭시, 비스메일이미드, 트리아진 및 이들의 혼합물과 같은 폴리머 매트릭스를 포함하는 합성 재료이고, 유리 섬유 및 세라믹 입자 필러일 수 있고, 일반적으로 폴리머 수지에서의 직물 유리 섬유로 구성되는 프레프레그로써 적용된다.
스택의 인접층은 보다 또는 덜 넓어질 수 있어, 피라미드형, 역피라미드형, 외향 또는 내향으로 굽어질 수 있는 계단식 스택을 제공하고, 층은 직선 또는 만곡 에지를 갖는다.
일단 형성되면, 기판의 주위면은 마스킹되고 - 단계(o), 계단식 스택 구조체는 적절한 습윤 에칭으로 용융되어 - 단계(p), 다층 구멍을 제공한다.
유전체는 일반적으로 폴리이미드, 에폭시, 비스메일이미드, 트리아진 및 이들의 혼합물과 같은 폴리머 매트릭스를 포함하는 합성 재료이고, 유리 섬유 및 세라믹 입자 필러일 수 있고, 일반적으로 폴리머 수지에서의 직물 유리 섬유로 구성되는 프레프레그로써 적용된다.
도 8을 참조할 때, 변경된 제조 루트에서는, 적어도 하나의 비아층은, 구리를 노출하도록 연마된 언더라잉 피쳐층을 갖는 기판을 습득하는 단계 - 단계(i)와, 시드층으로 언더라잉 피쳐층을 커버하는 단계 - 단계(ii)와, 금속층을 시드층 위로 침착하는 단계 - 단계(iii)와, 포토레지스트층을 금속층 위로 도포하는 단계 - 단계(iv)와, 적절하게 치수화된 윤곽 스택을 갖는 비아 또는 피쳐를 갖는 포지티브 패턴을 형성하도록 상기 포토레지스트층을 노출시키는 단계 - 단계(v)와, 노출된 금속층을 에칭하는 단계 - 단계(vi)에 의해 제조될 수 있다. 상승된 온도에서 수산화 암모늄의 용액과 같은 습윤 애칭이 사용될 수 있다. 이후, 포토레지스트는 박피되어, 직립하는 스택층을 갖는 비아/피쳐가 남겨지고 - 단계(vii), 유전체는 스택층을 갖는 비아/피쳐 위로 라미네이트된다 - 단계(viii).
추가의 빌드업을 허용하도록, 금속을 노출시키기 위해 유전체는 얇게 될 수 있다 - 단계(ix). 이후, 구리와 같은 금속 시드층은 얇아진 표면 위로 침착될 수 있다 - 단계(x).
부가층을 배치하도록 단계 (i) 내지 (x)를 반복될 수 있다. 도 7의 패턴 도금 공정 루트는 상이한 공정으로 배치된 상이한 층을 갖는 도 8의 패널 도금 공정 루트와 조합될 수 있거나 또는 대체될 수 있다.
일단 형성되면, 기판의 주위면은 마스킹되고 - 단계(xi), 계단식 스택 구조체는 적절한 습윤 에칭으로 용융되어 - 단계(xii), 다층 구멍을 제공한다.
도 7의 패턴 도금 공정은 상이한 층이 상이한 공정으로 놓여지는 도 8의 패널 도금 공정 루트와 조합되거나 변경될 수 있다.
다층 구멍을 생성하기 위해, 일단 희생 스택이 준비되면, 윤곽이 있는 또는 계단식 스택 구조체의 일단부가 노출되고 주위 구조체가 포토레지스트로 보호되는 한, 윤곽이 있는 또는 계단식 희생 스택이 상기 설명한 에칭액 중 하나에 침지됨으로써 에칭될 수 있다.
스택의 인접층은 보다 또는 덜 넓어질 수 있어, 피라미드형, 역피라미드형, 외향 또는 내향으로 굽어질 수 있는 계단식 스택을 제공하고, 층은 직선 또는 만곡 에지를 갖는다. 에칭 시, 최종 다층 구멍은 피라미드형, 역피라미드형, 외향 또는 내향으로 굽어질 수 있고, 다층 구멍은 직선 또는 만곡 에지를 갖는다.
상기 설명은 예시만을 목적으로 제공된 것이다. 본 발명의 다양한 변경예가 가능하다는 점을 알아야 한다. 이 기술 분야의 숙련자는 상기 특별히 도시하고 설명한 것으로 본 발명이 제한되는 것은 아니라는 점을 알아야 한다. 본 발명의 범위는 첨부된 청구범위로 한정되며, 상술한 다양한 특징의 조합 및 서브 조합과 수정 및 변경예도 포함할 수 있다는 점은 이 기술 분야의 숙련자가 상기 설명을 읽을 때 알 수 있다.
청구범위에서, 단어 "포함하다"와, "포함하다", "포함하는" 등과 같은 변형예는 나열된 구성요소가 포함되지만 다른 구성요소를 배재하는 것은 아니라는 점을 나타낸다.
Claims (24)
- 다층 전자 구조체로서:
각각의 층이 X-Y 평면으로 연장되어 있는 금속 비아 포스트 또는 피쳐의 복수의 층;
상기 금속 비아 포스트 또는 피쳐의 복수의 층을 둘러싸는 유전체; 및
상기 금속 비아 포스트 또는 피쳐의 복수의 층 중 적어도 2개의 인접한 층에 걸쳐서 형성되는 적어도 하나의 다층(multilayer) 구멍으로서, 상기 적어도 2개의 인접한 층 중 적어도 하나는 상기 복수의 층 중 가장 외부에 있어서 외부에 노출되는 층인 상기 적어도 하나의 다층 구멍;
을 포함하고,
상기 금속 비아 포스트 또는 피쳐의 복수의 층 중 각각의 금속 비아 포스트 또는 피쳐 층은 각각 인접한 금속 비아 포스트 또는 피쳐의 층과 X-Y 평면으로 상이한 치수를 가지고,
상기 적어도 하나의 다층 구멍은 상기 금속 비아 포스트 또는 피쳐의 복수의 층 중 가장 외부의 층의 적어도 하나의 금속 비아 포스트 또는 피쳐의 외부로 노출된 단부를 에칭액에 노출시킴으로써 상기 노출된 단부에 결합된 상기 복수의 층 중 적어도 2개의 인접한 층들 내부의 금속 비아 포스트 또는 피쳐가 에칭되어 제거되도록 함으로써 형성되고, 상기 적어도 하나의 다층 구멍의 주변부는 계단형으로 형성되고,
상기 복수의 층 중 적어도 하나의 층의 구멍은 다층 전자 구조체의 표면에서의 개구(aperture)이고,
상기 인접한 층 각각은 에칭액에 노출되지 않아서 에칭되어 제거되지 않는 추가적인 금속 엘리먼트(비아 또는 피처)를 더 포함하는, 다층 전자 구조체. - 제1항에 있어서, 상기 적어도 하나의 다층 구멍의 각각의 층은 원형이고, 상기 적어도 하나의 다층 구멍의 각각의 층 중에서 위에 있는 층은 상기 위에 있는 층과 인접한 아래에 있는 층보다 X-Y 평면에서 작은 크기로 형성되어, 상기 다층 구멍은 계단식 원추 형상을 갖는, 다층 전자 구조체.
- 제1항에 있어서, 상기 적어도 하나의 다층 구멍은 상기 금속 비아 포스트 또는 피쳐의 복수의 층 중 적어도 3개의 층에 걸쳐서 가로질러 형성되는, 다층 전자 구조체.
- 제1항에 있어서, 상기 적어도 하나의 다층 구멍은 상기 다층 전자 구조체의 표면에서의 구멍을 포함하고, 상기 다층 구멍은 블라인드 구멍인, 다층 전자 구조체.
- 제1항에 있어서, 상기 적어도 하나의 다층 구멍의 각각의 층 중 적어도 하나는 다층 전자 구조체의 대향하는 면에서 형성된 단부이고, 상기 단부는 상기 다층 구멍에 대한 개구이고, 상기 다층 구멍은 관통 구멍인, 다층 전자 구조체.
- 제1항에 있어서, 상기 적어도 하나의 다층 구멍은 다층 전자 구조체의 상측면에서의 구멍보다 적어도 30 % 큰 다층 전자 구조체의 하측면에서의 구멍을 포함하는, 다층 전자 구조체.
- 제1항에 있어서, 상기 적어도 하나의 다층 구멍은 복수층 중 적어도 3개층을 가로지르고, 3개층의 구멍의 스택을 포함하고, 상기 3개층의 구멍은 외부층의 구멍들 사이에 개재된 내부층의 구멍을 포함하고, 상기 내부층의 구멍이 외부층의 구멍보다 작은 것을 특징으로 하는, 다층 전자 구조체.
- 제1항에 있어서, 상기 적어도 하나의 다층 구멍은 복수층 중 적어도 3개층을 가로지르고, 적어도 3개층의 구멍 스택을 포함하고, 상기 적어도 3개층의 구멍은 외부층의 구멍들 사이에 개재된 적어도 하나의 내부층의 구멍을 포함하고, 상기 적어도 하나의 내부층의 구멍은 외부층의 구멍보다 큰 것을 특징으로 하는, 다층 전자 구조체.
- 제1항에 있어서, 상기 다층 전자 구조체의 내부층의 구멍의 위치는 다층 전자 구조체의 내부층의 전자 구조체와 정렬되는, 다층 전자 구조체.
- 제1항에 있어서, 적어도 하나의 다층 구멍은 복수층의 적어도 3개층을 가로지르고, 적어도 3개층의 구멍 스택을 포함하고, 상기 다층 전자 구조체의 후속층("이전층 상에 놓이는 층")의 각각의 구멍은 상기 다층 구멍이 계단식 테이퍼링면을 갖도록 다층 전자 구조체의 이전층의 구멍보다 큰, 다층 전자 구조체.
- 제1항에 있어서, 상기 다층 구멍의 각각의 층은 원형이고, 상기 적어도 하나의 다층 구멍은 계단식 원추형 테이퍼링 주변부를 갖는, 다층 전자 구조체.
- 제1항에 있어서, 상기 적어도 하나의 다층 구멍의 각각의 층은 직사각형이고, 상기 적어도 하나의 다층 구멍의 각각의 층 중에서 위에 있는 층은 상기 위에 있는 층과 인접한 아래에 있는 층보다 X-Y 평면에서 어느 한 방향으로 작은 크기로 형성되어, 상기 다층 구멍은 일방향에서 계단식 주변부를 구비하는, 다층 전자 구조체.
- 제1항에 있어서, 상기 적어도 하나의 다층 구멍의 각각의 층은 직사각형이고, 상기 적어도 하나의 다층 구멍의 각각의 층 중에서 위에 있는 층은 상기 위에 있는 층과 인접한 아래에 있는 층보다 2개의 대향 방향에서 작게 연장되고, 상기 다층 구멍은 사다리꼴 형상을 갖는, 다층 전자 구조체.
- 제1항에 있어서, 상기 적어도 하나의 다층 구멍의 각각의 층은 직사각형이고, 상기 적어도 하나의 다층 구멍의 각각의 층 중에서 위에 있는 층은 상기 위에 있는 층과 인접한 아래에 있는 층보다 3개의 대향 방향에서 작게 연장되고, 상기 다층 구멍은, 상부 및 바닥 구멍 중 적어도 하나에 수직한 매끄러운 1개의 벽과 3개의 계단식 대각벽을 갖는 피라미드 형상을 갖는, 다층 전자 구조체.
- 제1항에 있어서, 상기 적어도 하나의 다층 구멍의 각각의 층은 직사각형이고, 상기 적어도 하나의 다층 구멍의 각각의 층 중에서 위에 있는 층은 상기 위에 있는 층과 인접한 아래에 있는 층보다 4개의 대향 방향에서 작게 연장되고, 상기 다층 구멍은 계단식 피라미드 형상을 갖는, 다층 전자 구조체.
- 제1항에 있어서, 상기 유전체는 폴리머를 포함하는, 다층 전자 구조체.
- 제1항에 있어서, 상기 유전체는 유리 섬유, 세라믹 입자 함유물 및 유리 입자 함유물을 갖는 그룹 중 적어도 하나를 더 포함하는, 다층 전자 구조체.
- 각각의 층이 X-Y 평면으로 연장되어 있는 금속 비아 포스트 또는 피쳐의 복수의 층으로서, 상기 복수의 층 중 상기 각각의 층의 금속 비아 포스트 또는 피쳐는 각각 인접한 층의 금속 비아 포스트 또는 피쳐와 X-Y 평면으로 상이한 치수를 가지는 상기 금속 비아 포스트 또는 피쳐의 복수의 층; 상기 금속 비아 포스트 또는 피쳐의 복수의 층을 둘러싸는 유전체; 및 상기 금속 비아 포스트 또는 피쳐의 복수의 층 중 적어도 2개의 인접한 층에 걸쳐서 형성되는 적어도 하나의 다층(multilayer) 구멍으로서, 상기 적어도 2개의 인접한 층 중 적어도 하나는 상기 복수의 층 중 가장 외부에 있어서 외부에 노출되는 층인 상기 적어도 하나의 다층 구멍;을 포함하는 다층 전자 구조체에 상기 적어도 하나의 다층 구멍을 제조하는 공정으로서,
상기 금속 비아 포스트 또는 피쳐의 복수의 층 중 선택된 적어도 2개의 인접한 층들을 구비하는 다층 희생 스택을 형성하는 단계로서, 상기 다층 희생 스택은 상기 유전체에 의해 둘러싸여져 있고, 상기 다층 희생 스택에 포함된 상기 적어도 2개의 인접한 층 중 적어도 하나는 상기 복수의 층 중 가장 외부에 있어서 외부에 노출되는 층이고 상기 다층 희생 스택의 적어도 하나의 단부가 외부로 노출되는, 상기 다층 희생 스택을 형성하는 단계; 및
상기 다층 희생 스택의 외부로 노출된 상기 적어도 하나의 단부를 에칭액에 노출시킴으로써 상기 외부로 노출된 적어도 하나의 단부에 결합된 상기 복수의 층 중 적어도 2개의 인접한 층들 내부의 금속 비아 포스트 또는 피쳐가 에칭되어 제거되도록 하여 상기 다층 구멍을 형성하는 단계;
를 포함하고,
상기 다층 희생 스택 중 상기 에칭액에 노출된 상기 다층 희생 스택의 단부는 상기 다층 구멍에 대한 개구를 형성하는, 제조 공정. - 제18항에 있어서, 상기 다층 희생 스택을 에칭하기 이전에, 노출된 단부를 둘러싸는 다층 전자 구조체의 표면을 그 안의 금속 피쳐를 보호하도록 마스킹하는 단계를 포함하는, 제조 공정.
- 제18항에 있어서, 상기 다층 희생 스택은, 전기도금 구리 층을 구비하고 선택적으로 스퍼터링, PVD 증착 또는 무전해 도금된 구리의 시드층을 더 구비하는 금속층을 상기 유전체 위에 포함하는, 제조 공정.
- 제20항에 있어서, 상기 시드층은 탄탈늄, 티탄, 텅스텐 및 크롬을 포함하는 그룹으로부터 선택된 부착 금속의 층을 선택적으로 더 포함하는, 제조 공정.
- 제18항에 있어서, 상기 에칭 단계는, 18 ℃와 75 ℃ 사이의 온도에서 CuCl2산과 HNO3OH 알카라인 표준 에칭액을 갖는 그룹으로부터 선택된 에칭액을 도포하는 단계를 포함하는, 제조 공정.
- 제19항에 있어서, 상기 마스킹하는 단계는, 위에 포토레지스트를 배치하여 패터닝하는 단계를 포함하는, 제조 공정.
- 제18항에 있어서, 다층 구멍은 다층 전자 구조체의 층 내의 관심 피쳐의 3 미크론 내에 정렬되는, 제조 공정.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/523,116 | 2012-06-14 | ||
| US13/523,116 US9161461B2 (en) | 2012-06-14 | 2012-06-14 | Multilayer electronic structure with stepped holes |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120100959A Division KR20130140525A (ko) | 2012-06-14 | 2012-09-12 | 계단식 구멍을 갖는 다층 전자 구조체 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140123466A KR20140123466A (ko) | 2014-10-22 |
| KR101570055B1 true KR101570055B1 (ko) | 2015-11-27 |
Family
ID=48678480
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120100959A KR20130140525A (ko) | 2012-06-14 | 2012-09-12 | 계단식 구멍을 갖는 다층 전자 구조체 |
| KR1020140124960A KR101570055B1 (ko) | 2012-06-14 | 2014-09-19 | 계단식 구멍을 갖는 다층 전자 구조체 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120100959A KR20130140525A (ko) | 2012-06-14 | 2012-09-12 | 계단식 구멍을 갖는 다층 전자 구조체 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US9161461B2 (ko) |
| JP (1) | JP6079993B2 (ko) |
| KR (2) | KR20130140525A (ko) |
| CN (1) | CN103187389B (ko) |
| TW (1) | TWI566656B (ko) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9337613B1 (en) * | 2013-03-12 | 2016-05-10 | Western Digital Technologies, Inc. | Chip on submount carrier fixture |
| KR20150021342A (ko) * | 2013-08-20 | 2015-03-02 | 삼성전기주식회사 | 다층인쇄회로기판 |
| US9374910B2 (en) * | 2013-12-31 | 2016-06-21 | International Business Machines Corporation | Printed circuit board copper plane repair |
| KR102155740B1 (ko) * | 2014-02-21 | 2020-09-14 | 엘지이노텍 주식회사 | 인쇄회로기판 및 이의 제조 방법 |
| JP5994825B2 (ja) * | 2014-08-06 | 2016-09-21 | 大日本印刷株式会社 | 貫通電極基板及びその製造方法、並びに貫通電極基板を用いた半導体装置 |
| US9554469B2 (en) * | 2014-12-05 | 2017-01-24 | Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. | Method of fabricating a polymer frame with a rectangular array of cavities |
| TWI550842B (zh) * | 2015-04-09 | 2016-09-21 | 力晶科技股份有限公司 | 影像感應器 |
| CN106340503B (zh) * | 2015-07-10 | 2021-03-23 | 普因特工程有限公司 | 包括半球形腔的芯片原板及芯片基板 |
| US20170061992A1 (en) * | 2015-08-31 | 2017-03-02 | HGST Netherlands B.V. | Multi-layer studs for advanced magnetic heads and high head density wafers |
| US20170064821A1 (en) * | 2015-08-31 | 2017-03-02 | Kristof Darmawikarta | Electronic package and method forming an electrical package |
| WO2017160284A1 (en) | 2016-03-16 | 2017-09-21 | Intel Corporation | Stairstep interposers with integrated shielding for electronics packages |
| CN108260302A (zh) * | 2016-12-28 | 2018-07-06 | 中国科学院苏州纳米技术与纳米仿生研究所 | 多层柔性电路板及其制备方法 |
| US20190116663A1 (en) * | 2017-10-17 | 2019-04-18 | Lockheed Martin Corporation | Graphene-Graphane Printed Wiring Board |
| US10774005B2 (en) | 2018-01-05 | 2020-09-15 | Raytheon Technologies Corporation | Needled ceramic matrix composite cooling passages |
| US11125087B2 (en) | 2018-01-05 | 2021-09-21 | Raytheon Technologies Corporation | Needled ceramic matrix composite cooling passages |
| TWI713842B (zh) * | 2018-05-10 | 2020-12-21 | 恆勁科技股份有限公司 | 覆晶封裝基板之製法及其結構 |
| CN110783728A (zh) * | 2018-11-09 | 2020-02-11 | 广州方邦电子股份有限公司 | 一种柔性连接器及制作方法 |
| US10957637B2 (en) | 2019-01-03 | 2021-03-23 | Texas Instruments Incorporated | Quad flat no-lead package with wettable flanges |
| DE102019215471B4 (de) * | 2019-10-09 | 2022-05-25 | Vitesco Technologies GmbH | Elektronisches Bauteil mit einer Kontaktieranordnung und Verfahren zur Herstellung eines elektronischen Bauteils |
| US11101840B1 (en) * | 2020-02-05 | 2021-08-24 | Samsung Electro-Mechanics Co., Ltd. | Chip radio frequency package and radio frequency module |
| US11183765B2 (en) | 2020-02-05 | 2021-11-23 | Samsung Electro-Mechanics Co., Ltd. | Chip radio frequency package and radio frequency module |
| CN111199948A (zh) * | 2020-03-04 | 2020-05-26 | 日月光半导体(上海)有限公司 | 封装基板及其制造方法 |
| CN111741618B (zh) * | 2020-08-14 | 2020-11-24 | 博敏电子股份有限公司 | 一种pcb台阶槽底部做沉镍金的加工方法 |
| CN113260173B (zh) * | 2021-06-07 | 2021-12-03 | 珠海越亚半导体股份有限公司 | 任意方向自由路径阶梯通孔、基板及通孔结构的制作方法 |
| CN113270327B (zh) * | 2021-07-20 | 2021-12-07 | 珠海越亚半导体股份有限公司 | 主被动器件垂直叠层嵌埋封装结构及其制作方法 |
| FR3129809B1 (fr) * | 2021-11-30 | 2024-05-10 | St Microelectronics Grenoble 2 | Dissipation de chaleur |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858816A (en) | 1996-12-17 | 1999-01-12 | Shinko Electric Industries Co. | Method for producing circuit board, for semiconductor package, having cavity for accommodating semiconductor element |
| JP2008135645A (ja) | 2006-11-29 | 2008-06-12 | Toshiba Corp | 多層プリント配線板および多層プリント配線板の層間接合方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0427184Y2 (ko) * | 1986-04-03 | 1992-06-30 | ||
| JPH07288385A (ja) * | 1994-04-19 | 1995-10-31 | Hitachi Chem Co Ltd | 多層配線板及びその製造法 |
| JPH08148833A (ja) * | 1994-11-18 | 1996-06-07 | Oki Electric Ind Co Ltd | 多層セラミック基板およびその形成方法 |
| JPH08153971A (ja) * | 1994-11-28 | 1996-06-11 | Nec Home Electron Ltd | 多層プリント配線基板及びその製造方法 |
| JPH10178122A (ja) * | 1996-12-18 | 1998-06-30 | Ibiden Co Ltd | Ｉｃ搭載用多層プリント配線板 |
| JPH1123923A (ja) * | 1997-06-27 | 1999-01-29 | Ngk Insulators Ltd | 外傷検出機能付き光ファイバーケーブル |
| US6184463B1 (en) * | 1998-04-13 | 2001-02-06 | Harris Corporation | Integrated circuit package for flip chip |
| KR100298897B1 (ko) * | 1998-12-23 | 2001-09-22 | 이형도 | 인쇄회로기판제조방법 |
| KR20030010887A (ko) * | 2001-07-27 | 2003-02-06 | 삼성전기주식회사 | 비지에이 기판의 제조방법 |
| TWI305951B (en) * | 2005-07-22 | 2009-02-01 | Megica Corp | Method for forming a double embossing structure |
| IL171378A (en) | 2005-10-11 | 2010-11-30 | Dror Hurwitz | Integrated circuit support structures and the fabrication thereof |
| US8368220B2 (en) * | 2005-10-18 | 2013-02-05 | Taiwan Semiconductor Manufacturing Co. Ltd. | Anchored damascene structures |
| IL175011A (en) | 2006-04-20 | 2011-09-27 | Amitech Ltd | Coreless cavity substrates for chip packaging and their fabrication |
| JP2007294625A (ja) * | 2006-04-25 | 2007-11-08 | Sony Corp | 半導体装置の製造方法 |
| US7682972B2 (en) | 2006-06-01 | 2010-03-23 | Amitec-Advanced Multilayer Interconnect Technoloiges Ltd. | Advanced multilayer coreless support structures and method for their fabrication |
| JP5074089B2 (ja) * | 2007-04-27 | 2012-11-14 | 株式会社Ｊｖｃケンウッド | 電子部品収容基板及びその製造方法 |
| CN101587858B (zh) * | 2008-05-23 | 2011-03-23 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件互连结构及其制作方法 |
| US8008781B2 (en) * | 2008-12-02 | 2011-08-30 | General Electric Company | Apparatus and method for reducing pitch in an integrated circuit |
| US8551882B2 (en) * | 2011-06-14 | 2013-10-08 | Nxp B.V. | Back-side contact formation |
| US20130206463A1 (en) * | 2012-02-15 | 2013-08-15 | International Business Machines Corporation | Non-halogenated flame retardant filler |
-
2012
- 2012-06-14 US US13/523,116 patent/US9161461B2/en active Active
- 2012-09-12 KR KR1020120100959A patent/KR20130140525A/ko active Application Filing
- 2012-09-27 JP JP2012213853A patent/JP6079993B2/ja active Active
-
2013
- 2013-03-04 CN CN201310068024.6A patent/CN103187389B/zh active Active
- 2013-03-06 TW TW102107894A patent/TWI566656B/zh active
-
2014
- 2014-09-19 KR KR1020140124960A patent/KR101570055B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858816A (en) | 1996-12-17 | 1999-01-12 | Shinko Electric Industries Co. | Method for producing circuit board, for semiconductor package, having cavity for accommodating semiconductor element |
| JP2008135645A (ja) | 2006-11-29 | 2008-06-12 | Toshiba Corp | 多層プリント配線板および多層プリント配線板の層間接合方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103187389B (zh) | 2016-08-31 |
| JP2014003267A (ja) | 2014-01-09 |
| US20130333934A1 (en) | 2013-12-19 |
| TW201410100A (zh) | 2014-03-01 |
| JP6079993B2 (ja) | 2017-02-15 |
| TWI566656B (zh) | 2017-01-11 |
| US9161461B2 (en) | 2015-10-13 |
| KR20140123466A (ko) | 2014-10-22 |
| CN103187389A (zh) | 2013-07-03 |
| KR20130140525A (ko) | 2013-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101570055B1 (ko) | 계단식 구멍을 갖는 다층 전자 구조체 | |
| KR20140135928A (ko) | 일체적 계단식 스택 구조를 갖는 ic 지지 구조체 | |
| KR101575172B1 (ko) | 칩과 기판 사이에서의 신규한 종결 및 결합 | |
| KR101385007B1 (ko) | 상이한 치수를 갖는 비아를 구비한 다층 전자 구조체 | |
| US8227710B2 (en) | Wiring structure of printed wiring board and method for manufacturing the same | |
| JP6489460B2 (ja) | 超微細ピッチフリップチップバンプを備えた基板 | |
| JP6590179B2 (ja) | 多層複合電子構造体の側面を終端する方法 | |
| TWI556702B (zh) | 具有在平面內方向上延伸的一體化通孔的多層電子結構 | |
| CN111741592B (zh) | 多层基板及其制作方法 | |
| CN117460145A (zh) | 布线基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| FPAY | Annual fee payment |
Payment date: 20180928 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20191118 Year of fee payment: 5 |