TWI686920B - 電子元件封裝結構及其製造方法 - Google Patents

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Abstract

本揭露提供一種電子元件封裝結構及其製造方法。電子元件封裝結構包含第一電子元件層、第二電子元件層以及設置於第一電子元件層與第二電子元件層之間的填充層，其中第二電子元件層的楊氏係數小於或等於第一電子元件層的楊氏係數，且填充層的楊氏係數小於第二電子元件層的楊氏係數，第一電子元件層與填充層的楊氏係數比值為10-1900，第二電子元件層與填充層的楊氏係數比值為7.6-1300。

Description

電子元件封裝結構及其製造方法
本揭露是有關於一種電子元件封裝結構及其製備方法，且特別是有關於一種具有多個中性面的電子元件封裝結構及其製備方法。
隨著電子商品的蓬勃發展，固定、剛硬的產品已經無法符合消費市場的需求。舉例來說，用於穿戴式裝置的電子裝置為提高穿戴時的舒適感，需要使電子裝置與穿戴處的線條匹配，而使得電子裝置配戴在人體身上時處於彎曲的狀態。但電子裝置處於彎曲狀態下時，電子裝置內的構件由於承受應力而容易發生脫層或開裂（crack）等問題。
一般而言，當電子裝置承受應力時，在壓應力區與張應力區間存在應力平衡的中性軸。以整個裝置來看時壓應力區與張應力區的交界將構成中性面。為了解決應力之分佈問題，一般是將電子結構中較脆弱處放置於應力中性面區域。然而，傳統的電子裝置中僅具有一個中性面，電子裝置中的大部分構件還是容易受到應力影響。據此，如何解決現有的應力分佈、電子裝置耐撓曲性不佳之問題為目前所欲研究的主題。
本揭露的一實施例提供一種電子元件封裝結構，其中藉由調整電子元件封裝結構中的不同構件的楊氏係數及厚度而使電子元件封裝結構處於彎曲狀態時不會發生脫層或開裂。
本揭露的一實施例提供一種電子元件封裝結構，包括第一電子元件層與第二電子元件層以及設置於所述第一電子元件層與所述第二電子元件層之間的填充層。所述第二電子元件層的楊氏係數小於或等於所述第一電子元件層的楊氏係數，且所述填充層的楊氏係數小於所述第二電子元件層的楊氏係數，所述第一電子元件層與所述填充層的楊氏係數比值為10-1900，所述第二電子元件層與所述填充層的楊氏係數比值為7.6-1300。
本揭露的另一實施例提供一種電子元件封裝結構，包括電子元件層、功能結構以及設置於所述電子元件層與所述功能結構之間的填充層。所述功能結構的楊氏係數小於或等於所述電子元件層的楊氏係數，且所述填充層的楊氏係數小於所述功能結構的楊氏係數，所述填充層與所述電子元件層的厚度比值為0.6-10，所述填充層與所述功能結構的厚度比值為1.2-50。
本揭露的再另一實施例提供一種製造電子元件封裝結構的方法，包括形成第一電子元件層具有第一厚度與第一楊氏係數；形成第二電子元件層具有第二厚度與第二楊氏係數；形成填充層於所述第一電子元件層與第二電子元件層之間，其中根據所述第一電子元件層的所述第一楊氏係數以及根據所述第二電子元件層的所述第二楊氏係數調整所述填充層具有第三楊氏係數，所述第三楊氏係數小於所述第一楊氏係數且小於所述第二楊氏係數；以及根據所述第一電子元件層的所述第一厚度以及根據所述第二電子元件層的所述第二厚度調整所述填充層具有第三厚度。
為讓本揭露能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下將配合所附圖式詳細說明本發明之實施例，然應注意的是，這些圖式均為簡化之示意圖，僅以示意方法來說明本發明之基本架構或實施方法，故僅顯示與本案有關之元件與組合關係，圖中所顯示之元件並非以實際實施之數目、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理，以提供更清楚的描述。
圖1為說明根據本揭露實施例的電子元件封裝結構的剖面示意圖。
參照圖1，根據本揭露的實施例的電子元件封裝結構100包括第一電子元件層110、第二電子元件層120以及填充層130。填充層130設置於第一電子元件層110與第二電子元件層120之間。填充層130中可設置有導電通孔132。第一電子元件層110包括第一晶片116、第一重分佈層結構114以及設置於第一晶片116與第一重分佈層結構114之間的第一訊號連接結構118。第一重分佈層結構114位於第一晶片116與填充層130之間。第二電子元件層120包括第二晶片126、第二重分佈層結構124以及設置於第二晶片126與第二重分佈層結構124之間的第二訊號連接結構128。第二重分佈層結構124位於第二晶片126與填充層130之間。第二元件層120可更包括功能結構140使得第二晶片126位於功能結構140與第二重分佈層結構124之間。
根據本揭露實施例，第一電子元件層110的厚度可介於50-300微米之間，例如100微米、150微米、200微米或250微米。第二電子元件層120的厚度可介於10-300微米之間，例如50微米、100微米、150微米、200微米或250微米。第一電子元件層110的厚度可與第二電子元件層120的厚度相同。或者，第一電子元件層110的厚度可與第二電子元件層120的厚度不同。填充層130的厚度可介於200-500微米之間，例如250微米、300微米、350微米、400微米或450微米。
根據本揭露實施例，填充層130的厚度與第一電子元件層110的厚度的比值可介於0.1-10之間。較佳地，填充層130的厚度與第一電子元件層110的厚度的比值可為0.6-10。填充層130的厚度與第二電子元件層120的厚度的比值可介於0.1-50之間。較佳地，填充層130的厚度與第二電子元件層120的厚度的比值可為1.2-50。
當第一電子元件層110的厚度、第二電子元件層120的厚度以及填充層130的厚度在上述比值範圍內時，可使電子元件封裝結構在處於彎曲狀態時具有多個中性面而避免發生脫層或開裂。
根據本揭露實施例，第一電子元件層110的楊氏係數可介於130-180 GPa之間。第二電子元件層120的楊氏係數可介於115-130 GPa之間。填充層130的楊氏係數可介於0.1-5 GPa之間，例如0.2 GPa、0.5 GPa、1 GPa、2 GPa、3 GPa、4 GPa或5 GPa。
根據本揭露實施例，第一電子元件層110的楊氏係數與填充層130的楊氏係數的比值可介於10-1900之間，較佳地，第一電子元件層110的楊氏係數與填充層130的楊氏係數的比值可介於26-1800之間。第二電子元件層120的楊氏係數與填充層130的楊氏係數的比值可介於7.6-1300之間，較佳地，第二電子元件層120的楊氏係數與填充層130的楊氏係數的比值可介於23-1300之間。
藉由將第一電子元件層110、第二電子元件層120以及填充層130的厚度及楊氏係數控制在上述範圍內，根據本揭露的實施例的電子元件封裝結構100可具有位於第一電子元件層110中的第一中性面、位於第二電子元件層120中的第二中性面以及位於填充層130中的第三中性面。其中，根據本揭露實施例，第一中性面較佳位於第一晶片116與填充層130之間，更佳位於第一晶片116與第一重分佈層結構114之間。根據本揭露實施例，第二中性面較佳位於第二晶片126與填充層130之間，更佳位於第二晶片126與第二重分佈層結構124之間。換句話說，根據本揭露實施例的電子元件封裝結構100，其多個中性面中至少有兩個中性面乃位於電子元件連接處或連接介面處。亦即根據本揭露實施例的電子元件封裝結構100的第一中性面及第二中性面可位於電子元件連接處或連接介面處。如此一來，可減少電子元件封裝結構處於彎曲狀態時彼此連接處的所承受之應力，也就是降低電子元件封裝結構彎曲時的應力變化量，使得電子元件封裝結構可更耐撓曲。
一般來說，電子裝置中最容易受到應力影響的位置為安裝晶片的連接結構（例如晶片與重分佈層結構連結的銅柱）處。因此當中性面位於連接結構時，可改善連接結構受應力影響而發生斷裂的情況。也就是說，具有多個中性面的封裝結構可改善封裝結構的耐撓曲性。
圖7顯示具有多個中性面的電子元件封裝結構在不同厚度位置的應力變化量。其中所述電子元件封裝結構的第一及第二電子元件層的楊氏係數值為131GPa，填充層的楊氏係數值為3GPa。第一及第二電子元件層及填充層的楊氏係數值僅為示例，本揭露不以此為限。舉例而言，填充層的楊氏係數值可為小於或等於5GPa。圖7中橫軸所示位置為0處對應於電子元件封裝結構的頂表面且位置以厚度方向向底表面延伸，應力變化量為0處即為中性面所在處。圖7中左邊的虛線表示第一電子元件層110與填充層130的介面處，右邊的虛線表示填充層130與第二電子元件層120的介面處。也就是說，橫軸所示位置為0-250微米處對應於第一電子元件層110的位置（即第一電子元件層110的厚度是250微米），位置為250-550微米處對應於填充層130的位置（即填充層的厚度是300微米），位置為550-800微米處對應於第二電子元件層120的位置（即第二電子元件層120的厚度是250微米）。
圖7中的具有黑色網點的長方格對應於電子元件封裝結構中的連接結構的位置。在圖7中，可觀察到在長方格處各具有一個中性面。當電子元件封裝結構處於彎曲狀態時，連接結構約承受-0.8% ~0.8%的應變量，視連接結構的厚度而定。也就是說，相較於平均應力變化量為1% ~1.5%的僅具單一中性面的電子元件封裝結構，根據本揭露的實施例的具有多個中性面的電子元件封裝結構的連接結構處的平均應力變化量大幅下降。因此，根據本揭露的電子元件封裝結構的耐撓曲性可得到提升而增加電子元件封裝結構的壽命。
以下說明根據本揭露的電子元件封裝結構100的各個組件。
第一晶片116與第二晶片126可為半導體晶片（例如應用處理器晶片）、堆疊式記憶體模組、無線區域網（WLAN）/藍芽模組等，但不限於此。第一晶片116與第二晶片126的材料可以包括矽、碳化矽、氮化鎵等，但本發明的實施例並不限於此。第一晶片116面向第一重分佈層結構114的表面上可具有第一訊號連接結構118，其作為連接墊，所述連接墊可包括例如接腳、焊球、銅柱等結構，第一晶片116透過第一訊號連接結構118電性連接至第一重分佈層結構114。類似地，第二晶片126面向第二重分佈層結構124的表面上可具有第二訊號連接結構128，其作為連接墊，所述連接墊可包括例如接腳、焊球、銅柱等結構，第二晶片126透過第二訊號連接結構128電性連接至第二重分佈層結構124。
在圖1所繪示的電子元件封裝結構中包含二個第一晶片116以及二個第二晶片126，且第一晶片116與第二晶片126相對於填充層130對稱地配置。在替換的實施例中，第一晶片116與第二晶片126的數量可不相同並且可不對稱地配置，如圖2的電子元件封裝結構100A所示。圖2為說明根據本揭露另一實施例的電子元件封裝結構的剖面示意圖，在此實施例中，第一晶片116與第二晶片126的數量不相同並且不對稱地配置。也就是說，上述實施例的第一晶片116及第二晶片126的數量及配置方式僅為示例，可以依據設計需求調整第一晶片116及第二晶片126的數量及配置。
當配置多個第一晶片116時，多個第一晶片116可彼此不同。在其他的實施例中，多個第一晶片116也可彼此相同。當配置多個第二晶片126時，多個第二晶片126可彼此不同。在其他的實施例中，多個第二晶片126也可彼此相同。
請參考圖3A及圖3B，圖3A及圖3B為說明根據本揭露的實施例的電子元件封裝結構的晶片的配置。舉例來說，第一晶片116可如圖3A所示包括4個不同的晶片16A、晶片16B、晶片16C及晶片16D，第二晶片126可如圖3B所示包括4個相同的晶片16A、晶片16B、晶片16C及晶片16D。
第一晶片116及第二晶片126外可分別包覆模封材料112及模封材料122。模封材料112及模封材料122例如包括環氧樹脂或其他適當的模封材料。
第一重分佈層結構114及第二重分佈層結構124中的每一者包括介電材料層以及介電材料層中的重分佈線路。在一些實施例中，第一重分佈層結構114及第二重分佈層結構124中的每一者的介電材料層以及重分佈線路的數量可多於或少於圖1所繪示的數量。介電材料層與重分佈線路的數量可依據實際需求而調整。第一重分佈層結構114及第二重分佈層結構124中的每一者的介電材料層的材料包括聚合物(polymer)、聚醯亞胺(polymide)、苯環丁烷(benzocyclobutene，BCB)、聚苯并噁唑(polybenzooxazole，PBO)或其他適合的介電材料。第一重分佈層結構114與第二重分佈層結構124可以使用相同或是不同的材料。第一重分佈層結構114及第二重分佈層結構124的重分佈線路的材料包括鋁、鈦、銅、鎳、鎢及/或其合金，但不限於上述材料。
填充層330的材料例如為聚二甲基矽氧烷、矽膠、環氧樹脂或壓克力樹脂。必要時，填充層330中可具有將第一電子元件層110與及第二電子元件層120電性連接的導電通孔132。
功能結構140除了提供額外電性功能之外還可提供加強電子元件封裝結構防震與防止衝擊的功能。功能結構140可以包括額外功能元件，例如被動元件或散熱元件等。功能結構140可以是複合層，其可包含軟質材料與硬質材料的疊層或複合層。軟質材料可例如為橡膠、丁二烯丙烯腈、矽膠等。硬質材料可例如為金屬、不銹鋼、銅箔等。功能結構140也可為圖案化的複合層。功能結構140可幫助改善整體結構之硬度與結構強度。
圖4A為根據本揭露另一實施例的電子元件封裝結構200的剖面示意圖。
參照圖4A，根據本揭露的實施例的電子元件封裝結構200包括電子元件層210、填充層230以及功能結構240。填充層230配置於電子元件層210與功能結構240之間。電子元件層210包括晶片216、重分佈層結構214以及配置於晶片216與重分佈層結構214之間的訊號連接結構218。重分佈層結構214位於晶片216與填充層230之間。
功能結構240的楊氏係數小於或等於電子元件層210的楊氏係數，且填充層230的楊氏係數小於功能結構240的楊氏係數，填充層230與電子元件層210的厚度比值為0.6-10，填充層230與功能結構240的厚度比值為1.2-50。
藉由將電子元件層210、功能結構240以及填充層230的厚度（厚度比例及材料搭配）及各層的楊氏係數控制在上述範圍內，根據本揭露的另一實施例的電子元件封裝結構200可具有位於電子元件層210中的第一中性面、位於功能結構240中的第二中性面以及位於填充層230中的第三中性面。其中，第一中性面鄰近於電子元件層210中的重分佈層結構214與填充層230之介面，第二中性面鄰近於功能結構240與填充層230之介面。
以下說明電子元件封裝結構200的各個組件。
電子元件層210至少可包括晶片216、重分佈層結構214以及模封材料212。其中晶片216、重分佈層結構214以及模封材料212的詳細描述分別與上述第一晶片116、第一重分佈層結構114及模封材料112的描述重複，在此不再贅述。
填充層230的詳細描述與上述填充層130的描述重複，在此不再贅述。
功能結構240除了提供額外電性功能之外還可提供加強電子元件封裝結構防震與防止衝擊的功能。功能結構240可以包括額外功能元件，例如被動元件或散熱元件等。功能結構240可以是複合層，其可包含軟質材料與硬質材料的疊層或複合層。軟質材料可例如為橡膠、丁二烯丙烯腈、矽膠等。硬質材料可例如為金屬、不銹鋼、銅箔等。功能結構240也可為圖案化的複合層。功能結構240可幫助改善整體結構之硬度與結構強度。功能結構240的楊氏係數可介於115-130 GPa之間。功能結構240的厚度可介於10-300微米之間，例如50微米、100微米、150微米、200微米或250微米。
圖4B為根據本揭露另一實施例的電子元件封裝結構200’的剖面示意圖。
根據本揭露另一實施例的電子元件封裝結構200’與上述的電子元件封裝結構200的結構類似，不同之處在於電子元件封裝結構200’還包括配置於填充層230與重分佈層結構214之間的薄膜電晶體層250。電子元件封裝結構200’可例如為應用於微發光二極體（Micro LED）或次毫米發光二極體（Mini LED）的電子元件封裝結構。在這種情況下，晶片216可為發光二極體（LED）晶片。必要時，電子元件封裝結構200’可省略重分佈層結構214。
在電子元件封裝結構200’中，功能結構240的整體楊氏係數小於或等於電子元件層210與薄膜電晶體層250的整體楊氏係數，且填充層230的楊氏係數小於功能結構240的整體楊氏係數，填充層230的厚度相較於電子元件層210與薄膜電晶體層250的總厚度比值為0.6-10，填充層230與功能結構240的厚度比值為1.2-50。
藉由將電子元件層210、薄膜電晶體層250、功能結構240以及填充層230的厚度（厚度比例及材料搭配）及各層的楊氏係數控制在上述範圍內，根據本揭露的另一實施例的電子元件封裝結構200’可具有三個中性面，即位於電子元件層210中的第一中性面、位於功能結構240中的第二中性面以及位於填充層230中的第三中性面。其中，第一中性面鄰近於電子元件層210中的重分佈層結構214與填充層230之介面，第二中性面鄰近於功能結構240與填充層230之介面。
圖5A至圖5C是根據本揭露另一實施例電子元件封裝結構的俯視圖。圖6為沿圖5A所示的電子元件封裝結構中的剖線A-A’的剖面示意圖。
在此實施例中，可在晶片的外圍以不同形式配置具有不同楊氏係數的材料以避免電子元件封裝結構發生脫層或開裂。
參照圖5A至圖6，根據本揭露的實施例的電子元件封裝結構100B包括第一電子元件層110、第二電子元件層120以及填充層130。第一電子元件層110與第二電子元件層120以並列方式設置。填充層130設置於第一電子元件層110與第二電子元件層120之間。第一電子元件層110包括晶片16A及16B以及模封材料112。第二電子元件層120包括晶片16C及晶片16D以及模封材料122。
第二電子元件層120的楊氏係數小於或等於第一電子元件層110的楊氏係數，且填充層130的楊氏係數小於第二電子元件層120的楊氏係數，第一電子元件層110與填充層130的楊氏係數比值為10-1900，第二電子元件層120與填充層130的楊氏係數比值為7.6-1300。此外，填充層130的楊氏係數小於模封材料112及模封材料122的楊氏係數且模封材料112及122的楊氏係數小於晶片16A-16D的楊氏係數。
填充層130除了配置於第一電子元件層110與第二電子元件層120之間外，必要時，填充層130還可以多種形式配置於模封材料112及122中。舉例來說，參照圖5A，填充層130還可配置在晶片16A-16D之間。參照圖5B，填充層130還可設置在晶片16A-16D的兩側。參照圖5C，填充層130可設置在晶片16A-16D之間並環繞晶片16A-16D。填充層130可例如為聚二甲基矽氧烷、矽膠、環氧樹脂或壓克力樹脂。填充層130的楊氏係數為5 GPa或5 GPa以下。
填充層130可有助於在電子元件封裝結構中產生在與電子元件封裝結構的層狀結構垂直的方向上的中性面，而降低封裝結構內的應力。
根據本揭露的製造電子元件封裝結構的方法包括形成第一電子元件層、形成第二電子元件層以及在第一電子元件層與第二電子元件層之間形成填充層。第一電子元件層具有第一楊氏係數及第一厚度。第二電子元件層具有第二楊氏係數及第二厚度。填充層具有第三楊氏係數及第三厚度。第三楊氏係數取決於第一楊氏係數及第二楊氏係數使得第一楊氏係數與第三楊氏係數比值為10-1900，且第二楊氏係數與第三楊氏係數比值為7.6-1300。同時，第三楊氏係數小於第一楊氏係數且小於第二楊氏係數。第三厚度取決於第一厚度及第二厚度使得第三厚度與第一厚度的比值為0.6-10，且第三厚度與第二厚度的比值為1.2-50。
根據本揭露的製造方法所製造的電子元件封裝結構可具有三個分別位於第一電子元件層中、第二電子元件層中以及填充層中的中性面。如上所述，當電子元件封裝結構中具有三個中性面時，可降低電子元件封裝結構中的連接結構的應力變化量以及封裝結構內的應力。因此，當電子元件封裝結構處於彎取狀態時可降低脫層或開裂的發生。
實例
提供以下實例說明如何透過調整組件的楊氏係數及厚度製造根據本揭露的電子元件封裝結構。
實例 1 不同楊氏係數值
在實例1中，使用如圖1所示的電子元件封裝結構，並將第一電子元件層及第二電子元件層的厚度設為300微米，以及將填充層的厚度設為30微米。實際實驗中可透過改變各層的材料而使其具有不同的楊氏係數值。而在模擬測試實驗中，根據下表1中所列之數據，設定第一電子元件層、第二電子元件層以及填充層的楊氏係數值，以觀察電子元件封裝結構樣品1A-1C處於彎曲狀態下的中性面數量與位置。 表1：
Figure 107147352-A0305-0001
根據電腦模擬的結果，當第一電子元件層的楊氏係數與填充層的楊氏係數的比值大於65且第二電子元件層的楊氏係數與填充層的楊氏係數的比值也大於65時，電子元件封裝結構樣品結構處於彎曲狀時會產生3個中性面。
圖8A顯示實例1中樣品1C的電子元件封裝結構在不同厚度位置的應力變化量；圖8B顯示實例1中樣品1B的電子元件封裝結構在不同厚度位置的應力變化量。圖8A及圖8B中的左邊的虛線表示第一電子元件層與填充層的介面處，右邊的虛線表示填充層與第二電子元件層的介面處。圖8A顯示實例1C的電子元件封裝結構僅在對應填充層的位置具有單一中性面，且兩個連接結構的平均應力變化量分別為1.35%及-1.33%。圖8B顯示實例1B的電子元件封裝結構具有3個中性面，分別位在對應第一電子元件層、填充層及第二電子元件層的位置，且兩個連接結構的平均應力變化量分別為-1.07%及1.20%。比較實例1B與實例1C的兩個連接結構處的應力變化量總和，可觀察到相較於僅具單一中性面的實例1中樣品1C的電子封裝結構，具有三個中性面的實例1中樣品1B的電子封裝結構的連接結構處的平均應力變化量下降14-15%。
此外，在圖8A中，最高應力變化量約為6%。而在圖8B中，最高應力變化量為4%。也就是說，具有多個中性面的實例1中樣品1B的電子封裝結構可降低封裝結構內的應力。
實例 2 改變厚度
在實例2中，使用如圖1所示的電子元件封裝結構，並將第一電子元件層及第二電子元件層的楊氏係數調整為131GPa，以及將填充層的楊氏係數調整為3GPa。根據下表2中所列之數據，調整第一電子元件層、第二電子元件層以及填充層的厚度，觀察不同電子元件封裝結構樣品處於彎曲狀態下的中性面數量。 表2：
Figure 107147352-A0305-0002
根據電腦模擬的結果，當填充層的厚度與第一電子元件層的厚度的比值為1.2且填充層的厚度與第二電子元件層的厚度的比值介於1.2-1.5時，電子元件封裝結構樣品2A及2B處於彎曲狀時會產生3個中性面。
綜上所述，本揭露的電子元件封裝結構，藉由調整各組件的厚度以及楊氏係數，使得多個中性面可產生，當電子元件封裝結構處於彎曲狀態時，中性面大致上可以落在容易受到彎曲應力而損壞的構件或膜層附近。如此一來，使用本揭露實施例的電子元件封裝結構的可撓性電子裝置不容易因為使用過程重複的彎曲而損壞，藉此延長使用壽命。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾，故本揭露的保護範圍當視後附的申請專利範圍所界定者為準。
100、100A、100B、200、200’:電子元件封裝結構
16A、16B、16C、16D、216:晶片
110:第一電子元件層
114:第一重分佈層結構
116:第一晶片
118:第一訊號連接結構
120:第二電子元件層
124:第二重分佈層結構
126:第二晶片
128:第二訊號連接結構
130、230:填充層
132:導電通孔
210:電子元件層
214:重分佈層結構
218:訊號連接結構
112、122、212:模封材料
140、240:功能結構
250:薄膜電晶體層
A-A’:剖線
圖1為說明根據本揭露實施例的電子元件封裝結構的剖面示意圖。 圖2為說明根據本揭露另一實施例的電子元件封裝結構的剖面示意圖。 圖3A及圖3B為說明根據本揭露的實施例的電子元件封裝結構的晶片的配置。 圖4A及圖4B為說明根據本揭露另一實施例的電子元件封裝結構的剖面示意圖。 圖5A至圖5C為說明根據本揭露的其他實施例的電子元件封裝結構的俯視示意圖。 圖6為沿圖5A所示的電子元件封裝結構中的剖線A-A’的剖面示意圖。 圖7顯示具有多個中性面的電子元件封裝結構在不同厚度處的應力變化量。 圖8A顯示具有單一中性面的電子元件封裝結構在不同厚度處的應力變化量。 圖8B顯示具有多個中性面的電子元件封裝結構在不同厚度處的應力變化量。
100:電子元件封裝結構
110:第一電子元件層
112:模封材料
114:第一重分佈層結構
116:第一晶片
118:第一訊號連接結構
120:第二電子元件層
122:模封材料
124:第二重分佈層結構
126:第二晶片
128:第二訊號連接結構
140:功能結構
130:填充層
132:導電通孔

Claims (17)

  1. 一種電子元件封裝結構，包括：第一電子元件層與第二電子元件層；以及填充層，設置於所述第一電子元件層與所述第二電子元件層之間，其中所述第二電子元件層的楊氏係數小於或等於所述第一電子元件層的楊氏係數，且所述填充層的楊氏係數小於所述第二電子元件層的楊氏係數，所述第一電子元件層與所述填充層的楊氏係數比值為10-1900，所述第二電子元件層與所述填充層的楊氏係數比值為7.6-1300，其中所述電子元件封裝結構至少具有第一、第二與第三中性面，其中所述第一中性面位於所述第一電子元件層中，所述第二中性面位於所述第二電子元件層中，所述第三中性面位於所述填充層中。
  2. 如申請專利範圍第1項所述的電子元件封裝結構，其中所述第一電子元件層與所述第二電子元件層分別包括至少一電子元件以及模封所述至少一電子元件的模封材料，其中所述填充層的楊氏係數小於所述模封材料的楊氏係數且所述模封材料的楊氏係數小於所述至少一電子元件的楊氏係數。
  3. 如申請專利範圍第2項所述的電子元件封裝結構，其中所述第一電子元件層與所述第二電子元件層以並列方式設置，且 所述填充層還設置於所述至少一電子元件之間、所述至少一電子元件的兩側或環繞所述至少一電子元件。
  4. 如申請專利範圍第1項所述的電子元件封裝結構，其中所述填充層包括聚二甲基矽氧烷、矽膠、環氧樹脂或壓克力樹脂。
  5. 如申請專利範圍第1項所述的電子元件封裝結構，其中所述第一電子元件層與所述第二電子元件層以堆疊方式設置，且所述填充層與所述第一電子元件層的厚度比值為0.1-10，所述填充層與所述第二電子元件層的厚度比值為0.1-50。
  6. 如申請專利範圍第1項所述的電子元件封裝結構，其中所述第一電子元件層與所述第二電子元件層的厚度相同且所述填充層的楊氏係數為5GPa或5GPa以下。
  7. 如申請專利範圍第1項所述的電子元件封裝結構，其中所述填充層中具有通孔，所述第一電子元件層與所述第二電子元件層經由所述通孔電性連接。
  8. 如申請專利範圍第1項所述的電子元件封裝結構，其中所述第一電子元件層至少包括第一晶片與第一重分佈層結構，其中所述第一重分佈層結構設置於所述第一晶片與所述填充層之間，且所述電子元件封裝結構至少具有第一中性面與第二中性面，其中所述第一中性面位於所述第一電子元件層中，所述第一中性面鄰近於所述第一重分佈層結構與所述填充層之介面。
  9. 如申請專利範圍第8項所述的電子元件封裝結構，其中所述第二電子元件層至少包括第二晶片與第二重分佈層結構，其中所述第二重分佈層結構設置於所述第二晶片與所述填充層之間，其中所述第二中性面位於所述第二電子元件層中，所述第二中性面鄰近於所述第二重分佈層結構與所述填充層之介面。
  10. 如申請專利範圍第9項所述的電子元件封裝結構，其中所述第二電子元件層更包括功能結構。
  11. 一種電子元件封裝結構，包括：電子元件層與功能結構；以及填充層，設置於所述電子元件層與所述功能結構之間，其中所述功能結構的楊氏係數小於或等於所述電子元件層的楊氏係數，且所述填充層的楊氏係數小於所述功能結構的楊氏係數，所述填充層與所述電子元件層的厚度比值為0.6-10，所述填充層與所述功能結構的厚度比值為1.2-50，其中所述電子元件封裝結構至少具有第一中性面、第二中性面與第三中性面，其中所述第一中性面位於所述電子元件層中，所述第二中性面位於所述功能結構中，且所述第三中性面位於所述填充層中。
  12. 如申請專利範圍第11項所述的電子元件封裝結構，其中所述電子元件層與所述填充層的楊氏係數比值為26-1800，所述功能結構與所述填充層的楊氏係數比值為23-1300。
  13. 如申請專利範圍第11項所述的電子元件封裝結構，其中所述電子元件層至少包括晶片與重分佈層結構，所述重分佈層結構設置於所述晶片與所述填充層之間，所述第一中性面鄰近於所述重分佈層結構與所述填充層之介面，且所述第二中性面鄰近於所述功能結構與所述填充層之介面。
  14. 一種製造電子元件封裝結構的方法，包括形成第一電子元件層具有第一厚度與第一楊氏係數；形成第二電子元件層具有第二厚度與第二楊氏係數；形成填充層於所述第一電子元件層與第二電子元件層之間，其中根據所述第一電子元件層的所述第一楊氏係數以及根據所述第二電子元件層的所述第二楊氏係數調整所述填充層具有第三楊氏係數，所述第三楊氏係數小於所述第一楊氏係數且小於所述第二楊氏係數；以及根據所述第一電子元件層的所述第一厚度以及根據所述第二電子元件層的所述第二厚度調整所述填充層具有第三厚度，其中根據所述第一電子元件層的所述第一楊氏係數以及根據所述第二電子元件層的所述第二楊氏係數調整所述填充層具有第三楊氏係數包括提高所述第一楊氏係數與所述第三楊氏係數比值 使其大於65，而形成第一中性面、第二中性面與第三中性面分位於所述第一電子元件層中、所述第二電子元件層中與所述填充層中。
  15. 如申請專利範圍第14項所述的製造電子元件封裝結構的方法，其中所述第三厚度與所述第一厚度的比值為0.6-10，所述第三厚度與所述第二厚度的比值為1.2-50。
  16. 如申請專利範圍第14項所述的製造電子元件封裝結構的方法，其中根據所述第一電子元件層的所述第一楊氏係數以及根據所述第二電子元件層的所述第二楊氏係數調整所述填充層具有第三楊氏係數包括設定所述第一楊氏係數與所述第三楊氏係數比值為26-1800，以及設定所述第二楊氏係數與所述第三楊氏係數比值為23-1300。
  17. 一種電子元件封裝結構，包括：電子元件層與功能結構；以及填充層，設置於所述電子元件層與所述功能結構之間，其中所述功能結構的楊氏係數小於或等於所述電子元件層的楊氏係數，且所述填充層的楊氏係數小於所述功能結構的楊氏係數，所述填充層與所述電子元件層的厚度比值為0.6-10，所述填充層與所述功能結構的厚度比值為1.2-50，其中所述電子元件層至少包括晶片與重分佈層結構，所述重分佈層結構設置於所述晶片與所述填充層之間。
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