TW201806102A - 半導體封裝體 - Google Patents

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semiconductor
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pillar
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徐善京
趙汊濟
河秀賢
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三星電子股份有限公司
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Abstract

一種半導體封裝體包括：一第一半導體晶片，其中設有一貫穿電極；一第二半導體晶片，其與該第一半導體晶片之一頂表面連接；一第一連接凸塊，其附接在該第一半導體晶片之一底表面上且包括一第一柱結構及一第一焊料層；及一第二連接凸塊，其設置在該第一半導體晶片與該第二半導體晶片之間，組配成電氣連接該第一半導體晶片及該第二半導體晶片，且包括一第二柱結構及一第二焊料層。

Description

半導體封裝體
相關申請案之交互參照 本申請案主張在2016年5月17日在韓國智慧財產局中申請之韓國專利申請案第10-2016-0060362號的優先權，且其揭示在此全部加入作為參考。
背景 本發明之觀念係有關於一種半導體封裝體，且更特別地有關於一種包括一矽基體貫孔(TSV)結構之半導體封裝體。
隨著電子工業快速成長及使用者需求增加，電子裝置變得越來越小且越來越輕。因此，在電子裝置中需要具有高效能及一大儲存容量之更小且更輕半導體封裝體。對小且輕並且具有高效能及一大儲存容量之半導體封裝體而言，需要具有一TSV結構之半導體晶片及包括該等半導體晶片之半導體封裝體。
概要 本發明觀念提供一種小且輕並且具有高效能及大儲存容量之半導體封裝體及一種製造該半導體封裝體之方法。
依據本發明觀念之一方面，提供一種半導體封裝體，其包括：一第一半導體晶片，其中設有一貫穿電極；一第二半導體晶片，其與該第一半導體晶片之一頂表面連接；一第一連接凸塊，其附接在該第一半導體晶片之一底表面上且包括一第一柱結構及一第一焊料層；及一第二連接凸塊，其設置在該第一半導體晶片與該第二半導體晶片之間，組配成電氣連接該第一半導體晶片及該第二半導體晶片，且包括一第二柱結構及一第二焊料層，其中該第一柱結構包括與該第二柱結構之一材料不同的一材料。
依據本發明觀念之另一方面，提供一種半導體封裝體，其包括：一基體；一第一半導體晶片，其安裝在該基體之一頂表面上且包括設置於其中之一貫穿電極；一第二半導體晶片，其安裝在該第一半導體晶片之一頂表面上；一第一連接凸塊，其設置在該第一半導體晶片與該基體之間且包括一第一柱結構及一第一焊料層；及一第二連接凸塊，其設置在該第一半導體晶片與該第二半導體晶片之間且包括一第二柱結構及一第二焊料層，其中該第一柱結構包括與該第二柱結構之一材料不同的一材料。
依據本發明觀念之另一方面，提供一種半導體封裝體，其包括：一基體；至少二半導體晶片，其安裝在該基體之一頂表面上且朝與該基體之該頂表面垂直之一方向堆疊；一晶片間連接凸塊，其設置在該等至少二半導體晶片之間且組配成電氣連接來自該等至少二半導體晶片中之二相鄰半導體晶片；一晶片基體連接凸塊，其設置在該基體與來自該等至少二半導體晶片中最靠近該基體之一半導體晶片且具有與該晶片間連接凸塊之一堆疊結構不同的一堆疊結構；及一外連接端子，其安裝在該基體之一底表面上，其中該外連接端子朝與該基體之該頂表面平行之一第二方向的一寬度比該晶片間連接凸塊或該晶片基體連接凸塊的一寬度大。
依據本發明觀念之一方面，一種用於形成半導體封裝體之方法包含以下步驟：形成貫穿一半導體基體之一貫穿電極；在該貫穿電極之一第一表面上形成一第一連接墊；在該第一連接墊上形成一第一連接凸塊，該第一連接凸塊具有包含一第一材料之一第一柱結構，且該第一材料具有一第一楊氏模數；在該貫穿電極之一第二表面上形成一第一上連接墊，該第二表面表面與該第一表面相對；在該第一上連接墊上形成一第二連接凸塊，該第二連接凸塊具有包含一第二材料之一第二柱結構，其中該第一材料與該第二材料不同。
實施例之詳細說明 以下更完整地配合附圖說明本發明觀念，且附圖中顯示本發明觀念的某些實施例。
圖1A係依據某些實施例之一半導體封裝體1的平面圖。圖1B係沿圖1A之線1B-1B'所截取的橫截面圖。圖1C係顯示圖1B之一部份1C的放大圖。圖1D係顯示圖1B之一部份1D的放大圖。
請參閱圖1A至1D，該半導體封裝體1可包括朝一第一方向(例如，一垂直方向、圖1B之一Z方向)堆疊之一第一半導體晶片C1、一第二半導體晶片C2、一第三半導體晶片C3及一第四半導體晶片C4。
該半導體封裝體1可包括一單元區域CR及一墊區域PR。該墊區域PR可為形成用以電氣連接該等第一至第四半導體晶片C1、C2、C3與C4之第一至第三貫穿電極120、220與320、第一至第四連接墊132、232、332與432及第一至第四連接凸塊140、240、340與440的一區域。圖1A顯示該半導體封裝體1之一底表面，即，暴露該第一連接墊132及該第一連接凸塊140的該第一半導體晶片C1之一底表面。
複數個第一連接墊132可朝一X方向及一Y方向在該墊區域PR中配置成各種布置。例如，如圖1A所示，該等第一連接墊132可朝一X方向及一Y方向在該墊區域PR中配置成具有一預定間距之一矩陣。例如，各第一連接墊132可具有一正方形，且該正方形之各邊長範圍可由大約20µm至大約40µm。但是，該等第一連接墊132之形狀及配置不限於此。此外，雖然六第一連接墊132朝該X方向配置在該墊區域PR中且二第一連接墊132朝該Y方向配置在墊區域PR中以便說明，但該等第一連接墊132之數目不限於圖1A所示者。另外，雖然圖1A所示之墊區域PR係大致設置在該半導體封裝體1之一中央區域，但應了解的是該墊區域PR可沿該半導體封裝體1之一周緣設置。此外，應了解的是該半導體封裝體1可具有多數墊區域PR。
該等第一至第四半導體晶片C1、C2、C3與C4可為例如記憶體半導體晶片。該等記憶體半導體晶片可為如動態隨機存取記憶體(DRAM)或靜態隨機存取記憶體(SRAM)之依電性記憶體半導體晶片或如相變化隨機存取記憶體(PRAM)、磁阻式隨機存取記憶體(MRAM)、鐵電式隨機存取記憶體(FeRAM)或電阻式隨機存取記憶體(RRAM)之非依電性記憶體晶片。在一實施例中，該等第一至第四半導體晶片C1、C2、C3與C4可為高頻寬記憶體(HBM)DRAM。
雖然圖1A至1D顯示堆疊該等第一至第四半導體晶片C1、C2、C3與C4之半導體封裝體1，但堆疊在該半導體封裝體1中之半導體晶片數目不限於此。例如，可在該半導體封裝體1中堆疊2至32半導體晶片。
該第一連接凸塊140可設置在該第一半導體晶片C1之底表面上。該第二半導體晶片C2可安裝在該第一半導體晶片C1之一頂表面上，且該第二連接凸塊240可設置在該第二半導體晶片C2與該第一半導體晶片C1之間且可電氣連接該第二半導體晶片C2及該第一半導體晶片C1。該第三半導體晶片C3可安裝在該第二半導體晶片C2上且可藉由該第三連接凸塊340電氣連接該第二半導體晶片C2。此外，該第四半導體晶片C4可安裝在該第三半導體晶片C3上且可藉由該第四連接凸塊440電氣連接該第三半導體晶片C3。該第一連接凸塊140可具有與該等第二至第四連接凸塊240、340與440之結構不同的一結構。在某些實施例中，該等第二至第四連接凸塊240、340與440可具有大致相同結構。
該第一半導體晶片C1可包括一第一半導體基體100、一第一半導體裝置層110、該第一貫穿電極120及該第一連接墊132。如圖1C所示，該第一半導體基體100可具有互相相對之一頂表面102及一底表面104，且該第一半導體裝置層110可形成在該第一半導體基體100之底表面104上。該第一貫穿電極120可通過該第一半導體基體100，可由該第一半導體基體100之頂表面102延伸至該底表面104，且可延伸進入該第一半導體裝置層110。該第一連接墊132可形成在該第一半導體基體100之底表面104上且該第一半導體裝置層110在其間並且可電氣連接該第一貫穿電極120。
為了方便說明，靠近該第二半導體晶片C2的該第一半導體基體100之一表面稱為該頂表面102且靠近該第一連接凸塊140的該第一半導體基體100之一表面稱為該底表面104。但是，以下說明亦可在該半導體封裝體1倒置使得該第一半導體基體100之頂表面102面向下且該第一半導體基體100之底表面104面向上的假設下進行。例如，該第一連接墊132可形成在該第一半導體裝置層110上，且在這情形中，它可表示該第一半導體裝置層110及該第一連接墊132按該第一半導體裝置層110及該第一連接墊132定位成遠離該第一半導體基體100之底表面104的一順序連續地形成。
該第一半導體基體100可包括例如矽(Si)。或者，該第一半導體基體100可包括如鍺(Ge)之一半導體元件或如碳化矽(SiC)、砷化鎵(GaAs)、砷化銦(InAs)或磷化銦(InP)之一化合物半導體。或者，該第一半導體基體100可具有一絕緣層上覆矽(SOI)結構。例如，該第一半導體基體100可包括一埋藏氧化物(BOX)層。該第一半導體基體100可包括一導電區域，例如，一摻雜雜質之井或一摻雜雜質之結構。此外，該第一半導體基體100可具有如淺槽隔離(STI)結構之各種隔離結構中之任一種隔離結構。
該第一半導體裝置層110可包括各種獨立裝置及一絕緣間層(未圖示)。該等複數個獨立裝置可包括各種微電子裝置，例如，如一互補金屬絕緣體半導體(CMOS)之一金屬氧化物半導體場效電晶體(MOSFET)、一大型積體電路(LSI)系統、一快閃記憶體、一DRAM、一SRAM、一電子可抹除可程式化唯讀記憶體(EEPROM)、一PRAM、一MRAM或一RRAM、如一CMOS成像感測器(CIS)之一成像感測器、一微機電系統(MEMS)、一主動裝置及一被動裝置。該等複數個獨立裝置可形成在該第一半導體裝置層110中且在該單元區域CR中，並且可電氣連接該第一半導體基體100之導電區域。該第一半導體裝置層110可更包括用以電氣連接該等複數個獨立裝置中之至少二獨立裝置或該等複數個獨立裝置及該第一半導體基體100之導電區域的一導電配線線路或一導電插塞。此外，該等複數個獨立裝置可藉由絕緣膜與其他相鄰獨立裝置電絕緣。
該第一半導體裝置層110可包括用以連接形成在該第一半導體裝置層110中之該等複數個獨立裝置及其他配線線路的複數個配線結構112。該等複數個配線結構中之各配線結構可包括如一金屬配線層114之一導電配線層及一通路插塞116。該金屬配線層114及該通路插塞116可包括一配線障壁薄膜及一配線金屬層。該配線障壁薄膜可包括選自於鈦(Ti)、氮化鈦(TiN)、鉭(Ta)及氮化鉭(TaN)中之至少一材料。該配線金屬層可包括選自於鎢(W)、鋁(Al)及銅(Cu)中之至少一金屬。該金屬配線層114及該通路插塞116可由相同材料形成。或者，該金屬配線層114及該通路插塞116之至少某些部份可包括不同材料。可堆疊複數個金屬配線層114及/或通路插塞116。即，該等複數個配線結構112可為交替地堆疊二或二以上金屬配線層114或二或二以上通路插塞116之多層結構。
該第一貫穿電極120可由該第一半導體基體100之頂表面102延伸至底表面104且可延伸進入該第一半導體裝置層110。該第一貫穿電極120之至少一部份可具有一柱形。該第一貫穿電極120可包括形成在該柱形之一表面上的一障壁薄膜122及填充在該障壁薄膜122中之一埋藏導電層124。該障壁薄膜122可包括選自於Ti、TiN、Ta、TaN、釕(Ru)、鈷(Co)、錳(Mn)、氮化鎢(WN)、鎳(Ni)及硼化鎳(NiB)中之至少一材料，且該埋藏導電層124可包括選自於Cu、如銅錫(CuSn)、銅鎂(CuMg)、銅鎳(CuNi)、銅鋅(CuZn)、銅鈀(CuPd)、銅金(CuAu)、銅錸(CuRe)、或銅鎢(CuW)之一銅合金、鎢(W)、一W合金、Ni、Ru及Co中的至少一材料。一通路絕緣薄膜126可設置在該第一半導體基體100與該第一貫穿電極120之間及在該第一半導體裝置層110與該第一貫穿電極120之間。該通路絕緣薄膜126可包括一氧化物薄膜、一氮化物薄膜、一碳化物薄膜、一聚合物或其組合。
該第一連接墊132可設置在該第一半導體裝置層110上且可電氣連接在該第一半導體裝置層110中之該等複數個配線結構112。該第一連接墊132可透過該等複數個配線結構112電氣連接該第一貫穿電極120。該第一連接墊132可包括Al、Cu、Ni、W、鉑(Pt)或金(Au)中之至少一者。
覆蓋該第一連接墊132之一頂表面之至少一部份的一第一鈍化層130可形成在該第一半導體裝置層110上。該第一鈍化層130可為用以保護在該第一半導體基體100中之該等複數個配線結構112或在該等複數個配線結構112下方之其他結構不受到外來衝擊或水分影響的一保護層。例如，該第一鈍化層130可包括一無機絕緣薄膜或一有機絕緣薄膜。在一實施例中，該第一鈍化層130可由氮化矽形成。暴露該第一連接墊132之頂表面之至少一部份的一孔130H可形成在該第一鈍化層130中。
一第一後保護層136可形成在該第一半導體基體100之頂表面102上並包圍該第一貫穿電極120。電氣連接該第一貫穿電極120之一第一上連接墊134可形成在覆蓋該第一半導體基體100之頂表面102的該第一後保護層136上。該第一上連接墊134可包括Al、Cu、Ni、W、Pt或Au中之至少一者。
該第一連接凸塊140可設置在該第一連接墊132之暴露部份上且在該第一鈍化層130之一部份上。該第一連接凸塊140可設置在該半導體封裝體1之一最下方表面上。該第一連接凸塊140可為用以將該半導體封裝體1安裝在一外基體(未圖示)或一中介層(未圖示)上之一晶片基體連接凸塊。該第一連接凸塊140可由外側接收用以操作該等第一至第四半導體晶片C1、C2、C3與C4之一控制信號、一電力信號或一接地信號中的至少一信號，可由外側接收欲儲存在該等第一至第四半導體晶片C1、C2、C3與C4中的一資料信號，或可傳送儲存在該等第一至第四半導體晶片C1、C2、C3與C4中之資料至外側。
該第一連接凸塊140可包括一第一柱結構142及一第一焊料層148。該第一柱結構142可包括與該第一連接墊132連接之一第一柱層144及設置在該第一柱層144上之一擴散障壁層146。因此，該第一連接凸塊140可具有該第一柱層144及該第一焊料層148且該擴散障壁層146設置在其間。
在某些實施例中，該第一柱層144可包括Ni、Cu、鈀(Pd)、Pt、Au或其組合。例如，該第一柱層144可包括具有一比較低楊氏模數之一材料。例如，該第一柱層144可包括具有範圍由大約100GPa至大約180GPa之一楊氏模數的一材料。在某些實施例中，該第一柱層144可包括，但不限於，Cu或一Cu合金。以下將更詳細地說明該第一柱層144之一材料。
在某些實施例中，該擴散障壁層146可包括Ni、Co、Cu或組合。該擴散障壁層146可包括與該第一柱層144之材料不同的一材料。例如，當該第一柱層144包括Cu時，該擴散障壁層146可包括Ni或一Ni合金。該擴散障壁層146可防止由於在該第一焊料層148與該第一柱層144間之一反應而形成過量之金屬間化合物，藉此防止在該第一焊料層148中形成一空穴。
雖然未圖示，但一凸塊下金屬(UBM)層(未圖示)可進一步形成在該第一柱結構142與該第一連接墊132之間。該UBM層可為用以形成該第一柱結構142之一晶種層、一黏著劑層或一障壁層。例如，該UBM層可包括鉻(Cr)、W、Ti、Cu、Ni、Al、Pd、Au或其組合。
該UBM層可為一單一金屬層或可具有包括複數金屬層之一堆疊結構。例如，該UBM層可包括連續地堆疊在該第一連接墊132上之一第一金屬層、一第二金屬層及/或一第三金屬層。該第一金屬層可作為用以穩定地附接該第一連接凸塊140在該第一連接墊132及/或該第一鈍化層130上的一黏著劑層。該第一金屬層可包括對該第一鈍化層130具有極佳黏著性之一金屬材料。例如，該第一金屬層可包括Ti、Ti-W、Cr或Al中之至少一者。該第二金屬層作為用以防止該第一連接墊132中包含之一金屬材料擴散進入該第一半導體基體100的一障壁層。該第二金屬層可包括Cu、Ni、Cr-Cu或Ni-釩(V)中之至少一者。該第三金屬層可作為用以改善一晶種層之濕潤性的一濕潤層或用以形成該第一連接凸塊140之一焊料層。該第三金屬層可包括Ni、Cu或Al中之至少一者。
該第一焊料層148可設置在該擴散障壁層146上。在某些實施例中，該第一焊料層148可具有一圓球形或一球形。該第一焊料層148可包括錫(Sn)、銦(In)、鉍(Bi)、銻(Sb)、Cu、銀(Ag)、鋅(Zn)、鉛(Pb)及/或其合金。例如，該第一焊料層148可包括Sn、Pb、Sn-Pb、Sn-Ag、Sn-Au、Sn-Cu、Sn-Bi、Sn-Zn、Sn-Ag-Cu、Sn-Ag-Bi、Sn-Ag-Zn、Sn-Cu-Bi、Sn-Cu-Zn、Sn-Bi-Zn或其組合。
一中間層(未圖示)可形成在該第一焊料層148與該第一柱結構142間之一接觸介面上。該中間層可包括由於在一非常高溫下該第一焊料層148及該第一柱結構142中包含之金屬材料間之反應而形成的一金屬間化合物(IMC)。例如，當該第一柱結構142包括Cu及/或Ni且該第一焊料層148包括Sn及/或Cu時，該中間層可形成為包括(Cu,Ni)6 Sn5 、(Cu,Ni)3 Sn4 、或(Cu,Ni)3 Sn中至少一者。但是，該中間層之一材料或一組合不限於此，且可依據該第一柱結構142之一材料、該第一焊料層148之一材料及一迴焊程序之溫度及時間來改變。
如圖1B所示，該第二半導體晶片C2可安裝在該第一半導體晶片C1之頂表面上，且該第二連接凸塊240可設置在該第一半導體晶片C1與該第二半導體晶片C2之間以便電氣連接該第二半導體晶片C2及該第一半導體晶片C1。該第二半導體晶片C2可包括一第二半導體基體200、一第二半導體裝置層210、該第二貫穿電極220及該第二連接墊232。 如圖1D所示，一第二鈍化層230形成為覆蓋該第二連接墊232之一頂表面的一部份且形成在該第二半導體裝置層210上。該第二半導體晶片C2及該第一半導體晶片C1具有類似技術特徵，且因此省略該第二半導體晶片C2之詳細說明。
請參閱圖1B，該第二連接凸塊240可設置在該第二連接墊232與該第一上連接墊134之間且可電氣連接該第一半導體晶片C1及該第二半導體晶片C2。如圖1B所示，該第二連接凸塊240可包括一第二柱結構242及一第二焊料層248。
該第二柱結構242可形成在該第二連接墊232及該第二鈍化層230上且可電氣連接該第二貫穿電極220。在某些實施例中，該第二柱結構242可包括與該第一柱結構142之第一柱層144中包含之一材料不同的一材料。例如，該第二柱結構242可包括具有比該第一柱層144中包含之材料好的高溫特性的一材料。特別地，由於該第二柱結構242包括具有比該第一柱層144中包含之材料好的高溫特性的一材料，可防止因在一高溫下該第二焊料層248與該第二柱結構242間之一反應而產生的一空穴形成在該第二焊料層248中。在某些實施例中，該第二柱結構242可包括Ni、Cu、Pd、Pt、Au或其組合。例如，該第二柱結構242可包括，但不限於，Ni或一Ni合金。
該第二焊料層248可設置在該第二柱結構242與該第一上連接墊134之間。該第二焊料層248可包括Sn、In、Bi、Sb、Cu、Ag、Zn、Pb及/或其一合金。例如，該第二焊料層248可包括Sn、Pb、Sn-Pb、Sn-Ag、Sn-Au、Sn-Cu、Sn-Bi、Sn-Zn、Sn-Ag-Cu、Sn-Ag-Bi、Sn-Ag-Zn、Sn-Cu-Bi、Sn-Cu-Zn或Sn-Bi-Zn。
雖然未圖示，一中間層(未圖示)可形成在該第二焊料層248與該第二柱結構242間之一接觸介面及/或在該第二焊料層248與該第一上連接墊134間之一接觸介面上。該中間層可包括由於該第二焊料層248及該第一上連接墊134中包含之金屬材料間及/或該第二焊料層248及該第二柱結構242中包含之金屬材料間之一反應而形成的一金屬間化合物。
該第三半導體晶片C3可安裝在該第二半導體晶片C2之一頂表面上且該第四半導體晶片C4可安裝在該第三半導體晶片C3之一頂表面上。該第三連接凸塊340可設置在該第二半導體晶片C2與該第三半導體晶片C3之間且該第四連接凸塊440可設置在該第三半導體晶片C3與該第四半導體晶片C4之間。
該第三半導體晶片C3可包括一第三半導體基體300、一第三半導體裝置層310、該第三貫穿電極320及該第三連接墊332。該第四半導體晶片C4可包括一第四半導體基體400、一第四半導體裝置層410及該第四連接墊432。由於該第三半導體晶片C3及該第四半導體晶片C4可具有類似於該第一半導體晶片C1之技術特徵的技術特徵，省略該等第三與第四半導體晶片C3與C4之詳細說明。
該第三連接凸塊340可設置在該第三連接墊332與該第二上連接墊234之間且可電氣連接該第二半導體晶片C2及該第三半導體晶片C3。該第三連接凸塊340可包括一第三柱結構342及一第三焊料層348。該第四連接凸塊440可設置在該第四連接墊432與該第三上連接墊334之間且可電氣連接該第三半導體晶片C3及該第四半導體晶片C4。該第四連接凸塊440可包括一第四柱結構442及一第四焊料層448。由於該第三連接凸塊340及該第四連接凸塊440可具有類似於第二連接凸塊240之技術特徵的技術特徵，省略該等第三與第四連接凸塊340與440之詳細說明。該等第二至第四連接凸塊240、340與440可為設置在該等第一至第四半導體晶片C1、C2、C3與C4間之多個晶片間連接凸塊。
在某些實施例中，一第一模塑構件150可包圍該第一半導體晶片C1之頂表面及該等第二至第四半導體晶片C2、C3與C4之側表面。該第一模塑構件150可包括第一至第三絕緣層152、154與156及一第一模塑層162。
該第一絕緣層152可設置在該第一半導體晶片C1之頂表面與該第二半導體晶片C2之一底表面間且可包圍該第二連接凸塊240之側表面。該第二絕緣層154可設置在該第二半導體晶片C2之頂表面與該第三半導體晶片C3之一底表面間且可包圍該第三連接凸塊340之側表面。該第三絕緣層156可設置在該第三半導體晶片C3之頂表面與該第四半導體晶片C4之一底表面間且可包圍該第四連接凸塊440之側表面。如圖1B所示，該等第一至第三絕緣層152、154與156之側表面可朝X方向向外突出一預定寬度。但是，本發明觀念不限於此。
該第一模塑層162可包圍該等第一至第三絕緣層152、154與156之側表面及該等第二至第四半導體晶片C2、C3與C4之側表面。如圖1A所示，該第一半導體晶片C1朝一水平方向(例如，該X方向)之一寬度可比該等第二至第四半導體晶片C2、C3與C4朝該水平方向之寬度大，且該第一模塑層162可接觸該第一半導體晶片C1之一頂表面的一邊緣。但是，本發明觀念不限於此。此外，該第一模塑層162亦可在該第四半導體晶片C4之一頂表面的一部份上形成至一預定厚度。在某些實施例中，例如，該第一模塑層162可未形成在該第四半導體晶片C4之頂表面上且該第四半導體晶片C4之頂表面可與圖1B相反地暴露於該半導體封裝體1之外側。
在某些實施例中，該等第一至第三絕緣層152、154與156之各絕緣層包括如一絕緣聚合物或環氧樹脂之一底部填充材料。該第一模塑層162可包括一環氧模塑化合物(EMC)。
在某些實施例中，該第一模塑構件150可包圍該第一半導體晶片C1之頂表面及該等第二至第四半導體晶片C2、C3與C4之側表面，且可包括一單一材料層。即，該第一模塑構件150可設置在該等第一至第四半導體晶片C1、C2、C3與C4之間，且可包圍該等第二至第四半導體晶片C2、C3與C4之側表面並且可包圍該等第二至第四連接凸塊240、340與440之側表面。在這情形中，由於該第一模塑構件150未形成在該第一半導體晶片C1之底表面上，該第一模塑構件150及該第一連接凸塊140可未直接互相接觸。在某些實施例中，該第一模塑構件150可包括藉由使用一模塑底部填充(MUF)方法形成之一材料。
如圖1C所示，該第一連接凸塊140之第一柱結構142具有朝一垂直方向(例如，該Z方向)之一第一高度HP1。該第一柱結構142之第一高度HP1表示在接觸該第一連接墊132的該第一柱層144之一最上方表面與接觸該第一焊料層148的該擴散障壁層146之一最下方表面間朝該Z方向的一距離。該第一柱結構142之第一高度HP1的範圍可由大約10µm至大約30µm。此外，該第一焊料層148可具有朝一垂直方向之一第二高度HS1，且該第一焊料層148之第二高度HS1的範圍可，例如，由大約5µm至大約30µm。但是，該第一柱結構142之第一高度HP1及該第一焊料層148之第二高度HS1不限於此。
如圖1D所示，該第二連接凸塊240之第二柱結構242可具有朝一垂直方向(例如，該Z方向)之一第三高度HP2。該第二柱結構242之第三高度HP2表示在接觸該第二連接墊232的該第二柱結構242之一最上方表面與接觸該第二焊料層248的該第二柱結構242之一最下方表面間的一距離。該第二柱結構242之第三高度HP2的範圍可由大約2µm至大約10µm。此外，該第二焊料層248可具有朝一垂直方向之一第四高度HS2，且該第二焊料層248之第四高度HS2的範圍可，例如，由大約5µm至大約20µm。但是，該第二柱結構242之第三高度HP2及該第二焊料層248之第四高度HS2不限於此。
該第一連接凸塊140之第一柱結構142的第一高度HP1可比該第二連接凸塊240之第二柱結構242的第三高度HP2大。此外，該第一連接凸塊140之第一焊料層148的第二高度HS1可比該第二連接凸塊240之第二焊料層248的第四高度HS2大。因此，該第一連接凸塊140朝該Z方向之一高度H1(即，該第一高度HP1與該第二高度HS1之和)可比該第二連接凸塊240朝該Z方向之一高度H2(即，該第三高度HP2與該第四高度HS2之和)大。
通常，當該第二連接凸塊240之高度太小時，難以實施用以填充在該第二連接凸塊240與該等第一與第二半導體晶片C1與C2間之一空間或在該第一半導體晶片C1與一下方基體(未圖示)間之一空間的一底部填充製程。當該等第一與第二連接凸塊140與240之高度太大時，該半導體封裝體1之一總厚度會增加且因此難以獲得具有一緊密尺寸之半導體封裝體1。但是，依據本發明觀念之半導體封裝體1，作為一基體晶片連接凸塊之該第一連接凸塊140及作為一晶片間連接凸塊之該第二連接凸塊240可具有不同結構且該第一連接凸塊140之高度H1可比該第二連接凸塊240之高度H2大。因此，可在該半導體封裝體1與欲安裝在該半導體封裝體1下方之基體間確保一足夠之底部填充間隔，同時可獲得具有一緊密尺寸之半導體封裝體1。
此外，由於該第一連接凸塊140之高度H1比該第二連接凸塊240之高度H2大，即使在一下方基體(未圖示)或一中介層(未圖示)中產生翹曲，該第一半導體封裝體1亦可透過該第一連接凸塊140穩定地黏在該下方基體或該中介層上。
另外，該第一連接凸塊140及該第二連接凸塊240可具有不同結構且可包括不同材料。詳而言之，該第一連接凸塊140之第一柱層144可包括具有比該第二柱結構242中包含之一材料之楊氏模數低的一楊氏模數的一材料。例如，Cu之楊氏模數範圍可由大約110GPa至大約128GPa且Ni之楊氏模數可為大約200GPa。該第一柱層144可包括Cu或一Cu合金且該第二柱結構242可包括Ni或一Ni合金。即，當該第一柱層144包括具有比該第二柱結構242中包含之一材料之楊氏模數低的一楊氏模數的一材料時，該第一柱層144可具有回應一外力或一壓力之比較大彈性。因此，即使在一下方基體(未圖示)或一中介層(未圖示)中產生一翹曲，由於該第一柱層144具有一比較大彈性，亦可防止在該第一柱層144與該第一焊料層148間之一介面中形成一裂縫。
此外，該第二連接凸塊240之第二柱結構242可包括一材料，該材料具有比該第一連接凸塊140之第一柱層144中包含之一材料好的高溫特性。通常，當製造堆疊複數個半導體晶片之一半導體封裝體時，用以連接該等複數個半導體晶片之一晶片間連接凸塊會暴露於多次高溫製程。因此當該晶片間連接凸塊中包含之一材料的高溫特性不良時，在一連接墊與一焊料層間之一接觸介面上會由於該等多次高溫製程形成大量金屬間化合物。一旦形成大量金屬間化合物，該焊料層中包含之焊料量會減少且在該焊料層中會形成一空穴，因此降低一連接凸塊之機械強度或該半導體封裝體之可靠性。但是，依據該半導體封裝體1，由於對應於晶片間連接凸塊之該等第二至第四連接凸塊240、340與440會包括一材料，且該材料具有比該第一連接凸塊140中包含之一材料好的高溫特性，因此可防止在製造堆疊該等複數個半導體晶片C1、C2、C3與C4之半導體封裝體1的一製程中形成過量之金屬間化合物。因此，包括該等第二至第四連接凸塊240、340與440之半導體封裝體1可具有一高機械強度及高可靠性。
總之，該第一連接凸塊140包括具有比第二連接凸塊240中包含之一材料之楊氏模數低的一楊氏模數的一材料且該第二連接凸塊240包括具有比該第一連接凸塊140中包含之一材料好的高溫特性的一材料。因此，即使在將該等第一至第四半導體晶片C1、C2、C3與C4安裝在一基體上之一製程中產生一翹曲，亦可防止在該第一連接凸塊140中形成一裂縫，且即使實施用以堆疊該等複數個半導體晶片C1、C2、C3與C4之多次高溫製程，亦可防止在該第二連接凸塊240中形成一空穴。該半導體封裝體1可具有高黏著可靠性。
圖2係依據某些實施例之一半導體封裝體1a的橫截面圖。圖2係顯示圖1B中之部份1C的放大圖。在圖2中，與圖1A至1D中之符號相同的符號表示相同元件。除了一第一連接凸塊140a之一第一柱結構142a以外，圖2之半導體封裝體1a類似於圖1A至1D之半導體封裝體1，因此以下將聚焦在該差異上。
請參閱圖2，該第一連接凸塊140a可包括該第一柱結構142a及該第一焊料層148，且該第一柱結構142a可包括連續地堆疊之該第一柱層144、該擴散障壁層146及一黏著劑層147。
該第一柱層144可設置在該第一連接墊132之一部份上且在該第一鈍化層130之一部份上，且可包括一材料，該材料具有比該第二柱結構242中包含之一材料之楊氏模數低的一楊氏模數。例如，該第一柱層144可包括Cu或一Cu合金。該擴散障壁層146可形成在該第一柱層144上且可包括與該第一柱層144之材料不同的一材料。例如，該擴散障壁層146可包括Ni或一Ni合金。該黏著劑層147可設置在該擴散障壁層146上且可接觸該第一焊料層148。該黏著劑層147可為用以穩定地黏住該第一焊料層148及該第一柱結構142a之一中間層。在某些實施例中，該黏著劑層147可包括Ni、Cu、Pd、Co、Pt、Au或其組合。例如，該黏著劑層147可包括，但不限於，Cu或一Cu合金。該黏著劑層147可具有朝一垂直方向(例如，該Z方向)之範圍由例如大約2µm至大約5µm的一高度。但是，該黏著劑層147之高度可依據該第一焊料層148之一成分及該第一焊料層148之第二高度HS1適當地選擇。
在某些實施例中，該第一柱結構142a可具有範圍由大約10µm至大約30µm之一第一高度HP1A。該第一焊料層148可具有範圍由大約5µm至大約30µm之第二高度HS1。由於該第一柱結構142a具有連續地堆疊該第一柱層144、該擴散障壁層146及該黏著劑層147之一堆疊結構，該第一柱結構142a之第一高度HP1A可比較大，例如，比例如圖1C之第一柱結構142的高度大。因此，當該第一連接凸塊140a安裝在一外基體(未圖示)或一中介層(未圖示)上時，可在該半導體封裝體1a與該外基體或該中介層之間獲得一比較大間隔或空間。可在該半導體封裝體1a與該外基體或該中介層之間獲得用以形成一底部填充材料之一足夠間隔或空間且該第一連接凸塊140a之側表面可被該底部填充材料包圍且沒有一空穴。
此外，即使在用以將該半導體封裝體1a安裝在該外基體或該中介層上之一製程中，在該外基體或該中介層中產生翹曲，該半導體封裝體1a及該外基體或該中介層亦可由於比較大之該第一連接凸塊140a的一高度H1A而互相穩定地黏接。
圖3係依據某些實施例之一半導體封裝體1b的橫截面圖。圖3係顯示對應於圖1B之部份1C的一部分的放大圖。在圖3中，與圖1A至2中之符號相同的符號表示相同元件。除了一第一連接凸塊140b之一結構以外，圖3之半導體封裝體1b類似於圖1A至1C之半導體封裝體1，因此以下將聚焦在該差異上。
請參閱圖3，該第一連接凸塊140b可包括一第一柱結構142b及一第一焊料層148b，且該第一柱結構142b可包括連續地堆疊之一第一柱層144b、一擴散障壁層146b及一黏著劑層147b。
該第一柱層144b可具有朝該X方向之一第一寬度WP1且該擴散障壁層146b可具有朝該X方向之比該寬度WP1大的一第二寬度WB1。例如，該第一柱層144b之第一寬度WP1的範圍可由大約20µm至大約40µm且該擴散障壁層146B之第二寬度WB1的範圍可由大約20µm至大約45µm。該第一柱層144b之第一寬度WP1的範圍可由該擴散障壁層146b之第二寬度WB1的大約80%至大約95%。該黏著劑層147b可具有朝該X方向之與該第一柱層144b之第一寬度WP1大致相同的寬度。但是，本發明觀念不限於此。與圖3中不同，該黏著劑層147b可具有與該擴散障壁層146b之第二寬度WB1大致相同的寬度。
該第一焊料層148b可接觸該黏著劑層147b之一底表面及側表面及未被該黏著劑層147b覆蓋的該擴散障壁層146b之一底表面(即，接觸該黏著劑層147b的該擴散障壁層146b之一表面)的邊緣部份。該第一焊料層148b可具有朝該Z方向之一第二高度HS1B且該第二高度HS1B之範圍可由大約5µm至大約40µm。
由於該黏著劑層147b及該擴散障壁層146b之寬度互不相同，多個突起可形成在該第一柱結構142b之側表面上。此外，在該黏著劑層147b與該擴散障壁層146b及該第一焊料層148b間之一接觸面積會由於該等突起而增加。當在該第一焊料層148b與該第一柱結構142b間之一接觸面積增加時，可放在該第一柱結構142b上且不崩塌之該第一焊料層148b的量或體積會增加，且該第一焊料層148b之第二高度HS1B亦會增加。
此外，即使在用以將該半導體封裝體1b安裝在一基體或一中介層之一製程中在該基體或該中介層中產生翹曲，該半導體封裝體1b及該基體或該中介層亦可藉由比較大之該第一連接凸塊140b的一高度H1B及/或該第一焊料層148b之一比較大體積穩定地互相黏接。
圖4係依據某些實施例之一半導體封裝體1c的橫截面圖。圖4係顯示對應於圖1B之部份1C的一部分的放大圖。在圖4中，與圖1A至3中之符號相同的符號表示相同元件。除了一第一貫穿電極120c之一結構以外，圖4之半導體封裝體1c類似於圖1A至1D之半導體封裝體1，因此以下將聚焦在該差異上。
請參閱圖4，在用以製造該第一半導體晶片C1(請參見圖1B)之一製程中，該第一貫穿電極120c可在該第一半導體裝置層110中之複數個獨立裝置(未圖示)及複數個配線結構112(請參見圖1B)形成後形成。包括該等複數個獨立裝置的該第一半導體裝置層110之一部份可稱為前段(FEOL)結構且包括該等複數個配線結構112的該第一半導體裝置層110之一部份可稱為後段(BEOL)結構。即，該第一貫穿電極120c可在該FEOL結構及該BEOL結構形成後形成。該第一貫穿電極120c可通過該第一半導體基體100及該第一半導體裝置層110。該第一貫穿電極120c之障壁薄膜122可包括被該第一半導體基體100包圍之一第一外壁部份及被該第一半導體裝置層110包圍之一第二外壁部份。
該第一連接墊132可形成在欲設置在該第一貫穿電極120c與該第一連接凸塊140間之第一半導體裝置層110上，且該第一貫穿電極120c及該第一連接凸塊140可透過該第一連接墊132互相電氣連接。在某些實施例中，如圖4所示，該第一貫穿電極120c可直接地接觸該第一連接墊132而沒有該等第一連接墊132在其間，這與圖2所示之實施例不同。
圖5係依據某些實施例之一半導體封裝體1d的橫截面圖。圖5係顯示對應於圖1B之部份1C的放大圖。在圖5中，與圖1A至4中之符號相同的符號表示相同元件。除了一第一貫穿電極120d之一結構除以外，圖5之半導體封裝體1d類似於圖1A至1D之半導體封裝體1，因此以下將聚焦在該差異上。
請參閱圖5，在用於製造第一半導體晶片C1(請參見圖1B)之一製程中，在該第一貫穿電極120d形成後，可形成在該第一半導體裝置層110中之複數個獨立裝置(未圖示)及該等複數個配線結構112。即，可在該第一貫穿電極120d形成後形成一FEOL結構及一BEOL結構。因此，該第一貫穿電極120d通過該第一半導體基體100且未延伸進入該第一半導體裝置層110中。該第一貫穿電極120d可透過該FEOL結構中包含之一導電線114d及一接觸插塞116d連接該BEOL結構之該等複數個配線結構112。
圖6係依據某些實施例之一半導體封裝體1e的橫截面圖。圖6係沿圖1A之線1B-1B'所截取的橫截面圖。在圖6中，與圖1A至5中之符號相同的符號表示相同元件。除了第二至第四連接凸塊240e、340e與440e之結構以外，圖6之半導體封裝體1e類似於圖1A至1D之半導體封裝體1，因此以下將聚焦在該差異上。
請參閱圖6，該等第二至第四連接凸塊240e、340e與440e可具有與該第一連接凸塊140之結構不同的結構。該第一連接凸塊140可包括該第一柱結構142及該第一焊料層148，且該等第二至第四連接凸塊240e、340e與440e可分別包括該等第二至第四柱結構242、342與442及第二至第四焊料層248e、348e與448e。
該等第一至第四柱結構142、242、342與442具有類似於關於圖1A至1D所述技術特徵之技術特徵，且因此省略其詳細說明。
各第二至第四焊料層248e、348e與448e可包括一材料，該材料具有比該第一焊料層148中包含之一材料的熔點高的一熔點。例如，各第二至第四焊料層248e、348e與448e可包括Sn、In、Bi、Sb、Cu、Ag、Zn、Pb及/或其合金。例如，各第二至第四焊料層248e、348e與448e中包含之一材料的一熔點可，但不限於，比該第一焊料層148中包含之一材料的一熔點高大約10℃至大約200℃。
通常，當製造堆疊複數個半導體晶片之一半導體封裝體時，用以連接該等複數個半導體晶片之一晶片間連接凸塊會暴露於多次高溫製程。因此，當該晶片間連接凸塊中包含之一材料的一熔點比較低時，大量金屬間化合物會由於該等多次高溫製程而形成在一連接墊與一焊料層間之一接觸介面上。一旦形成大量金屬間化合物，該焊料層中包含之焊料量會減少且一空穴會形成在該焊料層中，因此由於該空穴降低一連接凸塊之機械強度或該半導體封裝體之可靠性。
但是，依據本發明觀念之半導體封裝體1e，由於對應晶片間連接凸塊之各第二至第四焊料層248e、348e與448e可包括具有比該第一焊料層148中包含之一材料熔點高之一熔點的一材料，可防止在堆疊該等複數個半導體晶片C1、C2、C3與C4之一製程時形成過量之金屬間化合物。因此，包括該等第二至第四連接凸塊240e、340e與440e之半導體封裝體1e可具有一高機械強度及高可靠性。
圖7係依據某些實施例之一半導體封裝體1f的橫截面圖。圖7係沿圖1A之線1B-1B'所截取的橫截面圖。在圖7中，與圖1A至6中之符號相同的符號表示相同元件。除了進一步形成一基底晶粒D0以外，圖7之半導體封裝體1f類似於圖1A至1C之半導體封裝體1，因此以下將聚焦在該差異上。
請參閱圖7，該基底晶粒D0可包括一基底基體500、一絕緣間層510、一基底貫穿電極520、一基底連接墊532及一基底上連接墊534。該基底貫穿電極520可通過該基底基體500由該基底基體500之一頂表面至一底表面，且可延伸進入該絕緣間層510。複數個配線結構(未圖示)可形成在該絕緣間層510中且可電氣連接該基底貫穿電極520。
該第一連接凸塊140可安裝在該基底晶粒D0之一底表面上。特別地，該第一連接凸塊140可設置在該基底連接墊532上，且該基底連接墊532設置在該基底晶粒D0之底表面上。該第一連接凸塊140之技術特徵類似於關於圖1A至1D所述者。
該等第一至第四半導體晶片C1、C2、C3與C4可朝一垂直方向(例如，該Z方向)堆疊在該基底晶粒D0之頂表面上。在設置在該基底晶粒D0之頂表面上的該基底上連接墊534與設置在該第一半導體晶片C1之一底表面上的該第一連接墊132間可設置一第五連接凸塊240a。該第五連接凸塊240a可包括一第五柱結構242e及一第五焊料層248a，且可具有類似於該等第二至第四連接凸塊240、340與440之技術特徵的技術特徵。
一第四絕緣層158可設置在該基底晶粒D0與該第一半導體晶片C1之間，且可包圍該第五連接凸塊240a之側表面。該第一模塑層162可包圍該第四絕緣層158之一外壁。
該基底晶粒D0可為一假半導體晶片，該假半導體晶片未包括該等第一至第四半導體晶片C1、C2、C3與C4中包含之多個獨立裝置。該基底晶粒D0可為一緩衝晶粒，該緩衝晶粒可透過該基底貫穿電極520及該絕緣間層510由外側接收用以操作該等第一至第四半導體晶片C1、C2、C3與C4之一控制信號、一電力信號或一接地信號中之至少一信號，可由外側接收欲儲存在該等第一至第四半導體晶片C1、C2、C3與C4中之一資料信號，或可將儲存在該等第一至第四半導體晶片C1、C2、C3與C4中之資料傳送至外側。
依據該半導體封裝體1f，該等第一至第四半導體晶片C1、C2、C3與C4可堆疊在包括該基底貫穿電極520之該基底晶粒D0上，且該基底晶粒D0具有與各第一至第四半導體晶片C1、C2、C3與C4之結構相同的結構。因此，該等第一至第四半導體晶片C1、C2、C3與C4之第二至第五連接凸塊240、340、440與240a被該第一模塑構件150包圍且未暴露於該半導體封裝體1f之外側。因此，當移動或儲存該半導體封裝體1f時，可避免對該等第一至第四半導體晶片C1、C2、C3與C4之不必要破壞。
此外，由於作為晶片間連接凸塊之各第二至第五連接凸塊240、340、440與240a包括具有極佳高溫特性之一材料，可防止在多次高溫製程時形成一空穴。由於作為一基體晶片連接凸塊之該第一連接凸塊140包括具有一低楊氏模數之一材料，即使在一下方基體或一中介層中產生翹曲，亦可確保極佳黏著性。因此，該半導體封裝體1f可具有高黏著可靠性。
圖8係依據某些實施例之一半導體封裝體2的橫截面圖。在圖8中，與圖1A至7中之符號相同的符號表示相同元件。除了另外形成一封裝體基體610以外，圖8之半導體封裝體2類似於圖1A至1D之半導體封裝體1，因此以下將聚焦在該差異上。
請參閱圖8，該半導體封裝體2可包括連續地堆疊在該封裝體基體610上的第一至第四半導體晶片C1、C2、C3與C4。
該等第一至第四半導體晶片C1、C2、C3與C4可透過對應第一至第三貫穿電極120、220與320互相電氣連接，且可透過該等第一至第三貫穿電極120、220與320電氣連接該封裝體基體610。
該封裝體基體610可為，例如，一印刷電路板(PCB)、一陶瓷基體或一中介層。當該封裝體基體610係一PCB時，該封裝體基體610可包括一基體基底、及分別形成在該基體基底之一頂表面及一底表面上的一頂墊(未圖示)及一底墊(未圖示)。該頂墊及該底墊可透過覆蓋該基體基底之頂表面及底表面的一阻焊層(未圖示)暴露。該基體基底可由選自於酚樹脂、環氧樹脂及聚醯亞胺中之至少一材料形成。例如，該基體基底可包括選自於FR4、四官能基環氧樹脂、聚苯醚、環氧/聚苯醚、雙馬來醯亞胺三氮雜苯(BT)、Thermount®、氰酸酯、聚醯亞胺及液晶聚合物中之至少一材料。各頂墊及底墊可由Cu、Ni、不鏽鋼或鈹銅形成。電氣連接該頂墊及該底墊之一內配線線路(未圖示)可形成在該基體基底中。該頂墊及該底墊可藉由施加一Cu箔至該基體基底之頂表面及底表面上且透過該阻焊層暴露一圖案化電路線之多個部份來獲得。
當該封裝體基體610係一中介層時，該封裝體基體610可包括由一半導體材料之一基體基底及分別形成在該基體基底之一頂表面及一底表面上的一頂墊(未圖示)及一底墊612。該基體基底可由例如一矽晶圓形成。此外，一內配線線路(未圖示)可形成在該基體基底之頂表面或底表面上或在該基體基底中。另外，電氣連接該頂墊及該底墊612之一貫穿通路(未圖示)可形成在該基體基底中。
一外連接端子620可附接在該封裝體基體610之一底表面上。該外連接端子620可附接在例如該底墊612上。該外連接端子620可為例如一焊料球或一凸塊。該外連接端子620可電氣連接該半導體封裝體2及一外部設備。例如，該外連接端子620可設置在該封裝體基體610之底表面上，且可包括設置在該底墊612上之一UBM層622及設置在該UBM層622上之一焊料球624。該外連接端子620可進一步包括設置在該UBM層622與該焊料球624間之一外連接柱(未圖示)，且該外連接柱可由一導電材料，例如，Cu形成。
例如，該UBM層622可包括Cr、W、Ti、Cu、Ni、Al、Pd、Au或其組合。該UBM層622可為一單一金屬層，或可為包括複數金屬層之一堆疊結構。例如，該UBM層622可包括連續地堆疊在該底墊612上之一第一金屬層、一第二金屬層及/或一第三金屬層。該第一金屬層可作為用以穩定地附接該焊料球624在該底墊612上的一黏著劑層。該第一金屬層可包括，例如，Ti、Ti-W、Cr及Al中之至少一者。該第二金屬層作為用以防止該底墊612中包含之一金屬材料擴散進入該封裝體基體610的一障壁層。該第二金屬層可包括Cu、Ni、Cr-Cu及Ni-V中之至少一者。該第三金屬層可作為用以改善該焊料球624之濕潤性的一濕潤層或作為用以形成該外連接柱之一晶種層。該第三金屬層可包括Ni、Cu及Al中之至少一者。但是，該UBM層622之結構及材料不限於此。
在某些實施例中，外連接端子620可具有比該第一連接凸塊140及該第二連接凸塊240之寬度及/或高度大的一寬度及/或一高度。例如，該等第一與第二連接凸塊140與240可分別具有朝一水平方向之一第一寬度W1A及一第二W2A，且各第一寬度W1A及第二W2A之範圍可由20µm至大約50µm。該外連接端子620可具有朝一水平方向之一第三寬度W3A，且該第三寬度W3A可大於50µm。此外，該外連接端子620可具有朝一垂直方向(例如，一Z方向)之等於或大於大約50µm的一高度。但是，該外連接端子620之第三寬度W3A及/或高度不限於此。
一底部填充材料層630可形成在該封裝體基體610與該第一半導體晶片C1之間。該底部填充材料層630可設置在該封裝體基體610與該第一半導體晶片C1之間且可包圍該第一連接凸塊140之側表面。該底部填充材料層630可由如例如環氧樹脂之一有機材料形成。在一實施例中，該底部填充材料層630可為藉由使用一MUF方法形成之一第二模塑構件640的一部份。
包圍該等第一至第四半導體晶片C1、C2、C3與C4之一部分或全部的第二模塑構件640可形成在該封裝體基體610上。該第二模塑構件640可包圍該第一模塑構件150且可未直接地接觸該等第一至第四半導體晶片C1、C2、C3與C4之側表面。該第二模塑構件640可由例如一EMC形成。
在一實施例中，該第二模塑構件640可暴露該第四半導體晶片C4之一頂表面，且一散熱構件(未圖示)可附接在該第二模塑構件640及該第四半導體晶片C4上且一熱介面材料(TIM)層(未圖示)在其間。
該TIM層可由一絕緣材料或包括一絕緣材料之一材料形成且因此可減少或防止電之傳送。該TIM層可包括，例如，環氧樹脂。該TIM層可為，例如，礦物油、油脂、間隙填充油灰、相變化凝膠、相變化材料墊、或顆粒填充環氧樹脂。
該散熱構件可為，例如，一熱槽、一散熱器、一熱管或一液體冷卻之冷板。
依據該半導體封裝體2，由於作為晶片間連接凸塊之各第二至第四連接凸塊240、340與440包括具有所需高溫特性之一材料，可防止在多次高溫製程中形成一空穴。由於作為一基體晶片連接凸塊之該第一連接凸塊140包括具有一低楊氏模數之一材料，即使在該封裝體基體610中產生翹曲，亦可獲得極佳黏著性。因此，該半導體封裝體2可具有高黏著可靠性。
圖9係依據實施例之一半導體封裝體2a的橫截面圖。在圖9中，與圖1A至8中之符號相同的符號表示相同元件。
請參閱圖9，該半導體封裝體2a包括附接在該封裝體基體610上之一主半導體晶片700及連續地堆疊在該主半導體晶片700上之該等第一至第四半導體晶片C1、C2、C3與C4。
除了另外形成該主半導體晶片700以外，圖9之半導體封裝體2a類似於圖8之半導體封裝體2，因此省略重複說明。
該主半導體晶片700可為一處理器單元。該主半導體晶片700可為，例如，一微處理器單元(MPU)或一圖形處理器單元(GPU)。在一實施例中，該主半導體晶片700可為一封裝體，即，已知沒有缺陷之一已知良好封裝體(KGP)。該主半導體晶片700可包括一主貫穿電極720。該主貫穿電極720具有類似於該等第一至第四半導體晶片C1、C2、C3與C4之該等第一至第三貫穿電極120、220與320之各貫穿電極結構的一結構，且因此不進行其詳細說明。
該等第一至第四半導體晶片C1、C2、C3與C4之該等第一至第三貫穿電極120、220與320可電氣連接該主半導體晶片700之主貫穿電極720。
一主連接端子710可附接在該主半導體晶片700之一底表面上。該等第一至第四半導體晶片C1、C2、C3與C4及該主半導體晶片700可透過該主連接端子710電氣連接該封裝體基體610。例如，該主連接端子710可包括設置在該主半導體晶片700之底表面上的一UBM層712及設置在該UBM層712上之一焊料球714。該主連接端子710可進一步包括設置在該UBM層712與該焊料球714間之一主連接柱(未圖示)，且該主連接柱可包括例如Cu之一導電材料。在某些實施例中，該主連接端子710可具有比該第一連接凸塊140及該第二連接凸塊240之寬度及/或高度大的朝一水平方向(例如，該X方向)之一寬度及/或朝一垂直方向(例如，該Z方向)之一高度。例如，該主連接端子710朝該水平方向(例如，該X方向)之一寬度可等於或大於大約50µm且該主連接端子710朝該垂直方向(例如，該Z方向)之一高度可等於或大於50µm。但是，該主連接端子710之寬度及/或高度不限於此。
在一實施例中，包圍該主連接端子710之一底部填充材料層730可另外形成在該主半導體晶片700與該封裝體基體610之間。該底部填充材料層730可由例如環氧樹脂之一有機材料形成。在一實施例中，該底部填充材料層730可為藉由使用一MUF方法形成之該第二模塑構件640的一部份。
依據該半導體封裝體2a，由於作為晶片間連接凸塊之該等第二至第四連接凸塊240、340與440包括具有極佳高溫特性之一材料，可防止在多次高溫製程中形成一空穴。由於作為一基體晶片連接凸塊之該第一連接凸塊140包括具有一低楊氏模數之一材料，即使在該封裝體基體610中產生翹曲，亦可獲得極佳黏著性。因此，該半導體封裝體2a可具有高黏著可靠性。
圖10係依據實施例之一半導體封裝體2b的橫截面圖。在圖10中，與圖1A至9中之符號相同的符號表示相同元件。
請參閱圖10，該半導體封裝體2b包括附接在該封裝體基體610上之一主半導體晶片700a及連續地堆疊在該封裝體基體610上之該等第一至第四半導體晶片C1、C2、C3與C4。
除了該主半導體晶片700a及該等連續堆疊第一至第四半導體晶片C1、C2、C3與C4附接在該封裝體基體610之不同部份上以外，圖10之半導體封裝體2b類似於圖9之半導體封裝體2a，因此不進行其詳細說明。即，圖10之半導體封裝體2b包括一主半導體晶片700a及互相分開之連續堆疊第一至第四半導體晶片C1、C2、C3與C4，而在圖9中該等第一至第四半導體晶片C1、C2、C3與C4則連續地堆疊在一主半導體晶片700a上。
圖11至21係用以說明依據實施例依據一製程順序製造一半導體封裝體之一方法的橫截面圖。在一實施例中，該方法可為製造圖1A至1D之半導體封裝體1的一方法。
請參閱圖11，製備一第一半導體晶圓W1。該第一半導體晶圓W1可包括被多條第一劃線道SL1分開之複數個第一半導體晶片C1。各第一半導體晶片C1包括該第一半導體基體100、該第一半導體裝置層110及該第一貫穿電極120。該第一半導體基體100可具有互相相對之一第一頂表面102及一第一底表面104a。該第一半導體裝置層110可形成在該第一半導體基體100之該第一頂表面102上。該第一貫穿電極120可由該第一半導體基體100之該第一頂表面102通過該第一半導體裝置層110且可延伸進入該第一半導體基體100。
該第一半導體裝置層110可包括一LSI系統、一快閃記憶體、一DRAM、一SRAM、一EEPROM、一PRAM、一MRAM及/或一RRAM。該第一半導體裝置層110可包括用以連接複數個獨立裝置及形成在該第一半導體基體100中之其他配線線路的複數個配線結構。
該第一貫穿電極120可由該第一半導體基體100之第一頂表面102延伸進入該第一半導體基體100。該第一貫穿電極120之至少一部分可具有一柱形。該第一貫穿電極120可包括形成在該柱形之一表面上的一障壁薄膜及填充在該障壁薄膜中之一埋藏導電層。一通路絕緣薄膜可設置在該第一半導體基體100與該第一貫穿電極120之間。該通路絕緣薄膜可包括一氧化物薄膜、一氮化物薄膜、一碳化物薄膜、一聚合物或其組合。
該第一貫穿電極120可藉由移除該第一半導體基體100之一部分及在一後續製程中使導電材料通過已移除的該第一半導體基體100之該部分來形成。例如，該第一貫穿電極120可包括該障壁薄膜及填充該障壁薄膜之一埋藏導電層。或者，該第一貫穿電極120可包括例如該障壁薄膜、填充在該障壁薄膜中之該埋藏導電層及一金屬配線層之一部分及/或一通孔插塞。
請參閱圖12，電氣連接該第一貫穿電極120之該第一連接凸塊140形成在該第一半導體基體100上。在形成該第一連接凸塊140前，該第一連接墊132可形成為設置在該第一貫穿電極120與該第一連接凸塊140之間。
該第一連接凸塊140可包括該第一柱結構142及該第一焊料層148。為形成該第一連接凸塊140，具有一開口(未圖示)之一遮罩圖案(未圖示)可形成在該第一半導體裝置層110上，且該第一連接墊132之一部份透過該開口暴露。接著，該第一柱結構142及該第一焊料層148可連續地形成在透過該遮罩圖案暴露的該第一連接墊132之該部份上。在一實施例中，可藉由實施一電鍍製程來形成該第一柱結構142及該第一焊料層148。
在某些實施例中，該第一柱結構142可包括連續地形成在該第一連接墊132上的該第一柱層144(請參見圖1C)及該擴散障壁層146(請參見圖1C)。在其他實施例中，該第一柱結構142a(請參見圖2)可包括連續地形成在該第一連接墊132上的該第一柱層144(請參見圖2)、該擴散障壁層146(請參見圖2)及該黏著劑層147(請參見圖2)。在其他實施例中，可使用該擴散障壁層146b(請參見圖3)幾乎未被蝕刻之一蝕刻條件進一步實施用以移除該第一柱層144b(請參見圖3)及該黏著劑層147b(請參見圖3)一預定寬度的另一蝕刻製程。
接著，可藉由移除該遮罩圖案及藉由使用熱處理迴焊該第一焊料層148來形成具有一凸形之第一焊料層148。
請參閱圖13，包括該第一連接凸塊140之該第一半導體晶圓W1附接在一第一承載基體10上。該第一承載基體10可包括一第一支持基體12及一第一黏著材料層14。該第一半導體晶圓W1可附接在該第一承載基體10上使得該第一連接凸塊140面向該第一承載基體10。該第一連接凸塊140可被該第一黏著材料層14包圍。透過該第一連接凸塊140暴露的該第一半導體基體100之第一頂表面102的一部份可接觸該第一黏著材料層14。
請參閱圖14，藉由移除該第一半導體基體100之一部份暴露該第一貫穿電極120。該第一貫穿電極120可暴露在該第一半導體基體100之該第一底表面104上。由於該第一貫穿電極120暴露在該第一半導體基體100之第一底表面104上，該第一貫穿電極120可通過該第一半導體基體100。或者，可移除該第一半導體基體100之一部份使得該第一貫穿電極120突出超過該第一底表面104。
為了暴露該第一貫穿電極120，可藉由使用一化學機械拋光(CMP)製程、一深蝕刻製程或其組合來移除該第一半導體基體100之一部份。
請參閱圖15，該第一後保護層136係形成為覆蓋該第一半導體晶圓W1之一暴露表面。即，該第一後保護層136形成為覆蓋該第一半導體基體100之第一底表面104。該第一後保護層136可藉由使用，例如，一旋塗製程或一噴塗製程來形成。該第一後保護層136可由例如一絕緣聚合物形成。為形成該第一後保護層136，可形成覆蓋該第一半導體基體100之第一底表面104及該第一貫穿電極120之一絕緣聚合物薄膜，且接著藉由使用一深蝕刻製程移除該絕緣聚合物薄膜之一部分以暴露該第一貫穿電極120之一部份。
請參閱圖16，形成電氣連接透過該第一後保護層136暴露的該第一貫穿電極120之該部份的該第一上連接墊134。或者，可未形成該第一上連接墊134。
請參閱圖17，製備該第二半導體晶片C2。該第二半導體晶片C2可如在圖11至14之第一半導體晶圓W1中地藉由加工一第二半導體晶圓(未圖示)且接著分開該第二半導體晶圓來製備。
該第二半導體晶圓可為包括藉由使用與該第一半導體晶圓W1中之製程相同之製程形成的與該第一半導體晶圓W1之獨立裝置相同的多個獨立裝置。即，連接在一起之複數個第二半導體晶片C2可如該第二半導體晶圓地附接在一第二承載基體20上且接著可分別地切割成該等第二半導體晶片C2。各第二半導體晶片C2包括該第二半導體基體200、該第二半導體裝置層210及該第二貫穿電極220。該第二半導體基體200可具有互相相對之一第二頂表面202及一第二底表面204。該第二貫穿電極220可通過該第二半導體基體200。
該第二半導體晶片C2可為包括與該第一半導體晶片C1之獨立裝置相同的多個獨立裝置的一半導體晶片。或者，該第二半導體晶片C2可為包括與該第一半導體晶片C1之獨立裝置不同的多個獨立裝置的一半導體晶片。
該第二半導體晶片C2可包括具有與該第一連接凸塊140結構不同之一結構的該第二連接凸塊240。該第二連接凸塊240可包括該第二柱結構242及該第二焊料層248。該第二柱結構242可包括具有比第一柱結構142中包含之一材料好的高溫特性的一材料。例如，該第二柱結構242可包括Ni或一Ni合金。該第二連接凸塊240已對於圖1D詳細說明過了。
請參閱圖18，該第一絕緣層152可附接在該第一半導體晶圓W1上。該第一絕緣層152可設置在該等複數個第一半導體晶片C1上以接觸該第一後保護層136及該第一上連接墊134。該第一絕緣層152可由一絕緣聚合物形成。
請參閱圖19，該等複數個第二半導體晶片C2由圖17之第二承載基體20分開且堆疊在圖18之第一半導體晶圓W1上。該等複數個第二半導體晶片C2可堆疊在該第一半導體晶圓W1上並分別對應該第一半導體晶圓W1之該等複數個第一半導體晶片C1。即，該等複數個第二半導體晶片C2可堆疊在該等複數個第一半導體晶片C1上並分別對應該等複數個第一半導體晶片C1。
各第二半導體晶片C2可堆疊在該第一半導體晶片C1上以便電氣連接該第一貫穿電極120及該第二貫穿電極220。為電氣連接該第一貫穿電極120及該第二貫穿電極220，該第二半導體晶片C2可堆疊在該第一半導體晶片C1上使得該第二半導體晶片C2之第二連接凸塊240接觸該第一上連接墊134。當未形成該第一上連接墊134時，該第二連接凸塊240可接觸該第一貫穿電極120。該第一絕緣層152可設置在該第一半導體晶片C1與該第二半導體晶片C2之間以包圍該第一上連接墊134及該第二連接凸塊240。
在該第二半導體晶片C2堆疊在該第一半導體晶片C1上後，可藉由實施一迴焊製程或一熱壓製程增加在該第二連接凸塊240與該第一上連接墊134之間或在該第二連接凸塊240與該第一貫穿電極120之間的一黏著力，且可減少一接觸電阻。
接著，藉由重複地實施圖17至19之製程將該第二絕緣層154設置在該等複數個第二半導體晶片C2上且將該等複數個第三半導體晶片C3堆疊在該第一半導體晶圓W1上並分別對應該等複數個第二半導體晶片C2。該第三絕緣層156設置在該等複數個第三半導體晶片C3上且該等複數個第四半導體晶片C4堆疊在該第一半導體晶圓W1上並分別對應該等複數個第三半導體晶片C3。該等第三與第四半導體晶片C3與C4可為包括與該第一半導體晶片C1之獨立裝置相同之獨立裝置的半導體晶片。或者，該等第三與第四半導體晶片C3與C4可為包括與該第一半導體晶片C1之獨立裝置不同之獨立裝置的半導體晶片。
可在該等第三半導體晶片C3堆疊在該等第二半導體晶片C2上後實施一迴焊製程或一熱壓製程，或可在該等第四半導體晶片C4堆疊在該等第三半導體晶片C3上後實施一迴焊製程或一熱壓製程。
雖然在圖19中顯示該等第二至第四半導體晶片C2、C3與C4朝該垂直方向堆疊在該第一半導體晶圓W1上的一堆疊結構，但堆疊在該第一半導體晶圓W1上之半導體晶片的數目不限於此。
在某些實施例中，一第一底部填充層(未圖示)，而非該第一絕緣層152，可形成在該第一半導體晶片C1與該第二半導體晶片C2之間。該第一底部填充層可藉由使用例如一毛細底部填充方法由環氧樹脂形成。該第一底部填充層可與一填料結合，且該填料可由例如二氧化矽形成。
請參閱圖20，覆蓋該等第二至第四半導體晶片C2、C3與C4之該第一模塑層162形成在該第一半導體晶圓W1上。該第一模塑層162可形成為覆蓋該等第二與第三半導體晶片C2與C3之側表面及該第四半導體晶片C4之一側表面及一頂表面。由於該等第一至第三絕緣層152、154與156設置在該等第一至第四半導體晶片C1、C2、C3與C4之間，該第一模塑層162可包圍該等第一至第三絕緣層152、154與156之側表面。在某些實施例中，該第一模塑層162可由一EMC形成。
請參閱圖21，該第一半導體晶圓W1可沿該第一劃線道SL1(請參見圖20)切割成各包括該等第一至第四半導體晶片C1、C2、C3與C4之該等半導體封裝體1。
各半導體封裝體1可包含：該第一半導體晶片C1，其包括該第一貫穿電極120；該第二半導體晶片C2，其堆疊在該第一半導體晶片C1上且該第一絕緣層152在其間並且包括該第二貫穿電極220；該第三半導體晶片C3，其堆疊在該第二半導體晶片C2上且該第二絕緣層154在其間並且包括該第三貫穿電極320；及該第四半導體晶片C4，其堆疊在該第三半導體晶片C3上且該第三絕緣層156在其間。
各第二至第四半導體晶片C2、C3與C4之一水平橫截面積可比該第一半導體晶片C1之一水平橫截面積小。該第一模塑層162可形成在該第一半導體晶片C1之一部份上並包圍該等第二至第四半導體晶片C2、C3與C4之側表面。由於該第一模塑層162形成在該第一半導體晶片C1之一部份上並包圍該等第二至第四半導體晶片C2、C3與C4之側表面，設置在該第一半導體晶片C1之一底表面上的該第一連接凸塊140可未接觸該第一模塑層162。
依據製造該半導體封裝體1之方法，該等第二至第四半導體晶片C2、C3與C4連續地堆疊在該第一半導體晶圓W1上，且重複地實施熱壓或迴焊該等第二至第四半導體晶片C2、C3與C4之一製程多數次。因此，可在設置在該等第一至第四半導體晶片C1、C2、C3與C4間之該等第二至第四連接凸塊240、340與440上實施多次高溫製程。
通常，當一半導體封裝體暴露於一高溫環境時，可在一連接凸塊之一焊料層與一連接墊之間或在該連接凸塊之一柱層與該焊料層之間形成一金屬間化合物，且可在多次高溫製程中形成過量之金屬間化合物。例如，當形成過量之金屬間化合物時，該焊料層會消耗且一空穴會形成在該焊料層中。此外，由於該等金屬間化合物具有一高脆性，一裂縫會因來自該半導體封裝體外側之一機械衝擊而輕易地形成在該等金屬間化合物中。因此，當過量之金屬間化合物形成時，該半導體封裝體之可靠性會減少。
但是，依據該半導體封裝體1，由於作為晶片間連接凸塊之第二至第四連接凸塊240、340與440的第二至第四柱結構242、342與442的各柱結構包括具有比較好的高溫特性的一材料，即使實施多次高溫製程，亦可防止過量金屬間化合物形成。
此外，作為一基體晶片連接凸塊之第一連接凸塊140的第一柱結構142可安裝在一下方基體(未圖示)或一中介層(未圖示)上。在一迴焊製程或一模塑製程中，在該下方基體或該中介層中容易產生翹曲。該第一柱結構142可包括具有比該第二柱結構242中包含之一材料之楊氏模數低的一楊氏模數的一材料。因此，即使在該下方基體或該中介層中產生翹曲，由於該第一柱結構142具有一比較大彈性，可防止一裂縫形成在該第一柱層144與該第一焊料層148間之一介面中。
總之，由於作為晶片間連接凸塊之該等第二至第四連接凸塊240、340與440包括具有極佳高溫特性之一材料，可防止在多次高溫製程中形成一空穴。由於作為一基體晶片連接凸塊之該第一連接凸塊140包括具有一低楊氏模數之一材料，即使在一下方基體或一中介層中產生翹曲，亦可確保極佳黏著性。因此，該半導體封裝體1可具有高黏著可靠性。
雖然本發明觀念已特別對其實施例顯示及說明過了，但應了解的是在不偏離以下申請專利範圍之範疇的情形下可進行各種形式及細節之改變。
1,1a,1b,1c,1d,1e,1f,2,2a,2b‧‧‧半導體封裝體
1C,1D‧‧‧部份
10‧‧‧第一承載基體
12‧‧‧第一支持基體
14‧‧‧第一黏著材料層
20‧‧‧第二承載基體
100‧‧‧第一半導體基體
102‧‧‧頂表面；第一頂表面
104‧‧‧底表面；第一底表面
104a‧‧‧第一底表面
110‧‧‧第一半導體裝置層
112‧‧‧配線結構
114‧‧‧金屬配線層
114d‧‧‧導電線
116‧‧‧通路插塞
116d‧‧‧接觸插塞
120,120c,120d‧‧‧第一貫穿電極
122‧‧‧障壁薄膜
124‧‧‧埋藏導電層
126‧‧‧通路絕緣薄膜
130‧‧‧第一鈍化層
130H‧‧‧孔
132‧‧‧第一連接墊
134‧‧‧第一上連接墊
136‧‧‧第一後保護層
140,140a,140b‧‧‧第一連接凸塊
142,142a,142b‧‧‧第一柱結構
144,144b‧‧‧第一柱層
146,146b‧‧‧擴散障壁層
147,147b‧‧‧黏著劑層
148,148b‧‧‧第一焊料層
150‧‧‧第一模塑構件
152‧‧‧第一絕緣層
154‧‧‧第二絕緣層
156‧‧‧第三絕緣層
158‧‧‧第四絕緣層
162‧‧‧第一模塑層
200‧‧‧第二半導體基體
202‧‧‧第二頂表面
204‧‧‧第二底表面
210‧‧‧第二半導體裝置層
220‧‧‧第二貫穿電極
230‧‧‧第二鈍化層
232‧‧‧第二連接墊
234‧‧‧第二上連接墊
240,240e‧‧‧第二連接凸塊
240a‧‧‧第五連接凸塊
242‧‧‧第二柱結構
242e‧‧‧第五柱結構
248,248e‧‧‧第二焊料層
248a‧‧‧第五焊料層
300‧‧‧第三半導體基體
310‧‧‧第三半導體裝置層
320‧‧‧第三貫穿電極
332‧‧‧第三連接墊
334‧‧‧第三上連接墊
340,340e‧‧‧第三連接凸塊
342‧‧‧第三柱結構
348,348e‧‧‧第三焊料層
400‧‧‧第四半導體基體
410‧‧‧第四半導體裝置層
432‧‧‧第四連接墊
440,440e‧‧‧第四連接凸塊
442‧‧‧第四柱結構
448,448e‧‧‧第四焊料層
500‧‧‧基底基體
510‧‧‧絕緣間層
520‧‧‧基底貫穿電極
532‧‧‧基底連接墊
534‧‧‧基底上連接墊
610‧‧‧封裝體基體
612‧‧‧底墊
620‧‧‧外連接端子
622,712‧‧‧UBM層
624,714‧‧‧焊料球
630,730‧‧‧底部填充材料層
640‧‧‧第二模塑構件
700,700a‧‧‧主半導體晶片
710‧‧‧主連接端子
720‧‧‧主貫穿電極
C1‧‧‧第一半導體晶片
C2‧‧‧第二半導體晶片
C3‧‧‧第三半導體晶片
C4‧‧‧第四半導體晶片
CR‧‧‧單元區域
D0‧‧‧基底晶粒
HP1,HP1A‧‧‧第一高度
HP2‧‧‧第三高度
HS1,HS1B‧‧‧第二高度
HS2‧‧‧第四高度
H1,H2,H1A,H1B‧‧‧高度
PR‧‧‧墊區域
SL1‧‧‧第一劃線道
W1‧‧‧第一半導體晶圓
W1A,WP1‧‧‧第一寬度
W2A,WB1‧‧‧第二寬度
W3A‧‧‧第三寬度
圖式簡單說明 本發明觀念之實施例可由以下詳細說明配合附圖更清楚地了解，其中：
圖1A係依據某些實施例之一半導體封裝體的平面圖；
圖1B係沿圖1A之線1B-1B'所截取的橫截面圖；
圖1C係顯示圖1B之一部份1C的放大圖；
圖1D係顯示圖1B之一部份1D的放大圖；
圖2係依據某些實施例之一半導體封裝體的橫截面圖；
圖3係依據某些實施例之一半導體封裝體的橫截面圖；
圖4係依據某些實施例之一半導體封裝體的橫截面圖；
圖5係依據某些實施例之一半導體封裝體的橫截面圖；
圖6係依據某些實施例之一半導體封裝體的橫截面圖；
圖7係依據某些實施例之一半導體封裝體的橫截面圖；
圖8係依據某些實施例之一半導體封裝體的橫截面圖；
圖9係依據某些實施例之一半導體封裝體的橫截面圖；
圖10係依據某些實施例之一半導體封裝體的橫截面圖；及
圖11至21係用以說明依據某些實施例依據一製程順序製造一半導體封裝體之一方法的橫截面圖。
1‧‧‧半導體封裝體
1C,1D‧‧‧部份
100‧‧‧第一半導體基體
110‧‧‧第一半導體裝置層
120‧‧‧第一貫穿電極
132‧‧‧第一連接墊
134‧‧‧第一上連接墊
136‧‧‧第一後保護層
140‧‧‧第一連接凸塊
142‧‧‧第一柱結構
148‧‧‧第一焊料層
150‧‧‧第一模塑構件
152‧‧‧第一絕緣層
154‧‧‧第二絕緣層
156‧‧‧第三絕緣層
162‧‧‧第一模塑層
200‧‧‧第二半導體基體
210‧‧‧第二半導體裝置層
220‧‧‧第二貫穿電極
232‧‧‧第二連接墊
234‧‧‧第二上連接墊
240‧‧‧第二連接凸塊
242‧‧‧第二柱結構
248‧‧‧第二焊料層
300‧‧‧第三半導體基體
310‧‧‧第三半導體裝置層
320‧‧‧第三貫穿電極
332‧‧‧第三連接墊
334‧‧‧第三上連接墊
340‧‧‧第三連接凸塊
342‧‧‧第三柱結構
348‧‧‧第三焊料層
400‧‧‧第四半導體基體
410‧‧‧第四半導體裝置層
432‧‧‧第四連接墊
440‧‧‧第四連接凸塊
442‧‧‧第四柱結構
448‧‧‧第四焊料層
C1‧‧‧第一半導體晶片
C2‧‧‧第二半導體晶片
C3‧‧‧第三半導體晶片
C4‧‧‧第四半導體晶片

Claims (23)

  1. 一種半導體封裝體，其包含： 一第一半導體晶片，其包括一貫穿電極； 一第二半導體晶片，其在該第一半導體晶片之一頂表面上； 一第一連接凸塊，其附接至該第一半導體晶片之一底表面上，該第一連接凸塊包含一第一柱結構及一第一焊料層；以及 一第二連接凸塊，其設置在該第一半導體晶片與該第二半導體晶片之間以電氣式連接該第一半導體晶片及該第二半導體晶片，該第二連接凸塊包含一第二柱結構及一第二焊料層， 其中該第一柱結構包含與該第二柱結構之材料不同的材料。
  2. 如請求項1之半導體封裝體，其中該第一柱結構包含： 一第一柱層，其設置在該第一半導體晶片之該底表面上；以及 一擴散障壁層，其設置在該第一柱層上且比該第一柱層相對該第一半導體晶片之該底表面設置的位置更遠離該第一半導體晶片之該底表面， 其中該第一柱層包含與該第二柱結構之材料不同的材料。
  3. 如請求項2之半導體封裝體，其中該第一柱結構之該第一柱層包含具有比該第二柱結構中所包含的材料之楊氏模數低的楊氏模數之材料。
  4. 如請求項2之半導體封裝體，其中該第一柱結構包含銅(Cu)且該第二柱結構包含鎳(Ni)。
  5. 如請求項2之半導體封裝體，其中該第一柱結構之該第一柱結構包含Cu且該擴散障壁層包含Ni。
  6. 如請求項2之半導體封裝體，其中該第一柱結構進一步包含形成在該擴散障壁層上且包含Cu之一黏著劑層。
  7. 如請求項1之半導體封裝體，其中該貫穿電極係與該第一連接凸塊或該第二連接凸塊中之至少一者連接。
  8. 如請求項1之半導體封裝體，其進一步包含一第一模塑構件，該第一模塑構件包圍該第二半導體晶片之側表面及該第二連接凸塊且未接觸該第一半導體晶片之該底表面或該第一連接凸塊。
  9. 如請求項1之半導體封裝體，其中該第一柱結構在與該第一半導體晶片的該頂表面垂直之一第一方向的一第一高度係比該第二柱結構在該第一方向之一第二高度大。
  10. 如請求項1之半導體封裝體，其中該第二焊料層包含具有比該第一焊料層之熔點高的熔點之材料。
  11. 如請求項1之半導體封裝體，其進一步包含： 一基體，其面向該第一半導體晶片之該底表面且經由該第一連接凸塊電氣式連接至該第一半導體晶片； 一外連接端子，其設置在與該基體之一頂表面相對的該基體之一底表面上，該基體之該頂表面面向該第一半導體晶片， 其中該第一連接凸塊在與該第一半導體晶片的該頂表面平行之一第二方向的一寬度係比該外連接端子在該第二方向之一寬度小。
  12. 如請求項11之半導體封裝體，其中該基體係一中介層或一印刷電路板(PCB)， 其中該外連接端子在該第二方向之該寬度係大於50µm。
  13. 如請求項11之半導體封裝體，其進一步包含： 一第一模塑構件，其包圍該第二半導體晶片之側表面及該第二連接凸塊且未接觸該第一半導體晶片之該底表面或該第一連接凸塊；以及 一第二模塑構件，其設置在該基體與該第一半導體晶片的該底表面之間且包圍該第一連接凸塊。
  14. 一種半導體封裝體，其包含： 一基體； 一第一半導體晶片，其安裝在該基體之一頂表面上且包含設置於其中之一貫穿電極； 一第二半導體晶片，其安裝在該第一半導體晶片之一頂表面上； 一第一連接凸塊，其設置在該第一半導體晶片與該基體之間，該第一連接凸塊包含一第一柱結構及一第一焊料層；以及 一第二連接凸塊，其設置在該第一半導體晶片與該第二半導體晶片之間，該第二連接凸塊包含一第二柱結構及一第二焊料層， 其中該第一柱結構包含與該第二柱結構之材料不同的材料。
  15. 如請求項14之半導體封裝體，其中該第一柱結構包含具有比該第二柱結構中所包含的材料之楊氏模數低的楊氏模數之材料。
  16. 如請求項14之半導體封裝體，其進一步包含一外連接端子，其設置在該基體之一底表面上且包含連續地設置在該基體之該底表面上的一凸塊下金屬(UBM)層及一焊料球。
  17. 如請求項14之半導體封裝體，其中該第一柱結構包含： 一第一柱層，其設置在該第一半導體晶片之一底表面上；以及 一擴散障壁層，其設置在該第一柱層上且比該第一柱層相對該第一半導體晶片之該底表面設置的位置更遠離該第一半導體晶片之該底表面，該擴散障壁層接觸該第一焊料層。
  18. 如請求項17之半導體封裝體，其中該第一柱層包含銅(Cu)且該第二柱結構包含鎳(Ni)。
  19. 如請求項17之半導體封裝體，其中該第一柱結構進一步包含設置在該第一焊料層與該擴散障壁層間之一黏著劑層，該黏著劑層包含Cu。
  20. 如請求項14之半導體封裝體，其中該第一柱結構在與該第一半導體晶片的該頂表面垂直之一第一方向的一第一高度係比該第二柱結構在該第一方向之一第二高度大。
  21. 一種半導體封裝體，其包含： 一第一半導體晶片，其包含附接至該第一半導體晶片之一底表面的一第一連接凸塊，該第一連接凸塊包含一第一柱結構及一第一焊料層，該第一柱結構包含具有一第一楊氏模數之一第一材料； 一第二半導體晶片，其在該第一半導體晶片之一頂表面上；以及 一第二連接凸塊，其設置在該第一半導體晶片與該第二半導體晶片之間以電氣式連接該第一半導體晶片及該第二半導體晶片，該第二連接凸塊包含一第二柱結構及一第二焊料層，該第二柱結構包含具有一第二楊氏模數之一第二材料，該第二楊氏模數係比該第一楊氏模數大。
  22. 如請求項21之半導體封裝體，其中該第一柱結構在與該第一半導體晶片的該頂表面垂直之一第一方向的一第一高度係比該第二柱結構在該第一方向之一第二高度大。
  23. 如請求項21之半導體封裝體，其中該第二焊料層包含具有比該第一焊料層之熔點高的熔點之材料。
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