CN112366185A - 半导体封装 - Google Patents

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Abstract

一种半导体封装，包括：第一半导体芯片，包括多个第一贯通电极；多个第一顶部接触焊盘，附接到第一半导体芯片的顶表面并且分别连接到多个第一贯通电极；多个第二半导体芯片，堆叠在第一半导体芯片的顶表面上，多个第二半导体芯片中的至少一个包括第二贯通电极；多个第一连接凸块，附接到第一半导体芯片的底表面，多个第一连接凸块中的每个包括第一柱结构和第一焊料层；以及多个第二连接凸块，位于第一半导体芯片和最下面的第二半导体芯片之间以及多个第二半导体芯片当中相邻的两个第二半导体芯片之间，多个第二连接凸块中的每个包括第二柱结构和第二焊料层。

Description

半导体封装
本申请是申请日为2017年5月12日且发明名称为“半导体封装”的中国发明专利申请201710333226.7的分案申请。
技术领域
本发明构思涉及半导体封装，更具体而言，涉及包括基板穿孔(TSV)结构的半导体封装。
背景技术
随着电子产业快速成长以及用户需求增加，电子装置变得小且轻。因此，在电子装置中需要具有高性能和大储存容量的小且轻的半导体封装。为了使半导体封装小且轻并为了使半导体封装具有高性能和大存储容量，需要具有TSV结构的半导体芯片以及包括这样的半导体芯片的半导体封装。
发明内容
本发明构思提供一种半导体封装以及制造该半导体封装的方法，该半导体封装小且轻并且具有高性能和大存储容量。
根据本发明的一方面，提供一种半导体封装，该半导体封装包括：在其中提供贯通电极的第一半导体芯片；连接到第一半导体芯片的顶表面的第二半导体芯片；第一连接凸块，附接到第一半导体芯片的底表面并且包括第一柱结构和第一焊料层；以及第二连接凸块，位于第一半导体芯片和第二半导体芯片之间，配置为电连接第一半导体芯片和第二半导体芯片，并且包括第二柱结构和第二焊料层，其中第一柱结构包括与第二柱结构的材料不同的材料。
根据本发明构思的另一方面，提供一种半导体封装，该半导体封装包括：基板；第一半导体芯片，安装在基板的顶表面上并且包括在其中提供的贯通电极；第二半导体芯片，安装在第一半导体芯片的顶表面上；第一连接凸块，位于第一半导体芯片和基板之间并且包括第一柱结构和第一焊料层；以及第二连接凸块，位于第一半导体芯片和第二半导体芯片之间并且包括第二柱结构和第二焊料层，其中第一柱结构包括与第二柱结构的材料不同的材料。
根据本发明构思的另一方面，提供一种半导体封装，该半导体封装包括：基板；至少两个半导体芯片，安装在基板的顶表面上并且在垂直于基板的顶表面的第一方向上堆叠；芯片间连接凸块，位于所述至少两个半导体芯片之间并且配置为电连接所述至少两个半导体芯片当中的两个相邻的半导体芯片；芯片-基板连接凸块，位于基板与所述至少两个半导体芯片当中的最靠近基板的半导体芯片之间并且具有与芯片间连接凸块的堆叠结构不同的堆叠结构；以及外部连接端子，安装在基板的底表面上，其中外部连接端子的在平行于基板的顶表面的第二方向上的宽度大于芯片间连接凸块或芯片-基板连接凸块的宽度。
根据本发明构思的一方面，一种用于形成半导体封装的方法包括：形成穿过半导体基板的贯通电极；在贯通电极的第一表面上形成第一连接焊盘；在第一连接焊盘上形成第一连接凸块，该第一连接凸块具有包含具有第一杨氏模量的第一材料的第一柱结构；在贯通电极的第二表面上形成第一上连接焊盘，该第二表面与第一表面相反；在第一上连接焊盘上形成第二连接凸块，该第二连接凸块具有包含第二材料的第二柱结构，其中第一材料不同于第二材料。
附图说明
从以下结合附图的详细描述，本发明构思的实施方式将被更清楚地理解，在附图中：
图1A是根据一些实施方式的半导体封装的俯视图；
图1B是沿图1A的线1B-1B'截取的剖视图；
图1C是示出图1B的部分1C的放大图；
图1D是示出图1B的部分1D的放大图；
图2是根据一些实施方式的半导体封装的剖视图；
图3是根据一些实施方式的半导体封装的剖视图；
图4是根据一些实施方式的半导体封装的剖视图；
图5是根据一些实施方式的半导体封装的剖视图；
图6是根据一些实施方式的半导体封装的剖视图；
图7是根据一些实施方式的半导体封装的剖视图；
图8是根据一些实施方式的半导体封装的剖视图；
图9是根据一些实施方式的半导体封装的剖视图；
图10是根据一些实施方式的半导体封装的剖视图；以及
图11至21是用于根据工艺次序说明根据一些实施方式的制造半导体封装的方法的剖视图。
具体实施方式
现在，将关于附图更全面地描述本发明构思，在附图中显示了本发明构思的一些实施方式。
图1A是根据一些实施方式的半导体封装1的俯视图。图1B是沿图1A的线1B-1B'截取的剖视图。图1C是示出图1B的部分1C的放大图。图1D是示出图1B的部分1D的放大图。
参考图1A至1D，半导体封装1可以包括在第一方向(例如，竖直方向、图1B的Z方向)上堆叠的第一半导体芯片C1、第二半导体芯片C2、第三半导体芯片C3和第四半导体芯片C4。
半导体封装1可以包括单元区CR和焊盘区PR。焊盘区PR可以是在该处形成用于电连接第一至第四半导体芯片C1、C2、C3和C4的第一至第三贯通电极120、220和320、第一至第四连接焊盘132、232、332和432以及第一至第四连接凸块140、240、340和440的区域。图1A示出半导体封装1的底表面，也就是，第一连接焊盘132和第一连接凸块140通过其暴露的第一半导体芯片C1的底表面。
多个第一连接焊盘132可以在焊盘区PR中在X方向和Y方向上布置成各种各样的布局中的任一种。例如，如图1A中所示，第一连接焊盘132可以在焊盘区PR中布置成在X方向和Y方向上具有预定间距的矩阵。例如，每个第一连接焊盘132可以具有正方形形状，并且该正方形形状的每条边的长度可以在从大约20μm到大约40μm的范围。然而，第一连接焊盘132的形状和布置不限于此。此外，虽然为了说明的方便，六个第一连接焊盘132在X方向上布置在焊盘区PR中并且两个第一连接焊盘132在Y方向上布置在焊盘区PR中，但是第一连接焊盘132的数目不限于在图1A中显示的数目。另外，虽然焊盘区PR在图1A中被描绘为大致位于半导体封装1的中心区域中，但是应该理解，焊盘区PR可以沿半导体封装1的外围边缘定位。此外，应该理解，半导体封装1可以具有多个焊盘区PR。
第一至第四半导体芯片C1、C2、C3和C4可以是例如存储器半导体芯片。存储器半导体芯片可以是易失性存储器半导体芯片(诸如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM))或非易失性存储器半导体芯片(诸如相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FeRAM)或电阻式随机存取存储器(RRAM))。在一实施方式中，第一至第四半导体芯片C1、C2、C3和C4可以是高带宽存储器(HBM)DRAM。
虽然在图1A至1D中示出了第一至第四半导体芯片C1、C2、C3和C4堆叠的半导体封装1，但是在半导体封装1中堆叠的半导体芯片的数目不限于此。例如，2至32个半导体芯片可以堆叠在半导体封装1中。
第一连接凸块140可以设置在第一半导体芯片C1的底表面上。第二半导体芯片C2可以安装在第一半导体芯片C1的顶表面上，并且第二连接凸块240可以设置在第二半导体芯片C2和第一半导体芯片C1之间并且可以电连接第二半导体芯片C2和第一半导体芯片C1。第三半导体芯片C3可以安装在第二半导体芯片C2上并且可以通过第三连接凸块340电连接到第二半导体芯片C2。此外，第四半导体芯片C4可以安装在第三半导体芯片C3上并且可以通过第四连接凸块440电连接到第三半导体芯片C3。第一连接凸块140可以具有与第二至第四连接凸块240、340和440的结构不同的结构。在一些实施方式中，第二至第四连接凸块240、340和440可以具有基本上相同的结构。
第一半导体芯片C1可以包括第一半导体基板100、第一半导体器件层110、第一贯通电极120和第一连接焊盘132。如图1C中所示，第一半导体基板100可以具有彼此相反的顶表面102和底表面104，第一半导体器件层110可以形成在第一半导体基板100的底表面104上。第一贯通电极120可以穿过第一半导体基板100，可以从第一半导体基板100的顶表面102延伸到底表面104，并且可以延伸到第一半导体器件层110中。第一连接焊盘132可以形成在第一半导体基板100的底表面104上并且第一半导体器件层110在其间，并且可以电连接到第一贯通电极120。
为了说明的方便，第一半导体基板100的靠近第二半导体芯片C2的表面被称为顶表面102并且第一半导体基板100的靠近第一连接凸块140的表面被称为底表面104。然而，以下可以基于半导体封装1被反转以使得第一半导体基板100的顶表面102面朝下且第一半导体基板100的底表面104面朝上的假设来说明。例如，第一连接焊盘132可以形成在第一半导体器件层110上，在这种情形下，它可以意指第一半导体器件层110和第一连接焊盘132以其中第一半导体器件层110和第一连接焊盘132从第一半导体基板100的底表面104向远侧定位的顺序形成。
第一半导体基板100可以包括例如硅(Si)。或者，第一半导体基板100可以包括诸如锗(Ge)的半导体元素，或诸如硅碳化物(SiC)、镓砷化物(GaAs)、铟砷化物(InAs)或铟磷化物(InP)的化合物半导体。或者，第一半导体基板100可以具有绝缘体上硅(SOI)结构。例如，第一半导体基板100可以包括掩埋氧化物(BOX)层。第一半导体基板100可以包括导电区域，例如掺杂有杂质的阱或掺杂有杂质的结构。此外，第一半导体基板100可以具有各种各样的器件隔离结构中的任一种，诸如浅沟槽隔离(STI)结构。
第一半导体器件层110可以包括各种独立的器件和绝缘夹层(未示出)。所述多个独立的器件可以包括各种各样的微电子器件，例如金属-氧化物-半导体场效应晶体管(MOSFET)诸如互补金属-绝缘体-半导体器(CMOS)晶体管、大规模集成(LSI)系统、快闪存储器、DRAM、SRAM、电可擦可编程只读存储器(EEPROM)、PRAM、MRAM或RRAM、诸如CMOS成像传感器(CIS)的图像传感器、微电-机系统(MEMS)、有源器件和无源器件。所述多个独立的器件可以形成在单元区CR中的第一半导体器件层110中，并且可以电连接到第一半导体基板100的导电区域。第一半导体器件层110还可以包括用于电连接所述多个独立的器件中的至少两个或用于电连接所述多个独立的器件与第一半导体基板100的导电区域的导电布线或导电插塞。此外，所述多个独立器件可以通过绝缘膜与其它邻近的独立器件电隔离。
第一半导体器件层110可以包括用于连接所述多个独立器件与形成在第一半导体基板100中的其它布线的多个布线结构112。所述多个布线结构的每个可以包括诸如金属布线层114和过孔插塞116的导电布线层。金属布线层114和过孔插塞116可以包括布线阻挡膜和布线金属层。布线阻挡膜可以包括从钛(Ti)、钛氮化物(TiN)、钽(Ta)和钽氮化物(TaN)中选择的至少一种材料。布线金属层可以包括从钨(W)、铝(Al)和铜(Cu)中选择的至少一种。金属布线层114和过孔插塞116可以由相同的材料形成。或者，金属布线层114和过孔插塞116的至少部分可以包括不同的材料。多个金属布线层114和/或过孔插塞116可以堆叠。也就是，多个布线结构112可以是其中两个或更多金属布线层114或者两个或更多过孔插塞116交替地堆叠的多层结构。
第一贯通电极120可以从第一半导体基板100的顶表面102延伸到底表面104并且可以延伸到第一半导体器件层110中。第一贯通电极120的至少一部分可以具有柱形状。第一贯通电极120可以包括形成在柱形状的表面上的阻挡膜122和填充在阻挡膜122中的掩埋导电层124。阻挡膜122可以包括从Ti、TiN、Ta、TaN、钌(Ru)、钴(Co)、锰(Mn)、钨氮化物(WN)、镍(Ni)和镍硼化物(NiB)当中选择的至少一种材料，掩埋导电层124可以包括从Cu、Cu合金(诸如铜锡(CuSn)、铜镁(CuMg)、铜镍(CuNi)、铜锌(CuZn)、铜钯(CuPd)、铜金(CuAu)、铜铼(CuRe)或铜钨(CuW))、钨(W)、W合金、Ni、Ru和Co当中选择的至少一种材料。通孔绝缘膜126可以设置在第一半导体基板100和第一贯通电极120之间以及第一半导体器件层110和第一贯通电极120之间。通孔绝缘膜126可以包括氧化物膜、氮化物膜、碳化物膜、聚合物或其组合。
第一连接焊盘132可以设置在第一半导体器件层110上并且可以电连接到第一半导体器件层110中的多个布线结构112。第一连接焊盘132可以通过多个布线112电连接到第一贯通电极120。第一连接焊盘132可以包括Al、Cu、Ni、W、铂(Pt)和金(Au)的至少一种。
覆盖第一连接焊盘132的顶表面的至少一部分的第一钝化层130可以形成在第一半导体器件层110上。第一钝化层130可以是用于保护第一半导体器件层110中的多个布线结构112以及在多个布线结构112下面的其它结构免受外部冲击或水分影响的保护层。例如，第一钝化层130可以包括无机绝缘膜或有机绝缘膜。在一实施方式中，第一钝化层130可以由硅氮化物形成。第一连接焊盘132的顶表面的至少一部分通过其暴露的孔130H可以形成在第一钝化层130中。
第一后保护层136可以形成在第一半导体基板100的顶表面102上以围绕第一贯通电极120。电连接到第一贯通电极120的第一上连接焊盘134可以形成在第一后保护层136上，叠在第一半导体基板100的顶表面102上。第一上连接焊盘134可以包括Al、Cu、Ni、W、Pt和Au的至少一种。
第一连接凸块140可以设置在第一连接焊盘132的暴露部分上以及在第一钝化层130的一部分上。第一连接凸块140可以设置在半导体封装1的最下表面上。第一连接凸块140可以是用于在外部基板(未示出)或内插器(未示出)上安装半导体封装1的芯片-基板连接凸块。第一连接凸块140可以从外部接收用于操作第一至第四半导体芯片C1、C2、C3和C4的控制信号、功率信号和接地信号的至少一种，可以从外部接收将被存储在第一至第四半导体芯片C1、C2、C3和C4中的数据信号，或可以将在第一至第四半导体芯片C1、C2、C3和C4中存储的数据传输到外部。
第一连接凸块140可以包括第一柱结构142和第一焊料层148。第一柱结构142可以包括连接到第一连接焊盘132的第一柱层144和设置在第一柱层144上的扩散阻挡层146。因此，第一连接凸块140可以具有第一柱层144和第一焊料层148且扩散阻挡层146设置在第一柱层144和第一焊料层148之间。
在一些实施方式中，第一柱层144可以包括Ni、Cu、钯(Pd)、Pt、Au或其组合。例如，第一柱层144可以包括具有相对低的杨氏模量的材料。例如，第一柱层144可以包括具有从大约100GPa到大约180GPa的杨氏模量的材料。在一些实施方式中，第一柱层144可以包括，但是不限于，Cu或Cu合金。第一柱层144的材料将在下面被更详细地描述。
在一些实施方式中，扩散阻挡层146可以包括Ni、Co、Cu或其组合。扩散阻挡层146可以包括与第一柱层144的材料不同的材料。例如，当第一柱层144包括Cu时，扩散阻挡层146可以包括Ni或Ni合金。扩散阻挡层146可以防止由于第一焊料层148和第一柱层144之间的反应而形成过量的金属间化合物，从而防止孔隙形成在第一焊料层148中。
虽然未示出，但是凸块下金属(UBM)层(未示出)可以进一步形成在第一柱结构142和第一连接焊盘132之间。UBM层可以是用于形成第一柱结构142的籽晶层、粘合层或阻挡层。例如，UBM层可以包括铬(Cr)、W、Ti、Cu、Ni、Al、Pd、Au或其组合。
UBM层可以是单层金属，或者可以具有包括多个金属层的堆叠结构。例如，UBM层可以包括顺序堆叠在第一连接焊盘132上的第一金属层、第二金属层和/或第三金属层。第一金属层可以作为用于将第一连接凸块140稳定地附接到第一连接焊盘132和/或第一钝化层130的粘合层。第一金属层可以包括具有关于第一钝化层130的优良粘附性质的金属材料。例如，第一金属层可以包括Ti、Ti-W、Cr和Al的至少一种。第二金属层可以作为用于防止在第一连接焊盘132中包括的金属材料扩散到第一半导体基板100中的阻挡层。第二金属层可以包括Cu、Ni、Cr-Cu和Ni-钒(V)的至少一种。第三金属层可以作为用于改善形成第一连接凸块140的籽晶层或焊料层的湿润性的润湿层。第三金属层可以包括Ni、Cu和Al的至少一种。
第一焊料层148可以设置在扩散阻挡层146上。在一些实施方式中，第一焊料层148可以具有球形或球形体形状。第一焊料层148可以包括锡(Sn)、铟(In)、铋(Bi)、锑(Sb)、Cu、银(Ag)、锌(Zn)、铅(Pb)和/或其合金。例如，第一焊料层148可以包括Sn、Pb、Sn-Pb、Sn-Ag、Sn-Au、Sn-Cu、Sn-Bi、Sn-Zn、Sn-Ag-Cu、Sn-Ag-Bi、Sn-Ag-Zn、Sn-Cu-Bi、Sn-Cu-Zn、Sn-Bi-Zn或其组合。
中间层(未示出)可以形成在第一焊料层148和第一柱结构142之间的接触界面上。中间层可以包括由于在焊料层148中包括的金属材料与第一柱结构142之间在相对高的温度的反应而形成的金属间化合物(IMC)。例如，当第一柱结构142包括Cu和/或Ni并且第一焊料层148包括Sn和/或Cu时，中间层可以形成为包括(Cu,Ni)6Sn5、(Cu,Ni)3Sn4和(Cu,Ni)3Sn的至少一种。然而，中间层的材料或组合不限于此，而是可以基于第一柱结构142的材料、第一焊料层148的材料以及回流工艺的温度和时间变化。
如图1B中所示，第二半导体芯片C2可以安装在第一半导体芯片C1的顶表面上，第二连接凸块240可以设置在第一半导体芯片C1和第二半导体芯片C2之间以电连接第二半导体芯片C2和第一半导体芯片C1。第二半导体芯片C2可以包括第二半导体基板200、第二半导体器件层210、第二贯通电极220和第二连接焊盘232。如图1D中所示，第二钝化层230形成为覆盖第二连接焊盘232的顶表面的一部分并且在第二半导体器件层210上。第二半导体芯片C2和第一半导体芯片C1具有类似的技术性能，因而第二半导体芯片C2的详细说明将被省略。
返回参考图1B，第二连接凸块240可以设置在第二连接焊盘232和第一上连接焊盘134之间并且可以电连接第一半导体芯片C1和第二半导体芯片C2。如图1B中所示，第二连接凸块240可以包括第二柱结构242和第二焊料层248。
第二柱结构242可以形成在第二连接焊盘232和第二钝化层230上并且可以电连接到第二贯通电极220。在一些实施方式中，第二柱结构242可以包括与在第一柱结构142的第一柱层144中包括的材料不同的材料。例如，第二柱结构242可以包括具有比在第一柱层144中包括的材料更好的高温性质的材料。具体地，因为第二柱结构242包括具有比在第一柱层144中包括的材料更好的高温性质的材料，所以可以防止在第二焊料层248中形成由于第二焊料层248和第二柱结构242之间在高温的反应而发生的孔隙。在一些实施方式中，第二柱结构242可以包括Ni、Cu、Pd、Pt、Au或其组合。例如，第二柱结构242可以包括，但是不限于，Ni或Ni合金。
第二焊料层248可以设置在第二柱结构242和第一上连接焊盘134之间。第二焊料层248可以包括Sn、In、Bi、Sb、Cu、Ag、Zn、Pb和/或其合金。例如，第二焊料层248可以包括Sn、Pb、Sn-Pb、Sn-Ag、Sn-Au、Sn-Cu、Sn-Bi、Sn-Zn、Sn-Ag-Cu、Sn-Ag-Bi、Sn-Ag-Zn、Sn-Cu-Bi、Sn-Cu-Zn或Sn-Bi-Zn。
虽然未示出，中间层(未示出)可以形成在第二焊料层248和第二柱结构242之间的接触界面和/或第二焊料层248和第一上连接焊盘134之间的接触界面上。中间层可以包括由于在第二焊料层248中包括的金属材料与第一上连接焊盘134之间的反应和/或在第二焊料层248中包括的金属材料与第二柱结构242之间的反应而形成的金属间化合物。
第三半导体芯片C3可以安装在第二半导体芯片C2的顶表面上并且第四半导体芯片C4可以安装在第三半导体芯片C3的顶表面上。第三连接凸块340可以设置在第二半导体芯片C2与第三半导体芯片C3之间并且第四连接凸块440可以设置在第三半导体芯片C3与第四半导体芯片C4之间。
第三半导体芯片C3可以包括第三半导体基板300、第三半导体器件层310、第三贯通电极320和第三连接焊盘332。第四半导体芯片C4可以包括第四半导体基板400、第四半导体器件层410和第四连接焊盘432。因为第三半导体芯片C3和第四半导体芯片C4可以具有与第一半导体芯片C1的技术性能类似的技术性能，所以第三半导体芯片C3和第四半导体芯片C4的详细说明将被省略。
第三连接凸块340可以设置在第三连接焊盘332和第二上连接焊盘234之间并且可以电连接第二半导体芯片C2和第三半导体芯片C3。第三连接凸块340可以包括第三柱结构342和第三焊料层348。第四连接凸块440可以设置在第四连接焊盘432和第三上连接焊盘334之间并且可以电连接第三半导体芯片C3和第四半导体芯片C4。第四连接凸块440可以包括第四柱结构442和第四焊料层448。因为第三连接凸块340和第四连接凸块440可以具有与第二连接凸块240的技术性能类似的技术性能，所以第三连接凸块340和第四连接凸块440的详细说明将被省略。第二至第四连接凸块240、340和440可以是设置在第一至第四半导体芯片C1、C2、C3和C4之间的芯片间连接凸块。
在一些实施方式中，第一模制构件150可以围绕第一半导体芯片C1的顶表面以及第二至第四半导体芯片C2、C3和C4的侧表面。第一模制构件150可以包括第一至第三绝缘层152、154和156以及第一模制层162。
第一绝缘层152可以设置在第一半导体芯片C1的顶表面与第二半导体芯片C2的底表面之间并且可以围绕第二连接凸块240的侧表面。第二绝缘层154可以设置在第二半导体芯片C2的顶表面与第三半导体芯片C3的底表面之间并且可以围绕第三连接凸块340的侧表面。第三绝缘层156可以设置在第三半导体芯片C3的顶表面与第四半导体芯片C4的底表面之间并且可以围绕第四连接凸块440的侧表面。如图1B中所示，第一至第三绝缘层152、154和156的侧表面可以在X方向上向外突出预定宽度。然而，本发明构思不限于此。
第一模制层162可以围绕第一至第三绝缘层152、154和156的侧表面以及第二至第四半导体芯片C2、C3和C4的侧表面。如图1B中所示，第一半导体芯片C1在水平方向(例如X方向)上的宽度可以大于第二至第四半导体芯片C2、C3和C4在水平方向上的宽度，并且第一模制层162可以接触第一半导体芯片C1的顶表面的边缘。然而，本发明构思不限于此。此外，第一模制层162可以形成在第四半导体芯片C4的顶表面的一部分上至预定厚度。在一些其它实施方式中，例如，与图1B不同，第一模制层162可以不形成在第四半导体芯片C4的顶表面上，并且第四半导体芯片C4的顶表面可以暴露于半导体封装1的外部。
在一些实施方式中，第一至第三绝缘层152、154和156的每个可以包括底部填充材料，诸如绝缘聚合物或环氧树脂。第一模制层162可以包括环氧树脂模制化合物(EMC)。
在一些实施方式中，第一模制构件150可以围绕第一半导体芯片C1的顶表面以及第二至第四半导体芯片C2、C3和C4的侧表面，并且可以包括单一材料层。也就是，第一模制构件150可以设置在第一至第四半导体芯片C1、C2、C3和C4之间，并且可以围绕第二至第四半导体芯片C2、C3和C4的侧表面以及可以围绕第二至第四连接凸块240、340和440的侧表面。在这种情形下，因为第一模制构件150没有形成在第一半导体芯片C1的底表面上，所以第一模制构件150和第一连接凸块140可以彼此不直接接触。在一些实施方式中，第一模制构件150可以包括通过使用模制底部填充(MUF)方法形成的材料。
如图1C中所示，第一连接凸块140的第一柱结构142可以在竖直方向(例如Z方向)上具有第一高度HP1。第一柱结构142的第一高度HP1指的是第一柱层144的接触第一连接焊盘132的最上表面与扩散阻挡层146的接触第一焊料层148的最下表面之间在Z方向上的距离。第一柱结构142的第一高度HP1可以在从大约10μm到大约30μm的范围。此外，第一焊料层148可以在竖直方向上具有第二高度HS1，并且第一焊料层148的第二高度HS1可以在例如从大约5μm到大约30μm的范围内。然而，第一柱结构142的第一高度HP1和第一焊料层148的第二高度HS1不限于此。
如图1D中所示，第二连接凸块240的第二柱结构242可以在竖直方向(例如Z方向)上具有第三高度HP2。第二柱结构242的第三高度HP2指的是第二柱结构242的接触第二连接焊盘232的最上表面与第二柱结构242的接触第二焊料层248的最下表面之间的距离。第二柱结构242的第三高度HP2可以在从大约2μm到大约10μm的范围。此外，第二焊料层248可以在竖直方向上具有第四高度HS2，并且第二焊料层248的第四高度HS2可以在例如从大约5μm到大约20μm的范围内。然而，第二柱结构242的第三高度HP2和第二焊料层248的第四高度HS2不限于此。
第一连接凸块140的第一柱结构142的第一高度HP1可以大于第二连接凸块240的第二柱结构242的第三高度HP2。此外，第一连接凸块140的第一焊料层148的第二高度HS1可以大于第二连接凸块240的第二焊料层248的第四高度HS2。因此，第一连接凸块140在Z方向上的高度H1(即，第一高度HP1和第二高度HS1之和)可以大于第二连接凸块240在Z方向上的高度H2(即，第三高度HP2和第四高度HS2之和)。
一般而言，当第二连接凸块240的高度太小时，可能难以执行用于填充第二连接凸块240与第一半导体芯片C1和第二半导体芯片C2之间的空间或半导体芯片C1与下面的基板(未示出)之间的空间的底部填充工艺。当第一连接凸块140和第二连接凸块240的高度太大时，半导体封装1的总厚度会增大，因而可能难以获得具有紧凑尺寸的半导体封装1。然而，根据本发明构思的半导体封装1，第一连接凸块140(其是基板-芯片连接凸块)和第二连接凸块240(其是芯片间连接凸块)可以具有不同的结构并且第一连接凸块140的高度H1可以大于第二连接凸块240的高度H2。因此，可以确保半导体封装1与将被安装在半导体封装1下面的基板之间足够的底部填充间距，同时可以获得具有紧凑尺寸的半导体封装1。
此外，因为第一连接凸块140的高度H1大于第二连接凸块240的高度H2，所以即使在下面的基板(未示出)或内插器(未示出)中发生翘起，第一半导体封装1也可以通过第一连接凸块140稳定地附着到下基板或内插器。
此外，第一连接凸块140和第二连接凸块240可以具有不同的结构并且可以包括不同的材料。详细地，第一连接凸块140的第一柱层144可以包括具有比第二柱结构242中包括的材料的杨氏模量低的杨氏模量的材料。例如，Cu的杨氏模量可以在从大约110GPa到大约128GPa的范围内，并且Ni的杨氏模量可以是大约200GPa。第一柱层144可以包括Cu或Cu合金并且第二柱结构242可以包括Ni或Ni合金。也就是，当第一柱层144包括具有比第二柱结构242中包括的材料的杨氏模量低的杨氏模量的材料时，第一柱层144可以具有响应外力或压力的相对大的弹性。因此，即使在下面的基板(未示出)或内插器(未示出)中发生翘起，因为第一柱层144具有相对大的弹性，所以也可以防止裂纹形成在第一柱层144和第一焊料层148之间的界面中。
此外，第二连接凸块240的第二柱结构242可以包括具有比第一连接凸块140的第一柱层144中包括的材料更好的高温性质的材料。一般而言，当制造在其中多个半导体芯片堆叠的半导体封装时，用于连接所述多个半导体芯片的芯片间连接凸块会暴露于多个高温工艺。因此，当芯片间连接凸块中包括的材料的高温性质差时，大量金属间化合物会由于所述多个高温工艺而形成在连接焊盘与焊料层之间的接触界面上。一旦形成大量金属间化合物，在焊料层中包括的焊料的量就会减少且孔隙会形成在焊料层中，从而降低连接凸块的机械强度或半导体封装的可靠性。然而，根据半导体封装1，因为对应于芯片间连接凸块的第二至第四连接凸块240、340和440可以包括具有比第一连接凸块140中包括的材料更好的高温性质的材料，所以可以防止在制造半导体封装1的工艺中形成过量的金属间化合物，其中所述多个半导体芯片C1、C2、C3和C4堆叠在半导体封装1中。因此，包括第二至第四连接凸块240、340和440的半导体封装1可以具有高机械强度和高可靠性。
总之，第一连接凸块140包括具有比第二连接凸块240中包括的材料的杨氏模量低的杨氏模量的材料，并且第二连接凸块240包括具有比第一连接凸块140中包括的材料更好的高温性质的材料。因此，即使在基板上安装第一至第四半导体芯片C1、C2、C3和C4的工艺期间发生翘起，也可以防止裂纹形成在第一连接凸块140中，并且即使执行了用于堆叠所述多个半导体芯片C1、C2、C3和C4的多个高温工艺，也可以防止孔隙形成在第二连接凸块240中。半导体封装1可以具有高粘附可靠性。
图2是根据一些实施方式的半导体封装1a的剖视图。图2是示出图1B的部分1C的放大图。在图2中，与图1A至1D中的附图标记相同的附图标记表示相同的元件。图2的半导体封装1a类似于图1A至1D的半导体封装1，除了第一连接凸块140a的第一柱结构142a之外，因而以下将集中于该差异。
参考图2，第一连接凸块140a可以包括第一柱结构142a和第一焊料层148，第一柱结构142a可以包括顺序堆叠的第一柱层144、扩散阻挡层146和粘合层147。
第一柱层144可以设置在第一连接焊盘132的一部分上和第一钝化层130的一部分上，并且可以包括具有比第二柱结构242中包括的材料的杨氏模量低的杨氏模量的材料。例如，第一柱层144可以包括Cu或Cu合金。扩散阻挡层146可以形成在第一柱层144上并且可以包括与第一柱层144的材料不同的材料。例如，扩散阻挡层146可以包括Ni或Ni合金。粘合层147可以设置在扩散阻挡层146上并且可以接触第一焊料层148。粘合层147可以是用于稳定地粘附第一焊料层148和第一柱结构142的中间层。在一些实施方式中，粘合层147可以包括Ni、Cu、Pd、Co、Pt、Au或其组合。例如，粘合层147可以包括，但是不限于，Cu或Cu合金。粘合层147可以在竖直方向(例如Z方向)上具有从例如大约2μm到大约5μm的范围内的高度。然而，粘合层147的高度可以根据第一焊料层148的成分和第一焊料层148的第二高度HS1被适当地选择。
在一些实施方式中，第一柱结构142a可以具有从大约10μm到大约30μm的范围内的第一高度HP1A。第一焊料层148可以具有从大约5μm到大约30μm的范围内的第二高度HS1。因为第一柱结构142a具有其中第一柱层144、扩散阻挡层146和粘合层147顺序堆叠的堆叠结构，所以第一柱结构142a的第一高度HP1A可以相对较大，例如大于例如图1C的第一柱结构142的高度。因此，当第一连接凸块140a安装在外部基板(未示出)或内插器(未示出)上时，可以确保半导体封装1a与外部基板或内插器之间的相对大的间距或间隔。可以确保半导体封装1a与外部基板或内插器之间的用于形成底部填充材料层的足够间距或空间，并且第一连接凸块140a的侧表面可以被底部填充材料层围绕而没有孔隙。
此外，即使在外部基板或内插器上安装半导体封装1a的工艺中在外部基板或内插器中发生翘起，第一半导体封装1a和外部基板或内插器也可以由于第一连接凸块140a的相对大的高度H1A而稳定地彼此粘附。
图3是根据一些实施方式的半导体封装1b的剖视图。图3是示出对应于图1B的部分1C的部分的放大图。在图3中，与图1A至2中的附图标记相同的附图标记表示相同的元件。图3的半导体封装1b类似于图1A至1C的半导体封装1，除了第一连接凸块140b的结构之外，因而以下将集中于该差异。
参考图3，第一连接凸块140b可以包括第一柱结构142b和第一焊料层148b，第一柱结构142b可以包括顺序堆叠的第一柱层144b、扩散阻挡层146b和粘合层147b。
第一柱层144b可以在X方向上具有第一宽度WP1并且扩散阻挡层146b可以在X方向上具有大于第一宽度WP1的第二宽度WB1。例如，第一柱层144b的第一宽度WP1可以在从大约20μm到大约40μm的范围内，并且扩散阻挡层146b的第二宽度WB1可以在从大约20μm到大约45μm的范围内。第一柱层144b的第一宽度WP1可以在扩散阻挡层146b的第二宽度WB1的从大约80％到大约95％的范围内。粘合层147b可以在X方向上具有与第一柱层144b的第一宽度WP1基本上相同的宽度。然而，本发明构思不限于此。与在图3中不同，粘合层147b可以具有与扩散阻挡层146b的第二宽度WB1基本上相同的宽度。
第一焊料层148b可以接触粘合层147b的底表面和侧表面以及扩散阻挡层146b的底表面(即，扩散阻挡层146b的接触粘合层147b的表面)的没有被粘合层147b覆盖的边缘部分。第一焊料层148b可以在Z方向上具有第二高度HS1B并且第二高度HS1B可以在从大约5μm到大约40μm的范围内。
因为粘合层147b和扩散阻挡层146b的宽度彼此不同，所以突起可以形成在第一柱结构142b的侧表面上。另外，粘合层147b和扩散阻挡层146b与第一焊料层148b之间的接触面积可以由于所述突起而增加。随着第一焊料层148b与第一柱结构142b之间的接触面积增加，放置在第一柱结构142b上而不倒塌的第一焊料层148b的量或体积可以增加，并且第一焊料层148b的第二高度HS1B也可以增加。
此外，即使在基板或内插器上安装半导体封装1b的工艺中在基板或内插器中发生翘起，第一半导体封装1b和基板或内插器也可以基于第一连接凸块140b的相对大的高度H1B和/或第一焊料层148b的相对大的体积而稳定地彼此粘附。
图4是根据一些实施方式的半导体封装1c的剖视图。图4是示出对应于图1B的部分1C的部分的放大图。在图4中，与图1A至3中的附图标记相同的附图标记表示相同的元件。图4的半导体封装1c类似于图1A至1D的半导体封装1，除了第一贯通电极120c的结构之外，因而以下描述集中于该差异。
参考图4，在用于制造第一半导体芯片C1(见图1B)的工艺中，第一贯通电极120c可以在第一半导体器件层110中形成多个独立器件(未示出)和所述多个布线结构112(见图1B)之后形成。第一半导体器件层110的包括所述多个独立器件的部分可以被称为前道工序(FEOL)结构并且第一半导体器件层110的包括所述多个布线结构112的部分可以被称为后道工序(BEOL)结构。也就是，第一贯通电极120c可以在形成FEOL结构和BEOL结构之后形成。第一贯通电极120c可以穿过第一半导体基板100和第一半导体器件层110。第一贯通电极120c的导电阻挡膜122可以包括被第一半导体基板100围绕的第一外壁部分和被第一半导体器件层110围绕的第二外壁部分。
第一连接焊盘132可以形成在第一半导体器件层110上以被定位在第一贯通电极120c和第一连接凸块140之间，并且第一贯通电极120c和第一连接凸块140可以通过第一连接焊盘132彼此电连接。在一些实施方式中，如图4中所示，第一贯通电极120c可以直接接触第一连接焊盘132而在其间没有布线结构112，其与图2中显示的实施方式不同。
图5是根据一些实施方式的半导体封装1d的剖视图。图5是对应于图1B的部分1C的放大图。在图5中，与图1A至4中的附图标记相同的附图标记表示相同的元件。图5的半导体封装1d类似于图1A至1D的半导体封装1，除了第一贯通电极120d的结构之外，因而以下将集中于该差异。
参考图5，在用于制造第一半导体芯片C1(见图1B)的工艺中，在第一贯通电极120d形成之后，可以在第一半导体器件层110中形成多个独立器件(未示出)和所述多个布线结构112(见图1B)。也就是，FEOL结构和BEOL结构可以在形成第一贯通电极120d之后形成。因此，第一贯通电极120d穿过第一半导体基板100而没有延伸到第一半导体器件层110中。第一贯通电极120d可以通过在FEOL结构中包括的导线114d和接触插塞116d连接到BEOL结构的所述多个布线结构112。
图6是根据实施方式的半导体封装1e的剖视图。图6是沿图1A的线1B-1B'截取的剖视图。在图6中，与图1A至5中的附图标记相同的附图标记表示相同的元件。图6的半导体封装1e类似于图1A至1D的半导体封装1，除了第二至第四连接凸块240e、340e和440e的结构之外，因而以下将集中于该差异。
参考图6，第二至第四连接凸块240e、340e和440e可以具有与第一连接凸块140的结构不同的结构。第一连接凸块140可以包括第一柱结构142和第一焊料层148，第二至第四连接凸块240e、340e和440e可以分别包括第二至第四柱结构242、342和442以及第二至第四焊料层248e、348e和448e。
第一至第四柱结构142、242、342和442具有与关于图1A至1D描述的那些类似的技术性能，因而其详细说明将被省略。
第二至第四焊料层248e、348e和448e的每个可以包括具有比第一焊料层148中包括的材料的熔点高的熔点的材料。例如，第二至第四焊料层248e、348e和448e的每个可以包括Sn、In、Bi、Sb、Cu、Ag、Zn、Pb和/或其合金。例如，在第二至第四焊料层248e、348e和448e的每个中包括的材料的熔点可以比在第一焊料层148中包括的材料的熔点高大约10℃至大约200℃，但是不限于此。
一般而言，当制造在其中多个半导体芯片堆叠的半导体封装时，用于连接所述多个半导体芯片的芯片间连接凸块会暴露于多个高温工艺。因此，当芯片间连接凸块中包括的材料的熔点相对低时，大量金属间化合物会由于所述多个高温工艺而形成在连接焊盘与焊料层之间的接触界面上。一旦形成大量金属间化合物，在焊料层中包括的焊料的量就会减少且孔隙会形成在焊料层中，从而由于该孔隙而降低连接凸块的机械强度或半导体封装的可靠性。
然而，根据本发明构思的半导体封装1e，因为对应于芯片间连接凸块的第二至第四焊料层248e、348e和448e的每个可以包括具有比第一焊料层148中包括的材料的熔点高的熔点的材料，所以可以防止在堆叠所述多个半导体芯片C1、C2、C3和C4的工艺期间形成过量的金属间化合物。因此，包括第二至第四连接凸块240e、340e和440e的半导体封装1e可以具有高机械强度和高可靠性。
图7是根据实施方式的半导体封装1f的剖视图。图7是沿图1A的线1B-1B'截取的剖视图。在图7中，与图1A至6中的附图标记相同的附图标记表示相同的元件。图7的半导体封装1f类似于图1A至1C的半导体封装1，除了进一步形成了基底模D0之外，因而以下将集中于该差异。
参考图7，基底模D0可以包括基底基板500、绝缘夹层510、基底贯通电极520、基底连接焊盘532和基底上部连接焊盘534。基底贯通电极520可以从基底基板500的顶表面到底表面穿过基底基板500，并且可以延伸到绝缘夹层510中。多个布线结构(未示出)可以形成在绝缘夹层510中并且可以电连接到基底贯通电极520。
第一连接凸块140可以安装在基底模D0的底表面上。具体地，第一连接凸块140可以设置在基底连接焊盘532上，该基底连接焊盘532设置在基底模D0的底表面上。第一连接凸块140的技术特征类似于关于图1A至1D描述的那些。
第一至第四半导体芯片C1、C2、C3和C4可以在竖直方向(例如Z方向)上堆叠在基底模D0的顶表面上。第五连接凸块240a可以设置在设置于基底模D0的顶表面上的基底上部连接焊盘534与设置于第一半导体芯片C1的底表面上的第一连接焊盘132之间。第五连接凸块240a可以包括第五柱结构242a和第五焊料层248a，并且可以具有与第二至第四连接凸块240、340和440的技术特征类似的技术特征。
第四绝缘层158可以设置在基底模D0与第一半导体芯片C1之间，并且可以围绕第五连接凸块240a的侧表面。第一模制层162可以围绕第四绝缘层158的外壁。
基底模D0可以是不包括在第一至第四半导体芯片C1、C2、C3和C4中包括的独立器件的虚设半导体芯片。基底模D0可以是可以通过基底贯通电极520和绝缘夹层510从外部接收用于操作第一至第四半导体芯片C1、C2、C3和C4的控制信号、电源信号或接地信号的至少之一的缓冲模，可以从外部接收将被储存在第一至第四半导体芯片C1、C2、C3和C4中的数据信号，或可以将储存在第一至第四半导体芯片C1、C2、C3和C4中的数据发送到外部。
根据半导体封装1f，第一至第四半导体芯片C1、C2、C3和C4可以堆叠在包括基底贯通电极520的基底模D0上，该基底模D0具有与第一至第四半导体芯片C1、C2、C3和C4的每个的结构相同的结构。因此，第一至第四半导体芯片C1、C2、C3和C4的第二至第五连接凸块240、340、440和240a被第一模制构件150围绕而没有暴露于半导体封装1f之外。因此，在半导体封装1f移动或被储存时，可以避免对第一至第四半导体芯片C1、C2、C3和C4的不期望的损坏。
此外，因为作为芯片间连接凸块的第二至第五连接凸块240、340、440和240a的每个包括具有优良的高温性质的材料，所以可以防止在多个高温工艺期间形成孔隙。因为作为基板-芯片连接凸块的第一连接凸块140包括具有低杨氏模量的材料，所以即使在下基板或内插器中发生翘起，也可以确保优良的粘附性质。因此，半导体封装1f可以具有高粘附可靠性。
图8是根据一些实施方式的半导体封装2的剖视图。在图8中，与图1A至7中的附图标记相同的附图标记表示相同的元件。图8的半导体封装2类似于图1A至1D的半导体封装1，除了另外形成了封装基板610之外，因而以下将集中于该差异。
参考图8，半导体封装2可以包括顺序堆叠在封装基板610上的第一至第四半导体芯片C1、C2、C3和C4。
第一至第四半导体芯片C1、C2、C3和C4可以通过相应的第一至第三贯通电极120、220和320彼此电连接，并且可以通过第一至第三贯通电极120、220和320电连接到封装基板610。
封装基板610可以是例如印刷电路板(PCB)、陶瓷基板或内插器。当封装基板610是PCB时，封装基板610可以包括基板基底、分别形成在基板基底的顶表面和底表面上的顶焊盘(未示出)和底焊盘(未示出)。顶焊盘和底焊盘可以通过覆盖基板基底的顶表面和底表面的阻焊层(未示出)暴露。基板基底可以由从酚醛树脂、环氧树脂和聚酰亚胺当中选择的至少一种材料形成。例如，基板基底可以包括从FR4、四官能团环氧树脂、聚苯醚、环氧树脂/聚亚苯基氧化物、双马来酰亚胺三嗪(BT)、
Figure BDA0002742219170000191
氰酸酯、聚酰亚胺和液晶聚合物当中选择的至少一种材料形成。顶焊盘和底焊盘的每个可以由Cu、Ni、不锈钢或铍铜形成。电连接顶焊盘和底焊盘的内部布线(未示出)可以形成在基板基底中。顶焊盘和底焊盘可以通过将Cu箔施加到基板基底的顶表面和底表面并且通过阻焊层使图案化的电路线的部分暴露而获得。
当封装基板610是内插器时，封装基板610可以包括由半导体材料形成的基板基底以及分别形成在基板基底的顶表面和底表面上的顶焊盘(未示出)和底焊盘612。基板基底可以由例如硅晶片形成。此外，内部布线(未示出)可以形成在基板基底的顶表面或底表面上或者可以形成在基板基底中。此外，电连接顶焊盘和底焊盘612的穿孔(未示出)可以形成在基板基底中。
外部连接端子620可以附接到封装基板610的底表面。外部连接端子620可以附接到例如底焊盘612。外部连接端子620可以是例如焊球或凸块。外部连接端子620可以电连接半导体封装2和外部装置。例如，外部连接端子620可以设置在封装基板610的底表面上，并且可以包括设置在底焊盘612上的UBM层622和设置在UBM层622上的焊球624。外部连接端子620还可以包括设置在UBM层622和焊球624之间的外部连接柱(未示出)，并且外部连接柱可以由导电材料例如Cu形成。
例如，UBM层622可以包括Cr、W、Ti、Cu、Ni、Al、Pd、Au或其组合。UBM层622可以是单层金属，或者可以具有包括多个金属层的堆叠结构。例如，UBM层622可以包括顺序堆叠在底焊盘612上的第一金属层、第二金属层和/或第三金属层。第一金属层可以作为用于稳定地将焊球624粘接到底焊盘612的粘合层。第一金属层可以包括例如Ti、Ti-W、Cr和Al当中的至少一种。第二金属层可以作为用于防止在底焊盘612中包括的金属材料扩散到封装基板610中的阻挡层。第二金属层可以包括Cu、Ni、Cr-Cu和Ni-V当中的至少一种。第三金属层可以作为用于改善焊球624的湿润性的润湿层或作为用于形成外部连接柱的籽晶层。第三金属层可以包括Ni、Cu和Al当中的至少一种。然而，UBM层622的结构和材料不限于此。
在一些实施方式中，外部连接端子620可以具有大于第一连接凸块140和第二连接凸块240的宽度和/或高度的宽度和/或高度。例如，第一连接凸块140和第二连接凸块240可以分别具有在水平方向上的第一宽度W1A和第二宽度W2A，第一宽度W1A和第二宽度W2A的每个可以在从大约20μm到大约50μm的范围内。外部连接端子620可以具有在水平方向上的第三宽度W3A，并且第三宽度W3A可以大于50μm。此外，外部连接端子620可以在竖直方向(例如Z方向)上具有等于或大于大约50μm的高度。然而，外部连接端子620的第三宽度W3A和/或高度不限于此。
底部填充材料层630可以形成在封装基板610和第一半导体芯片C1之间。底部填充材料层630可以设置在封装基板610和第一半导体芯片C1之间并且可以围绕第一连接凸块140的侧表面。底部填充材料层630可以由有机材料例如环氧树脂形成。在一实施方式中，底部填充材料层630可以是通过使用MUF方法形成的第二模制构件640的一部分。
围绕第一至第四半导体芯片C1、C2、C3和C4的部分或整体的第二模制构件640可以形成在封装基板610上。第二模制构件640可以围绕第一模制构件150并且可以不直接接触第一至第四半导体芯片C1、C2、C3和C4的侧表面。第二模制构件640可以由例如EMC形成。
在一实施方式中，第二模制构件640可以暴露第四半导体芯片C4的顶表面，散热构件(未示出)可以附接到第二模制构件640和第四半导体芯片C4并且在其间有热界面材料(TIM)层(未示出)。
TIM层可以由绝缘材料或包括绝缘材料的材料形成，因而可以减少或防止电传输。TIM层可以包括例如环氧树脂。TIM层可以是例如矿物油、油脂、间隙填充腻子、相变凝胶、相变材料焊盘或颗粒填充环氧树脂。
散热构件可以是例如散热片、散热装置、热导管或液冷式冷却板。
根据半导体封装2，因为是芯片间连接凸块的第二至第四连接凸块240、340和440的每个包括具有期望的高温性质的材料，所以可以防止在多个高温工艺期间形成孔隙。因为是基板-芯片连接凸块的第一连接凸块140包括具有低杨氏模量的材料，所以即使在封装基板610中发生翘起，也可以获得优良的粘附性质。因此，半导体封装2可以具有高粘附可靠性。
图9是根据实施方式的半导体封装2a的剖视图。在图9中，与图1A至8中的附图标记相同的附图标记表示相同的元件。
参考图9，半导体封装2a包括附接到封装基板610的主半导体芯片700以及顺序堆叠在主半导体芯片700上的第一至第四半导体芯片C1、C2、C3和C4。
图9的半导体封装2a类似于图8的半导体封装2，除了另外形成了主半导体芯片700之外，因而重复说明将被省略。
主半导体芯片700可以是处理器单元。主半导体芯片700可以是例如微处理器单元(MPU)或图形处理器单元(GPU)。在一实施方式中，主半导体芯片700可以是封装，也就是，对于无缺陷被公知的已知的优良封装(KGP)。主半导体芯片700可以包括主贯通电极720。主贯通电极720具有与第一至第四半导体芯片C1、C2、C3和C4的第一至第三贯通电极120、220和320的每个的结构类似的结构，因而将不给出其详细说明。
第一至第四半导体芯片C1、C2、C3和C4的第一至第三贯通电极120、220和320可以电连接到主半导体芯片700的主贯通电极720。
主连接端子710可以附接到主半导体芯片700的底表面。第一至第四半导体芯片C1、C2、C3和C4以及主半导体芯片700可以通过主连接端子710电连接到封装基板610。例如，主连接端子710可以包括设置在主半导体芯片700的底表面上的UBM层712和设置在UBM层712上的焊球714。主连接端子710还可以包括设置在UBM层712和焊球714之间的主连接柱(未示出)，主连接柱可以包括导电材料，例如Cu。在一些实施方式中，主连接端子710可以具有在水平方向(例如X方向)上的宽度和/或在竖直方向(例如Z方向)上的高度，其中该宽度和该高度大于第一连接凸块140和第二连接凸块240的宽度和高度。例如，主连接端子710在水平方向(例如X方向)上的宽度可以等于或大于大约50μm并且主连接端子710在竖直方向(例如Z方向)上的高度可以等于或大于大约50μm。然而，主连接端子710的宽度和/或高度不限于此。
在一实施方式中，围绕主连接端子710的底部填充材料层730可以另外形成在主半导体芯片700和封装基板610之间。底部填充材料层730可以由有机材料例如环氧树脂形成。在一实施方式中，底部填充材料层730可以是通过使用MUF方法形成的第二模制构件640的一部分。
根据半导体封装2a，因为是芯片间连接凸块的第二至第四连接凸块240、340和440的每个包括具有优良的高温性质的材料，所以可以防止在多个高温工艺期间形成孔隙。因为是基板-芯片连接凸块的第一连接凸块140包括具有低杨氏模量的材料，所以即使在封装基板610中发生翘起，也可以确保优良的粘附性质。因此，半导体封装2a可以具有高粘附可靠性。
图10是根据实施方式的半导体封装2b的剖视图。在图10中，与图1A至9中的附图标记相同的附图标记表示相同的元件。
参考图10，半导体封装2b包括附接到封装基板610的主半导体芯片700a以及顺序堆叠在封装基板610上的第一至第四半导体芯片C1、C2、C3和C4。
图10的半导体封装2b类似于图9的半导体封装2a，除了主半导体芯片700a和顺序堆叠的第一至第四半导体芯片C1、C2、C3和C4附接到封装基板610的不同部分之外，因而将不给出其详细说明。也就是，图10的半导体封装2b包括主半导体芯片700a和顺序堆叠的彼此间隔开的第一至第四半导体芯片C1、C2、C3和C4，而第一至第四半导体芯片C1、C2、C3和C4顺序堆叠在图9中的主半导体芯片700a上。
图11至21是用于根据工艺次序描述根据实施方式制造半导体封装的方法的剖视图。在一个实施方式中，该方法可以是制造图1A至1D的半导体封装1的方法。
参考图11，制备第一半导体晶片W1。第一半导体晶片W1可以包括被第一划线道SL1划分的多个第一半导体芯片C1。每个第一半导体芯片C1包括第一半导体基板100、第一半导体器件层110和第一贯通电极120。第一半导体基板100可以具有彼此相反的第一顶表面102和第一底表面104a。第一半导体器件层110可以形成在第一半导体基板100的第一顶表面102上。第一贯通电极120可以从第一半导体基板100的第一顶表面102穿过第一半导体器件层110并且可以延伸到第一半导体基板100中。
第一半导体器件层110可以包括LSI系统、快闪存储器、DRAM、SRAM、EEPROM、PRAM、MRAM和/或RRAM。第一半导体器件层110可以包括用于连接多个独立器件到形成在第一半导体基板100中的其它布线的多个布线结构。
第一贯通电极120可以从第一半导体基板100的第一顶表面102延伸到第一半导体基板100中。第一贯通电极120的至少一部分可以具有柱形状。第一贯通电极120可以包括形成在柱形状的表面上的阻挡膜122和填充在阻挡膜中的掩埋导电层。通孔绝缘膜可以设置在第一半导体基板100和第一贯通电极120之间。通孔绝缘膜可以包括氧化物膜、氮化物膜、碳化物膜、聚合物或其组合。
第一贯通电极120可以通过去除第一半导体基板100的一部分并且在随后的工艺中使导电材料穿过第一半导体基板100的已经被去除的所述部分而形成。例如，第一贯通电极120可以包括阻挡膜和填充阻挡膜的掩埋导电层。或者，第一贯通电极120可以包括例如阻挡膜、填充在阻挡膜中的掩埋导电层、以及金属布线层和/或过孔插塞的一部分。
参考图12，电连接到第一贯通电极120的第一连接凸块140形成在第一半导体基板100上。在形成第一连接凸块140之前，第一连接焊盘132可以形成为设置在第一贯通电极120与第一连接凸块140之间。
第一连接凸块140可以包括第一柱结构142和第一焊料层148。为了形成第一连接凸块140，具有第一连接焊盘132的一部分通过其被暴露的开口(未示出)的掩模图案(未示出)可以形成在第一半导体器件层110上。接着，第一柱结构142和第一焊料层148可以顺序地形成在第一连接焊盘132的通过掩模图案暴露的部分上。在一实施方式中，第一柱结构142和第一焊料层148可以通过执行电镀工艺形成。
在一些实施方式中，第一柱结构142可以包括顺序地形成在第一连接焊盘132上的第一柱层144(见图1C)和扩散阻挡层146(见图1C)。在其它实施方式中，第一柱结构142a(见图2)可以包括顺序地形成在第一连接焊盘132上的第一柱层144(见图2)、扩散阻挡层146(见图2)和粘合层147(见图2)。在其它实施方式中，用于去除第一柱层144b(见图3)和粘合层147b(见图3)的侧壁达预定宽度的额外蚀刻工艺可以使用其中扩散阻挡层146b(见图3)可以几乎不被蚀刻的蚀刻条件被进一步执行。
接着，具有凸起形状的第一焊料层148可以通过去除掩模图案并且借助于使用热处理回流第一焊料层148而形成。
参考图13，包括第一连接凸块140的第一半导体晶片W1附接到第一载体基板10。第一载体基板10可以包括第一支撑基板12和第一粘合材料层14。第一半导体晶片W1可以附接到第一载体基板10使得第一连接凸块140面对第一载体基板10。第一连接凸块140可以被第一粘合材料层14围绕。第一半导体基板100的第一顶表面102的通过第一连接凸块140暴露的部分可以接触第一粘合材料层14。
参考图14，第一贯通电极120通过去除第一半导体基板100的一部分而暴露。第一贯通电极120可以在第一半导体基板100的第一底表面104上暴露。因为第一贯通电极120在第一半导体基板100的第一底表面104上暴露，所以第一贯通电极120可以穿过第一半导体基板100。或者，第一半导体基板100的一部分可以被去除使得第一贯通电极120突出超过第一底表面104。
为了暴露第一贯通电极120，第一半导体基板100的一部分可以通过使用化学机械抛光(CMP)工艺、回蚀工艺或其组合被去除。
参考图15，第一后保护层136形成为覆盖第一半导体晶片W1的暴露表面。也就是，第一后保护层136形成为覆盖第一半导体基板100的第一底表面104。第一后保护层136可以通过使用例如旋涂工艺或喷射工艺形成。第一后保护层136可以由例如绝缘聚合物形成。为了形成第一后保护层136，可以形成覆盖第一半导体基板100的第一底表面104和第一贯通电极120的绝缘聚合物膜，然后绝缘聚合物膜的一部分可以通过使用回蚀工艺被去除以暴露第一贯通电极120的一部分。
参考图16，形成电连接到第一贯通电极120的通过第一后保护层136暴露的部分的第一上连接焊盘134。或者，可以不形成第一上连接焊盘134。
参考图17，制备第二半导体芯片C2。像在图11至14的第一半导体晶片W1中一样，第二半导体芯片C2可以通过处理第二半导体晶片(未示出)以及然后分离第二半导体晶片被制备。
第二半导体晶片可以是包括与通过与第一半导体晶片W1相同的工艺形成的与在第一半导体晶片W1的独立器件相同的独立器件的半导体晶片。也就是，连接在一起的多个第二半导体芯片C2可以作为第二半导体晶片被附接到第二载体基板20，然后可以被分离地切割成为第二半导体芯片C2。第二半导体芯片C2的每个包括第二半导体基板200、第二半导体器件层210和第二贯通电极220。第二半导体基板200可以具有彼此相反的第二顶表面202和第二底表面204。第二贯通电极220可以穿过第二半导体基板200。
第二半导体芯片C2可以是包括与第一半导体芯片C1的独立器件相同的独立器件的半导体芯片。或者，第二半导体芯片C2可以是包括与第一半导体芯片C1的独立器件不同的独立器件的半导体芯片。
第二半导体芯片C2可以包括具有与第一连接凸块140的结构不同的结构的第二连接凸块240。第二连接凸块240可以包括第二柱结构242和第二焊料层248。第二柱结构242可以包括具有比在第一柱结构142中包括的材料更好的高温性质的材料。例如，第二柱结构242可以包括Ni或Ni合金。第二连接凸块240已经关于图1D被详细说明。
参考图18，第一绝缘层152可以附接到第一半导体晶片W1。第一绝缘层152可以设置在所述多个第一半导体芯片C1上以接触第一后保护层136和第一上连接焊盘134。第一绝缘层152可以由绝缘聚合物形成。
参考图19，所述多个第二半导体芯片C2与图17的第二载体基板20分离并且堆叠在图18的第一半导体晶片W1上。所述多个第二半导体芯片C2可以堆叠在第一半导体晶片W1上以分别对应于第一半导体晶片W1的所述多个第一半导体芯片C1。也就是，所述多个第二半导体芯片C2可以堆叠在所述多个第一半导体芯片C1上以分别对应于所述多个第一半导体芯片C1。
第二半导体芯片C2的每个可以堆叠在第一半导体芯片C1上以电连接第一贯通电极120和第二贯通电极220。为了电连接第一贯通电极120和第二贯通电极220，第二半导体芯片C2可以堆叠在第一半导体芯片C1上使得第二半导体芯片C2的第二连接凸块240接触第一上连接焊盘134。在没有形成第一上连接焊盘134时，第二连接凸块240可以接触第一贯通电极120。第一绝缘层152可以设置在第一半导体芯片C1和第二半导体芯片C2之间以围绕第一上连接焊盘134和第二连接凸块240。
在第二半导体芯片C2堆叠在第一半导体芯片C1上之后，第二连接凸块240和第一上连接焊盘134之间或第二连接凸块240和第一贯通电极120之间的粘合力可以通过执行回流工艺或热压工艺增加，并且接触电阻可以减小。
接着，通过重复地执行图17至19的工艺，第二绝缘层154设置在所述多个第二半导体芯片C2上并且所述多个第三半导体芯片C3堆叠在第一半导体晶片W1上以分别对应于所述多个第二半导体芯片C2。第三绝缘层156设置在所述多个第三半导体芯片C3上以及所述多个第四半导体芯片C4堆叠在第一半导体晶片W1上以分别对应于所述多个第三半导体芯片C3。第三半导体芯片C3和第四半导体芯片C4可以是包括与第一半导体芯片C1的独立器件相同的独立器件的半导体芯片。或者，第三半导体芯片C3和第四半导体芯片C4可以是包括与第一半导体芯片C1的独立器件不同的独立器件的半导体芯片。
回流工艺或热压工艺可以在第三半导体芯片C3堆叠在第二半导体芯片C2上之后执行，或回流工艺或热压工艺可以在第四半导体芯片C4堆叠在第三半导体芯片C3上之后执行。
虽然在图19中示出了其中第二至第四半导体芯片C2、C3和C4在竖直方向上堆叠在第一半导体晶片W1上的堆叠结构，但是堆叠在第一半导体晶片W1上的半导体芯片的数目不限于此。
在一些实施方式中，第一底部填充层(未示出)，而不是第一绝缘层152，可以形成在第一半导体芯片C1和第二半导体芯片C2之间。第一底部填充层可以通过使用例如毛细现象底部填充方法由环氧树脂形成。第一底部填充层可以与填充剂结合，并且填充剂可以由例如硅石形成。
参考图20，覆盖第二至第四半导体芯片C2、C3和C4的第一模层162形成在第一半导体晶片W1上。第一模层162可以形成为覆盖第二半导体芯片C2和第三半导体芯片C3的侧表面以及第四半导体芯片C4的侧表面和顶表面。因为第一至第三绝缘层152、154和156设置在第一至第四半导体芯片C1、C2、C3和C4之间，所以第一模层162可以围绕第一至第三绝缘层152、154和156的侧表面。在一些实施方式中，第一模层162可以由EMC形成。
参考图21，第一半导体晶片W1可以沿第一划线道SL1(见图20)被切割成半导体封装1，每个半导体封装1包括第一至第四半导体芯片C1、C2、C3和C4的。
每个半导体封装1可以包括包含第一贯通电极120的第一半导体芯片C1、堆叠在第一半导体芯片C1上且第一绝缘层152在其间并且包括第二贯通电极220的第二半导体芯片C2、堆叠在第二半导体芯片C2上且第二绝缘层154在其间并且包括第三贯通电极320的第三半导体芯片C3、以及堆叠在第三半导体芯片C3上且第三绝缘层156在其间的第四半导体芯片C4。
第二至第四半导体芯片C2、C3和C4的每个的水平横截面积可以小于第一半导体芯片C1的水平横截面积。第一模层162可以形成在第一半导体芯片C1的一部分上以围绕第二至第四半导体芯片C2、C3和C4的侧表面。因为第一模层162形成在第一半导体芯片C1的一部分上以围绕第二至第四半导体芯片C2、C3和C4的侧表面，所以设置在第一半导体芯片C1的底表面上的第一连接凸块140可以不接触第一模层162。
根据制造半导体封装1的方法，第二至第四半导体芯片C2、C3和C4顺序堆叠在第一半导体晶片W1上，并且热压或回流第二至第四半导体芯片C2、C3和C4的工艺被重复地执行多次。因此，可以对设置在第一至第四半导体芯片C1、C2、C3和C4之间的第二至第四连接凸块240、340和440执行多个高温工艺。
一般而言，当半导体封装暴露于高温环境时，金属间化合物可以形成在连接凸块的焊料层与连接焊盘之间或连接凸块的柱层与焊料层之间，并且过量的金属间化合物可以在多个高温工艺中形成。例如，当过量的金属间化合物形成时，焊料层可以被消耗且孔隙可以形成在焊料层中。此外，因为金属间化合物具有高脆性，所以裂纹可以由于来自半导体封装外部的机械碰撞而容易地形成在金属间化合物中。因此，当过量的金属间化合物形成时，半导体封装的可靠性会降低。
然而，根据半导体封装1，因为作为芯片间连接凸块的第二至第四连接凸块240、340和440的第二至第四柱结构242、342和442的每个包括具有相对优良的高温性质的材料，所以即使执行多个高温工艺，也可以防止形成过量的金属间化合物。
此外，作为基板-芯片连接凸块的第一连接凸块140的第一柱结构142可以安装在下面的基板(未示出)或内插器(未示出)上。翘起可以在回流工艺或模制工艺中容易地发生在下面的基板或内插器中。第一柱结构142可以包括具有比第二柱结构242中包括的材料的杨氏模量低的杨氏模量的材料。因此，即使翘起发生在下面的基板或内插器中，因为第一柱结构142具有相对大的弹性，所以也可以防止裂纹形成在第一柱层144与第一焊料层148之间的界面中。
总之，因为作为芯片间连接凸块的第二至第四连接凸块240、340和440的每个包括具有优良的高温性质的材料，所以可以防止在多个高温工艺期间形成孔隙。因为作为基板-芯片连接凸块的第一连接凸块140包括具有低杨氏模量的材料，所以即使在下面的基板或内插器中发生翘起，也可以确保优良的粘附性质。因此，半导体封装1可以具有高粘附可靠性。
虽然已经关于本发明构思的实施方式具体地显示和描述了本发明构思，但是将理解，可以在其中进行形式和细节中的各种变化而不脱离权利要求的范围。
本申请要求享有2016年5月17日在韩国知识产权局提交的第10-2016-0060362号韩国专利申请的权益，其公开通过引用整体合并于此。

Claims (17)

1.一种半导体封装，包括：
第一半导体芯片，包括多个第一贯通电极；
多个第一顶部接触焊盘，附接到所述第一半导体芯片的顶表面并且分别连接到所述多个第一贯通电极；
多个第二半导体芯片，堆叠在所述第一半导体芯片的所述顶表面上，所述多个第二半导体芯片中的至少一个包括第二贯通电极；
多个第一连接凸块，附接到所述第一半导体芯片的底表面，所述多个第一连接凸块中的每个包括第一柱结构和第一焊料层；以及
多个第二连接凸块，位于所述第一半导体芯片和最下面的第二半导体芯片之间以及所述多个第二半导体芯片当中相邻的两个第二半导体芯片之间，多个第二连接凸块中的每个包括第二柱结构和第二焊料层，
其中，所述第一柱结构包括顺序堆叠在所述第一半导体芯片的所述底表面上的第一柱层和扩散阻挡层，所述扩散阻挡层包括镍(Ni)，
其中所述多个第一顶部接触焊盘以阵列形式位于所述半导体封装的中心区域中，
其中所述第一焊料层包括锡(Sn)和铜(Cu)，而所述第二焊料层包括锡(Sn)，
其中所述第一连接凸块的高度高于所述第二连接凸块的高度，
其中所述多个第一连接凸块的第一高度在15μm和60μm的范围内，并且大于所述多个第二连接凸块的第二高度，所述第一高度和所述第二高度在垂直于所述第一半导体芯片的所述顶表面的方向上被测量，以及
其中，所述第一柱层在平行于所述第一半导体芯片的所述顶表面的第一方向上具有第一宽度，所述扩散阻挡层在所述第一方向上具有第二宽度，并且所述第二宽度大于所述第一宽度。
2.根据权利要求1所述的半导体封装，其中，所述第一柱层的所述第一宽度在20μm至40μm的范围内，并且所述扩散阻挡层的所述第二宽度在20μm至45μm的范围内。
3.根据权利要求1所述的半导体封装，其中，所述第一柱结构包括Cu。
4.根据权利要求1所述的半导体封装，其中，所述第二柱结构包括Cu。
5.根据权利要求1所述的半导体封装，其中，所述多个第一贯通电极中的第一贯通电极连接到所述多个第一连接凸块之一以及连接到所述多个第二连接凸块之一。
6.根据权利要求1所述的半导体封装，还包括：
围绕所述多个第二半导体芯片的侧表面和多个第二连接凸块的侧表面的第一模制构件，所述第一模制构件不与所述第一半导体芯片或所述多个第一连接凸块的底表面接触。
7.根据权利要求1所述的半导体封装，还包括：
基板，其中所述第一半导体芯片设置在所述基板上，
其中所述第一焊料层设置在所述基板上。
8.根据权利要求7所述的半导体封装，其中，
所述基板是内插器或印刷电路板(PCB)，
所述基板包括外部连接端子，以及
所述外部连接端子在所述第一方向上的宽度大于50μm。
9.一种半导体封装，包括：
第一半导体芯片，包括多个第一贯通电极；
多个第一顶部接触焊盘，附接到所述第一半导体芯片的顶表面并且分别连接到所述多个第一贯通电极；
多个第二半导体芯片，堆叠在所述第一半导体芯片的所述顶表面上，所述多个第二半导体芯片中的至少一个包括第二贯通电极；
多个第一连接凸块，附接到所述第一半导体芯片的底表面，所述多个第一连接凸块中的每个包括第一柱结构和第一焊料层；以及
多个第二连接凸块，位于所述第一半导体芯片和最下面的第二半导体芯片之间以及所述多个第二半导体芯片当中相邻的两个第二半导体芯片之间，所述多个第二连接凸块中的每个包括第二柱结构和第二焊料层，
其中，所述第一柱结构包括顺序堆叠在所述第一半导体芯片的所述底表面上的第一柱层和扩散阻挡层，所述扩散阻挡层包括镍(Ni)，
其中，所述多个第一顶部接触焊盘以阵列形式位于所述半导体封装的中心区域中，
其中所述第一焊料层包括锡(Sn)和铜(Cu)，而所述第二焊料层包括锡(Sn)，
其中，所述第一连接凸块的高度高于所述第二连接凸块的高度，
其中，所述第一柱层在平行于所述第一半导体芯片的所述顶表面的第一方向上具有第一宽度，所述扩散阻挡层在所述第一方向上具有第二宽度，并且所述第二宽度大于所述第一宽度。
10.根据权利要求9所述的半导体封装，其中，所述第一柱层的所述第一宽度在20μm至40μm的范围内，并且所述扩散阻挡层的所述第二宽度在20μm至45μm的范围内。
11.根据权利要求10所述的半导体封装，其中，所述多个第一连接凸块的第一高度在15μm至60μm的范围内，并且大于所述多个第二连接凸块的第二高度，所述第一高度和所述第二高度在垂直于所述第一半导体芯片的所述顶表面的方向上被测量。
12.根据权利要求9所述的半导体封装，其中，所述第一柱结构包括Cu。
13.根据权利要求9所述的半导体封装，其中，所述第二柱结构包括Cu。
14.根据权利要求9所述的半导体封装，其中，所述多个第一贯通电极中的第一贯通电极连接到所述多个第一连接凸块中的一个以及连接到所述多个第二连接凸块中的一个。
15.根据权利要求9所述的半导体封装，还包括：
围绕所述多个第二半导体芯片的侧表面和所述多个第二连接凸块的侧表面的第一模制构件，所述第一模制构件不与所述第一半导体芯片或所述多个第一连接凸块的底表面接触。
16.根据权利要求9所述的半导体封装，还包括：
基板，其中所述第一半导体芯片设置在所述基板上，
其中所述第一焊料层设置在所述基板上。
17.根据权利要求16所述的半导体封装，其中，
所述基板是内插器或印刷电路板(PCB)，
所述基板包括外部连接端子，以及
所述外部连接端子在所述第一方向上的宽度大于50μm。
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