CN103872000A - 用于半导体封装件的凸块结构 - Google Patents

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Abstract

一种封装结构包括通过将位于第一衬底上的金属柱连接至位于第二衬底上的连接件从而将第一衬底接合至第二衬底。在位于第一衬底的第一区上的金属焊盘上方形成第一金属柱并且第一金属柱电连接至金属焊盘，并且在第一衬底的第二区中的钝化层上方形成第二金属柱。在金属柱和第一连接件之间形成第一焊接区，并且在第二金属柱和第二连接件之间形成第二焊接区。第一金属柱的横向尺寸大于第二金属柱的横向尺寸。本发明还提供了一种用于半导体封装件的凸块结构。

Description

用于半导体封装件的凸块结构
相关申请的交叉参考
本申请要求于2012年12月14日提交的序列号为61/737,559、名称为“Bump Structures for Semiconductor Package”的美国临时申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种用于半导体封装件的凸块结构。
背景技术
半导体封装使用凸块在芯片的输入/输出（I/O）焊盘和衬底之间建立电接触。在结构上，凸块结构包括凸块和位于凸块和I/O焊盘之间的所谓的凸块下金属（UBM）。根据材料和形状，凸块本身被分为焊球、柱凸块和具有混合金属的金属凸块。近来，柱凸块代替焊球使用在电子部件中以实现具有最小凸块桥接可能性的细节距并且降低用于电路的电容负载以及允许在较高频率下运行电子部件。焊料合金对于覆盖凸块结构和连接电子部件仍然是必要的。如果应用适当，考虑到节距就可以将柱凸块放置在芯片上的几乎任何位置。此外，可以增加多余的凸块用于对称、机械稳定性、额外的热布置或者优化互连件以降低电感和提高速度。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种封装结构，包括：接合至第二衬底的第一衬底，其中，所述第一衬底包括：金属焊盘，位于所述第一衬底的第一区上方；有源凸块结构，位于所述金属焊盘上方并且包括第一横向尺寸（W1）的第一金属柱；钝化层，位于所述第一衬底的第二区上方；和伪凸块结构，位于所述第二区中的钝化层上方并且包括第二横向尺寸（W2）的第二金属柱；所述第二衬底包括：第一连接件，具有第三横向尺寸（W3）；和第二连接件，具有第四横向尺寸（W4）；并且其中，所述第一金属柱焊接至所述第一连接件，所述第二金属柱焊接至所述第二连接件，并且所述W1大于所述W2。
在所述封装结构中，所述W3等于所述W4。
在所述封装结构中，所述W1大于或等于所述W3。
在所述封装结构中，所述W3大于所述W2。
在所述封装结构中，所述W3大于所述W4。
在所述封装结构中，所述W1等于所述W3。
在所述封装结构中，所述W2等于所述W4。
在所述封装结构中，所述W4大于所述W3。
在所述封装结构中，所述W1等于所述W3。
在所述封装结构中，所述W2等于所述W3。
在所述封装结构中，所述第一衬底包括半导体衬底，并且所述第二金属柱包括铜柱。
在所述封装结构中，所述第一连接件包括铜柱，并且所述第二连接件包括铜柱。
在所述封装结构中，进一步包括：导电通孔，穿过所述第二衬底并且电连接至所述第一连接件。
根据本发明的另一方面，提供了一种封装结构，包括：第一衬底，具有第一区和第二区，并且包括位于所述第一区中的所述第一衬底上方的金属焊盘、位于所述金属焊盘上方并且电连接至所述金属焊盘的具有第一横向尺寸（W1）的第一金属柱、位于所述第二区中的所述第一衬底上方的钝化层和位于所述第二区中的所述钝化层上方的具有第二横向尺寸（W2）的第二金属柱；以及第二衬底，具有第一面和与所述第一面相对的第二面，并且在所述第一面上包括具有第三尺寸（W3）的第一连接件和具有第四横向尺寸（W4）的第二连接件，其中，所述第一衬底接合至所述第二衬底的所述第一面，在所述第一金属柱和所述第一连接件之间形成第一焊接区，并且在所述第二金属柱和所述第二连接件之间形成第二焊接区；并且其中，所述横向尺寸W1、W2、W3和W4满足下式：W1=W2，并且W3＞W1。
在所述封装结构中，所述横向尺寸W1、W2、W3和W4满足下式：W3＞W4＞W1。
在所述封装结构中，所述横向尺寸W1、W2、W3和W4满足下式：W3=W4。
在所述封装结构中，进一步包括：导电通孔，穿过所述第二衬底并且电连接至所述第一连接件。
根据本发明的又一方面，提供了一种在半导体衬底的第一区和第二区上形成凸块结构的方法，包括：在所述半导体衬底的所述第一区上方形成金属焊盘；在所述金属焊盘和所述第一区和所述第二区中的所述半导体衬底上方形成钝化层；图案化所述钝化层以暴露所述金属焊盘的一部分；在所述钝化层和所述金属焊盘的暴露部分上形成凸块下金属（UBM）层；在所述金属焊盘的所述暴露部分上方的所述UBM层上形成第一金属柱；以及在所述第二区中的所述钝化层上方的所述UBM层上形成第二金属柱；其中，所述第一金属柱的横向尺寸大于所述第二金属柱的横向尺寸。
在所述方法中，进一步包括：在所述第一金属柱上方形成第一焊料覆盖层；以及在所述第二金属柱上方形成第二焊料覆盖层。
附图说明
图1是根据一些实施例具有多个凸块结构的半导体芯片的平面图；
图2是根据一些实施例沿图1的线I-I获得的位于半导体芯片上的凸块结构的截面图；
图3A至图3E是根据一个实施例处于制造凸块结构的中间阶段的截面图；
图4至图9是根据一些实施例封装结构中的凸块结构的截面图。
具体实施方式
应该理解，为了实施不同实施例的不同部件，本发明提供了许多不同的实施例或实例。以下描述部件和布置的具体实例以简化本发明。然而，本发明可以以许多不同的形式应用并且不应该解释为限制本文所列举的实施例；相反，提供这些实施例是为了使得本说明书更加深入和完整，从而将本发明完全传达给本领域技术人员。然而，可以在没有这些具体细节的情况下实施一个或多个实施例，这是显而易见的。
为清楚起见，可以增大附图中层和区的厚度和宽度。附图中相似的参考编号表示相似的元件。实际上，附图中示出的元件和区是示意图，因而附图中示出的相对尺寸和间隔不打算限制本发明的范围。
图1是根据一些实施例的具有多个凸块结构的半导体芯片的平面图。图2是根据一些实施例沿图1的线I-I获得的位于半导体芯片上的凸块结构的截面图。
如图1所述，半导体芯片100包括至少第一区110和第二区120，其中在第一区110上形成多个第一凸块结构28A，并且在第二区120上形成多个第二凸块结构28D。在一个实施例中，第一区110位于芯片100的中心区域，并且第二区120位于芯片100的外围区域。在一些实施例中，第一凸块结构28A和第二凸块结构28D是柱凸块结构。在一个实施例中，凸块结构28A或28D的主视图轮廓是正方形，根据一些实施例凸块结构28A或28D的主视图轮廓可以是圆形、矩形、椭圆形、八角形等。第一凸块结构28A在第一区110中呈现第一凸块密度，并且第二凸块结构28D在第二区120中呈现第二凸块密度。在一个实施例中，第一凸块密度不同于第二凸块密度，但是在一些实施例中第一凸块密度可以与第二凸块密度相同。在一些实施例中，如图1所述，第一区110小于第二区120，并且第一凸块密度大于第二凸块密度。作为半导体芯片100的实例，采用逻辑芯片或存储芯片。在一个实施例中，第一区110是有源区，其上的第一凸块结构28A充当有源凸块例如信号凸块，并且第二区120是虚拟区，其上的第二凸块结构28D在芯片100和任何其他衬底之间不提供电连接的情况下表示为伪凸块。
参考图2，半导体芯片100包括第一衬底10，位于第一衬底10上的金属焊盘16，以及位于第一衬底10和金属焊盘16上方的钝化层18。半导体芯片100还包括位于第一区110上的第一凸块结构28A和位于第二区120上方的第二凸块结构28D。第一凸块结构28A通过通过钝化层18中的开口18a电连接至金属焊盘16，并且第二凸块结构28D（没有电连接至金属焊盘16）设置在钝化层18上。在一些实施例中，第一衬底10包括半导体衬底，位于半导体衬底中和/或上的集成电路器件，以及位于器件和半导体衬底上方的互连结构。在半导体集成电路制造中使用第一衬底10，并且可以在其中和/或其上形成集成电路。形成在半导体衬底中和/或上的集成电路器件可以包括晶体管（例如，金属氧化物半导体场效应晶体管（MOSFET））、互补金属氧化物半导体（CMOS）晶体管、双极面结型晶体管（BJT）、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管（PFETs/NFETs）等）、电阻器、二极管、电容器、电感器、熔丝和其他合适的元件。互连微电子元件以形成集成电路器件，诸如逻辑器件、存储器件（例如，静态随机存取存储器或SRAM）、射频（RF）器件、输入/输出（I/O）器件、芯片上系统（SoC）器件、它们的组合和其他合适类型的器件。互连结构包括层间介电层和位于集成电路器件上方的金属层。层间介电层包括低k介电材料、无掺杂硅酸盐玻璃（USG）、氮化硅、氮氧化硅或者其他通常使用的其他材料。低k介电材料的介电常数（k值）可以是小于约3.9，或者小于约2.8。金属层可以由例如铜（Cu）、铝（Al）、AlCu、铜合金或者其他非固定的导电材料。
金属焊盘16是形成在第一衬底10上的金属层。在一个实施例中，在半导体芯片100的第一区110中形成金属焊盘16。在一些实施例中，可以在第一区110和第二区120上形成金属焊盘16。用于金属焊盘16的合适的材料可以包括但不限于例如Cu、Al、AlCu、铜合金或其他非固定的导电材料。金属焊盘16提供了电连接，基于该电连接形成第一凸块结构28A用于后续的工艺步骤中的外部连接。
钝化层18形成在第一衬底10上并且覆盖金属焊盘16的一部分，通过钝化层18中的开口18a暴露金属焊盘16的一部分。在一些实施例中，钝化层18包括介电层、聚合物层或者它们的组合。钝化层18可以是单层或层压层，并且钝化层18可以具有位于金属焊盘16上的一个开口或多个开口。图2中，示出具有单个开口18a的钝化层18的单层仅用于说明的目的。同样，其他实施例可以包括由位于金属焊盘上方的任意数目的开口形成的任意个钝化层。
在形成钝化层18之后形成凸块结构28A和28D。在一些实施例中，在第一区110内的金属焊盘16的暴露部分上形成第一凸块结构28A，并且在第二区120内的钝化层18上形成第二凸块结构28D。在至少一个实施例中，凸块结构28A和28D由柱凸块形成。柱凸块由导电材料形成。在一些实施例中，柱凸块包括凸块下金属（UBM）层，金属柱和至少一层覆盖层。金属柱可以包括铜（Cu）、Cu合金、金（Au）、Au合金等。覆盖层可以包括镍（Ni）、焊料、Au、钯（Pd）或者任何其他的贵金属。
在第一区110上，第一凸块结构28A具有第一横向尺寸W1（还指第一凸块结构的直径或宽度）。在第二区120上，第二凸块结构28D具有第二横向尺寸W2（还指第二凸块结构的直径或宽度）。在一个实施例中，第一凸块结构28A的第一横向尺寸W1在整个第一区110是相同的，并且第二凸块结构28D的第二横向尺寸W2在整个第二区120是相同的。在一些实施例中，W1介于约20μm和约30μm之间，或者介于约20μm和约15μm之间。在一些实施例中，W2是介于约20μm和约30μm之间，或者介于约20μm和约15μm之间。在一个实施例中，第一横向尺寸W1不同于第二横向尺寸W2。例如，W1和W2的差是介于约1μm和约10μm之间。根据一些实施例，第一横向尺寸W1大于第二横向尺寸W2。例如，0.84≤W2/W1＜1,或者0＜W2/W1≤0.84,或者W1-W2≤5μm。此外，第一凸块结构28A具有从第一凸块结构28A的底面28AB至第一凸块结构28A的顶面28AT测量所得的第一凸块高度HA。同样，第二凸块结构28D具有从第二凸块结构28D的底面28DB至第二凸块结构28D的顶面28DT测量所得的第二凸块高度HD。第二凸块结构28D设置在具有厚度T18的钝化层18上。在一些实施例中，厚度T18大于约3μm。例如，T18是介于约5μm和约20μm之间。在一些实施例中，第一凸块高度HA大于或者等于第二凸块高度HD。在一个实施例中，HA＞HD,并且0＜W2/W1≤0.84。在一个实施例中，HA=HD,并且0.84≤W2/W1≤1。
根据一些实施例，为缩小或消除两个凸块结构的顶面之间的差距（gap），良好地控制凸块高度HA和HD以使得第一凸块结构28A的顶面28AT与第二凸块结构28D的顶面28DT基本上齐平。例如，可以将顶面28AT和顶面28DT之间的间隙控制在约0至约5μm的范围，约0至约3μm的范围或者约0至约1μm的范围。顶面28AT和顶面28DT之间的最小间隙使得控制用于具有接合至另一衬底的芯片100的封装结构的间隔（standoff）是可能的。示例性的封装结构包括位于具有凸块结构的封装衬底上的芯片、位于具有凸块结构的晶圆上的芯片或者位于具有凸块结构的另一芯片上的芯片。通过调整芯片100内凸块结构28A和28D的横向尺寸W1和W2，凸块结构的沉积速率效应可以控制凸块高度分布的共面性，从而使得芯片100和其他衬底之间的间隔变化最小或者更加均匀并且改善了封装结构中分散底部填充的质量。这可以减少由凸块桥接引起的组装风险和冷焊问题。在一些实施例中，用于提供共面凸块结构的机制可以应用到在芯片内不同的区域上具有不同关键尺寸的凸块结构的制造中。
图3A至图3E是根据一个实施例处于制造凸块结构的中间阶段的截面图。除非另有指明，这些实施例中的参考编号表示的元件与图1-图2中示出的实施例中的元件类似。
参考图3A，在包括多个芯片区的晶圆级形式衬底10W上形成金属焊盘16和钝化层18。在一个实施例中，每一芯片区都包括第一区110和第二区120。在第一区110上方形成金属焊盘16。在衬底10W上形成钝化层18以覆盖金属焊盘16的部分。在一些实施例中，形成钝化层18包括在衬底10W上方顺利地形成至少一层介电层和至少一层聚合物层，然后在钝化层18的堆叠件中形成开口18a从而暴露金属焊盘16的一部分。在一些实施例中，钝化层18包括通过诸如CVD、PVD等任何合适的方法由无掺杂硅酸盐玻璃（USG）、氮化硅、氧化硅、氮氧化硅或无孔的材料形成的介电层。在一些实施例中，钝化层18包括由环氧树脂、聚酰亚胺、苯并环丁烯（BCB）、聚苯并恶唑（PBO）等形成的聚合物层，但是也可以使用其他相对软的通常为有机的介电材料。
参考图3B，在图3A示出的结构上形成凸块下金属（UBM）层20。UBM层覆盖钝化层18和金属焊盘16的暴露部分。在至少一个实施例中，UBM层20包括扩散阻挡层（未示出），其由钛、钽、氮化钛、氮化钽等形成。在一些实施例中，UBM层20进一步包括形成在扩散阻挡层上的晶种层（未示出）。晶种层可以由铜、含银、铬、镍、锡、金或它们的组合的铜合金形成。之后，在UBM层20上形成掩模层14，然后图案化掩模层14以形成分别暴露UBM层20的连接部分20C和接合部分20L的开口14a和14b。在一些实施例中，连接部分20C位于第一区110内的金属焊盘16上方，并且接合部分20L位于第二区120内的钝化层18上方。掩模层14可以是通过光刻工艺图案化的光刻胶层。
参考图3C，在开口14a中形成第一金属堆叠件M1以电连接UBM层20的连接部分20C，并且在开口14b中形成第二金属堆叠件M2以电连接UBM层20的接合部分20L。
在一个实施例中，第一金属堆叠件M1包括第一金属柱22A和第一焊料覆盖层26A。在至少一个实施例中，第一金属柱22A旨在包括含有基本纯的元素铜、含有不可避免的杂质的铜以及含有少量元素（诸如钽、铟、锡、锌、锰、铬、钛、锗、锶、铂、镁、铝、钴或锆）的铜合金的层。在至少一个示例性实施例中，第一金属柱22A的厚度小于约20μm。在另一示例性实施例中，第一金属柱22A的厚度是约1μm至约20μm，但是厚度可以更大或更小。根据一些实施例，第一金属柱22A的横向尺寸基本上等于W1。在第一金属柱22A上方形成第一焊料覆盖层26A。在一些实施例中，第一焊料覆盖层26A是通过电镀方法由无铅焊料材料形成，诸如Sn、SnAg、Sn-Pb、SnAgCu（Cu重量百分比小于或等于约0.5%）、SnAgZn、SnZn、SnBi-In、Sn-In、Sn-Au、SnPb、SnCu、SnZnIn、SnAgSb以及其他同样合适的材料。在至少一个实施例中，第一焊料覆盖层26A是由可控的量形成。在一个实施例中，第一焊料覆盖层26A形成小于约10μm的厚度。在另一实施例中，厚度小于或等于约7μm。在至少另一个实施例中，厚度控制在介于约2μm和约7μm的范围。
类似地，第二金属堆叠件M2包括第二金属柱22D和第二焊料覆盖层26D。在至少一个实施例中，第二金属柱22D包括含有基本纯的元素铜、含有不可避免的杂质的铜以及含有少量元素（诸如钽、铟、锡、锌、锰、铬、钛、锗、锶、铂、镁、铝或锆）的铜合金的层。在一个示例性实施例中，第二金属柱22D的厚度小于或等于第一金属柱22A的厚度。根据一些实施例，第二金属柱22D的横向尺寸基本上等于W2。在第二金属柱22D上方形成第二焊料覆盖层26D。在一些实施例中，第二焊料覆盖层26D是通过电镀方法由无铅焊料材料形成，诸如Sn、SnAg、Sn-Pb、SnAgCu（Cu重量百分比小于0.3%）、SnAgZn、SnZn、SnBi-In、Sn-In、Sn-Au、SnPb、SnCu、SnZnIn、SnAgSb以及其他同样合适的材料。在一个实施例中，第二焊料覆盖层26D的厚度与第一焊料覆盖层26A的厚度相同。
参考图3D，去除掩模层14，并且使用金属堆叠件M1和M2作为硬掩膜蚀刻UBM层20的暴露部分。因此，UBM层20位于第一金属柱22A下面的剩余部分被称为第一UBM层20A，并且UBM层20位于第二金属柱22D下面的剩余部分被称为第二UBM层20D。包括第一UBM层20A、第一金属柱22A和第一焊料覆盖层26A的堆叠件被称为第一凸块结构28A（如图2所示）。包括第二UBM层20D、第二金属柱22D和第二焊料覆盖层26D的堆叠件被称为第二凸块结构28D（如图2所示）。
在一些实施例中，可以在金属柱和焊料覆盖层之间形成金属覆盖层，从而产生三层金属堆叠件。参考图3E，在第一金属柱22A和第一焊料覆盖层26A之间形成第一金属覆盖层24A，并且在第二金属柱22D和第二焊料覆盖层26D之间形成第二金属覆盖层24D，从而形成金属堆叠件M1和M2。金属覆盖层24A或24D可以充当阻挡层以防止金属柱22A或22D中的铜扩散到接合材料（诸如焊料合金）中，其用于将第一衬底10连接至外部部件。铜扩散的阻止增强了电子封装件的可靠性和接合强度。在一些实施例中，金属覆盖层24A和/或24D是金属层，其可以包括镍、锡、锡铅（SnPb）、金（Au）、银（Ag）、钯（Pd）、铟（In）、铂（Pt）、镍钯金（NiPdAu）、镍金（NiAu）、其他类似的材料或合金。在一个实施例中，金属覆盖层24A或24D的厚度小于约5μm。在其他实施例中，厚度是介于约0.5μm至约3μm之间。
接下来，根据一些实施例，切割包含若干个芯片区的晶圆形式衬底10W并且使它们相互分开以形成单独的芯片100（如图2所示）。然后可以将芯片100接合至另一衬底以形成封装结构。
图4描述了根据一些实施例具有接合在第二衬底200A上的芯片100的封装结构300A的截面图。
第二衬底200A可以是半导体晶圆、半导体晶圆的一部分、半导体芯片、封装衬底或电路板。在一些实施例中，第二衬底200A包括硅、砷化镓、绝缘体上硅、玻璃、陶瓷、塑料、有机材料、胶带膜或其他支撑材料。在一些实施例中，第二衬底200A还包括诸如电阻器、电容器、电感器等的无源器件，或者诸如晶体管的有源器件。在一些实施例中，在第二衬底200A中形成通孔202（如图4所示）。根据一些实施例，通孔202可以由铜、铜合金或者其他导电材料形成。在一个实施例中，第二衬底200A充当中介层用于将至少一个集成电路芯片互连至另一芯片、晶圆或衬底。在一些实施例中，在第二衬底200A的第一面200S1上形成多个第一接触焊盘204，形成第一介电层206以覆盖第一接触焊盘204的部分，并且在第一接触焊盘204的暴露部分上分别形成或接合多个连接件208A和208B。根据一些实施例，连接件208A和208B可以由具有相同材料和相同横向尺寸的金属堆叠件形成。在一个实施例中，连接件208A或208B还包括由铜或铜合金形成的金属柱。在一些实施例中，连接件208A或208B还包括由镍、金或焊料形成在金属柱上的至少一层金属覆盖层。在一些实施例中，在与第二衬底200A的第一面200S1相对的第二面200S2上形成多个第二接触焊盘210，并且形成第二介电层212以覆盖第二接触焊盘210的部分。可以在第二接触焊盘210的暴露部分上分别设置诸如焊球的多个连接件（未示出）用于在第二衬底200A和下面的衬底（未示出）之间形成连接。在一些实施例中，第一连接件208A可以通过通孔202电连接至第二接触焊盘210。第一连接件208A具有第三横向尺寸W3（还指第一连接件的直径或宽度），并且第二连接件208B具有第四横向尺寸W4（还指第二连接件的直径或宽度）。在一些实施例中，W3是介于约20μm和约30μm之间，并且W4是介于约20μm和约30μm之间。此外，第一连接件208A具有凸块高度H1，并且第二连接件208D具有凸块高度H2。在一个实施例中，W3基本上等于W4，并且H1基本上等于H2。
封装结构300A示出通过将第一衬底10上的凸块结构28A和28D连接至第二衬底200上的连接件208A和208B来将芯片100接合至第二衬底200。在一个实施例中，第一凸块结构28A物理连接至第一连接件208A，并且第二凸块结构28D物理连接至第二连接件208B。例如，通过焊料回流工艺，在第一凸块结构28A和第一连接件208A之间形成第一焊接区302，并且在第二凸块结构28D和第二连接件208D之间形成第二焊接区304。可以根据第一焊料覆盖层26A的体积和第一连接件208A上的焊料的体积来改变第一焊接区302的厚度，并且可以根据第二焊料覆盖层26D的体积和第二连接件208B上的焊料的体积来改变第二焊接区304的厚度。在一些实施例中，凸块结构28A和28D的的横向尺寸W1、W2以及连接件208A和208B的横向尺寸W3、W4满足下式：W1≥W3＞W2，或者W1≥W4＞W2。
第一衬底10和第二衬底200之间的间距被称为“间隔（standoff）”。在一些实施例中，应用底部填充材料以填充第一衬底10和第二衬底200A之间的空隙用于阻止焊接区中的开裂。通过控制凸块结构28A和28D以及连接件208A和208B的横向尺寸W1、W2、W3和W4，可以使芯片100A和衬底200A之间的间隔变化最小，从而使得间隔更加均匀并且底部填充形成工艺是可控的和可重复的。
可以更改横向尺寸W1、W2、W3和W4之间的关系以进一步使间隔的变化最小。图5-9是根据一些实施例具有接合至第二衬底的半导体芯片的封装结构的截面图。除非另有指明，这些实施例中的参考编号表示的元件与图1-4示出的实施例中的元件类似。
图5是根据一些实施例具有接合至第二衬底200B的半导体芯片100的封装结构300B的截面图。在第二衬底200B上，更改连接件208A和208B的横向尺寸和高度以满足下式：W3＞W4并且H1≥H2。在封装结构300B中，凸块结构28A和28D以及连接件208A和208B的横向尺寸W1、W2、W3和W4满足下式：W1≥W3＞W2,W3＞W4，并且W2=W4。
图6是根据一些实施例具有接合至另一第二衬底200C的半导体芯片100的封装结构300C的截面图。在第二衬底200C上，更改连接件208A和208B的横向尺寸和高度以满足下式：W4＞W3并且H2≥H1。在封装结构300C中，凸块结构28A和28D以及连接件208A和208B的横向尺寸W1、W2、W3和W4满足下式：W4≥W1＞W2并且W1≥W3＞W2。
图7是根据一些实施例具有接合至另一第二衬底200D的半导体芯片100的封装结构300D的截面图。在封装结构300D中，更改凸块结构28A和28D以及连接件208A和208B的横向尺寸W1、W2、W3和W4以满足下式：W1＞W3，并且W1=W4，并且W3=W2。
图8是根据一些实施例具有接合至又一第二衬底200E的半导体芯片100的封装结构300E的截面图。在封装结构300E中，更改凸块结构28A和28D以及连接件208A和208B的横向尺寸W1、W2、W3和W4以满足下式：W3＞W4,并且W4=W1=W2。
图9是根据一些实施例具有接合至另一第二衬底200F的半导体芯片100的封装结构300F的截面图。在封装结构300F中，更改凸块结构28A和28D以及连接件208A和208B的横向尺寸W1、W2、W3和W4以满足下式：W3＞W1,W4＞W1,W3=W4,并且W1=W2。
根据一些实施例，一种封装结构包括接合至第二衬底的第一衬底。第一衬底具有第一区和第二区，并且包括位于第一区中的第一衬底上方的金属焊盘、位于金属焊盘上方的第一金属柱、位于第二区中的第一衬底上方的钝化层以及位于第二区中的钝化层上方的第二金属柱。第二衬底包括第一连接件和第二连接件。第一衬底接合至第二衬底，其中在第一金属柱和第一连接件之间形成第一焊接区并且在第二金属柱和第二连接件之间形成第二焊接区。第一金属柱的横向尺寸大于第二金属柱的横向尺寸。
根据一些实施例，一种封装结构包括接合至第二衬底的第一衬底。第一衬底包括位于第一衬底的第一区上方的金属焊盘、位于金属焊盘上方的有源凸块结构，其中有源凸块结构包括第一横向尺寸（W1）的第一金属柱，位于第一衬底的第二区上方的钝化层以及位于第二区的钝化层上方的伪凸块结构，其中伪凸块结构包括第二横向尺寸（W2）的第二金属柱。第二衬底包括第三横向尺寸（W3）的第一连接件和第四横向尺寸（W4）的第二连接件。第一金属柱焊接至第一连接件，第二金属柱焊接至第二连接件，并且W1大于W2。
根据一些实施例，一种封装结构包括接合至第二衬底的第一衬底。第一衬底具有第一区和第二区，并且包括位于第一区中的第一衬底上方的金属焊盘、位于金属焊盘上方并且电连接至金属焊盘的第一金属柱（具有第一横向尺寸W1）、位于第二区中的第一衬底上方的钝化层以及位于第二区中的钝化层上方的第二金属柱（具有第二横向尺寸W2）。第二衬底具有第一面和与第一面相对的第二面，并且包括位于第一面上具有第三尺寸（W3）的第一连接件和具有第四横向尺寸（W4）的第二连接件。第一衬底接合至第二衬底的第一面，其中在第一金属柱和第一连接件之间形成第一焊接区，并且在第二金属柱和第二连接件之间形成第二焊接区。横向尺寸W1、W2、W3和W4满足下式：W1=W2,并且W3＞W1。
根据一些实施例，一种在半导体衬底的第一区和第二区上形成凸块结构的方法，包括：在半导体衬底的第一区上方形成金属焊盘；在金属焊盘和半导体衬底上方形成钝化层；图案化钝化层以暴露金属焊盘的一部分；在钝化层和金属焊盘的暴露部分上形成凸块下金属（UBM）层；在位于金属焊盘的暴露部分上方的UBM层上形成第一金属柱；以及在位于第二区内的钝化层上方的UBM层上形成第二金属柱。第一金属柱的横向尺寸大于第二金属柱的横向尺寸。
虽然参考示例性实施例具体地示出和描述了本发明，但本领域技术人员应该认识到可以存在本发明的许多实施例变种。尽管详细地描述了实施例和它们的部件，但是应该理解可以在不背离实施例的精神和范围内作出各种更改、替代或修改。
以上方法实施例示出示例性步骤，但是不必以示出的顺序实施。根据本发明的实施例的精神和范围，视情况可以添加步骤、取代、更改顺序和/或排除步骤。结合不同的权利要求和/或不同的实施例的实施例仍在本发明的范围内，并且在阅读本发明后这对于本领域技术人员是显而易见的。

Claims (10)

1.一种封装结构，包括：接合至第二衬底的第一衬底，其中，所述第一衬底包括：
金属焊盘，位于所述第一衬底的第一区上方；
有源凸块结构，位于所述金属焊盘上方并且包括第一横向尺寸（W1）的第一金属柱；
钝化层，位于所述第一衬底的第二区上方；和
伪凸块结构，位于所述第二区中的钝化层上方并且包括第二横向尺寸（W2）的第二金属柱；
所述第二衬底包括：
第一连接件，具有第三横向尺寸（W3）；和
第二连接件，具有第四横向尺寸（W4）；并且
其中，所述第一金属柱焊接至所述第一连接件，所述第二金属柱焊接至所述第二连接件，并且所述W1大于所述W2。
2.根据权利要求1所述的封装结构，其中，所述W3等于所述W4。
3.根据权利要求2所述的封装结构，其中，所述W1大于或等于所述W3。
4.根据权利要求2所述的封装结构，其中，所述W3大于所述W2。
5.根据权利要求1所述的封装结构，其中，所述W3大于所述W4。
6.根据权利要求5所述的封装结构，其中，所述W1等于所述W3。
7.根据权利要求5所述的封装结构，其中，所述W2等于所述W4。
8.根据权利要求1所述的封装结构，其中，所述W4大于所述W3。
9.一种封装结构，包括：
第一衬底，具有第一区和第二区，并且包括位于所述第一区中的所述第一衬底上方的金属焊盘、位于所述金属焊盘上方并且电连接至所述金属焊盘的具有第一横向尺寸（W1）的第一金属柱、位于所述第二区中的所述第一衬底上方的钝化层和位于所述第二区中的所述钝化层上方的具有第二横向尺寸（W2）的第二金属柱；以及
第二衬底，具有第一面和与所述第一面相对的第二面，并且在所述第一面上包括具有第三尺寸（W3）的第一连接件和具有第四横向尺寸（W4）的第二连接件，
其中，所述第一衬底接合至所述第二衬底的所述第一面，在所述第一金属柱和所述第一连接件之间形成第一焊接区，并且在所述第二金属柱和所述第二连接件之间形成第二焊接区；并且
其中，所述横向尺寸W1、W2、W3和W4满足下式：W1=W2，并且W3＞W1。
10.一种在半导体衬底的第一区和第二区上形成凸块结构的方法，包括：
在所述半导体衬底的所述第一区上方形成金属焊盘；
在所述金属焊盘和所述第一区和所述第二区中的所述半导体衬底上方形成钝化层；
图案化所述钝化层以暴露所述金属焊盘的一部分；
在所述钝化层和所述金属焊盘的暴露部分上形成凸块下金属（UBM）层；
在所述金属焊盘的所述暴露部分上方的所述UBM层上形成第一金属柱；以及
在所述第二区中的所述钝化层上方的所述UBM层上形成第二金属柱；
其中，所述第一金属柱的横向尺寸大于所述第二金属柱的横向尺寸。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107452695A (zh) * 2016-05-17 2017-12-08 三星电子株式会社 半导体封装
CN108028242A (zh) * 2015-09-30 2018-05-11 敏捷电源开关三维集成Apsi3D 包括附加迹线的半导体功率器件及制造半导体功率器件的方法
CN109216308A (zh) * 2017-07-03 2019-01-15 南茂科技股份有限公司 凸块工艺与覆晶结构
CN109427718A (zh) * 2017-08-29 2019-03-05 日月光半导体制造股份有限公司 电子组件及其制造方法
CN111164749A (zh) * 2017-09-29 2020-05-15 国际商业机器公司 包括超导材料的凸块下金属化结构
US20220189849A1 (en) * 2020-12-16 2022-06-16 Auras Technology Co., Ltd. Electronic package and heat dissipation structure thereof

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10741483B1 (en) 2020-01-28 2020-08-11 Advanced Semiconductor Engineering, Inc. Substrate structure and method for manufacturing the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001093935A (ja) * 1999-09-20 2001-04-06 Rohm Co Ltd 半導体装置およびそれに用いる半導体チップ
US20060231949A1 (en) * 2005-04-14 2006-10-19 Chang-Yong Park Semiconductor module and method of forming a semiconductor module
CN101345198A (zh) * 2007-07-12 2009-01-14 矽品精密工业股份有限公司 半导体装置及其制法
CN102214627A (zh) * 2010-04-07 2011-10-12 美士美积体产品公司 具有经配置以减轻因应力所致的故障的凸块组合件的晶片级芯片尺寸封装装置
US20120193789A1 (en) * 2011-01-27 2012-08-02 Unimicron Technology Corporation Package stack device and fabrication method thereof
CN102820284A (zh) * 2011-06-09 2012-12-12 索尼公司 半导体器件和半导体器件的制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100927120B1 (ko) * 2007-10-29 2009-11-18 옵토팩 주식회사 반도체 소자 패키징 방법
US8669651B2 (en) * 2010-07-26 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structures with reduced bump bridging

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001093935A (ja) * 1999-09-20 2001-04-06 Rohm Co Ltd 半導体装置およびそれに用いる半導体チップ
US20060231949A1 (en) * 2005-04-14 2006-10-19 Chang-Yong Park Semiconductor module and method of forming a semiconductor module
CN101345198A (zh) * 2007-07-12 2009-01-14 矽品精密工业股份有限公司 半导体装置及其制法
CN102214627A (zh) * 2010-04-07 2011-10-12 美士美积体产品公司 具有经配置以减轻因应力所致的故障的凸块组合件的晶片级芯片尺寸封装装置
US20120193789A1 (en) * 2011-01-27 2012-08-02 Unimicron Technology Corporation Package stack device and fabrication method thereof
CN102820284A (zh) * 2011-06-09 2012-12-12 索尼公司 半导体器件和半导体器件的制造方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108028242A (zh) * 2015-09-30 2018-05-11 敏捷电源开关三维集成Apsi3D 包括附加迹线的半导体功率器件及制造半导体功率器件的方法
CN108028242B (zh) * 2015-09-30 2021-08-17 敏捷电源开关三维集成Apsi3D 包括附加迹线的半导体功率器件及制造半导体功率器件的方法
CN112366186B (zh) * 2016-05-17 2022-02-18 三星电子株式会社 半导体封装
US11610865B2 (en) 2016-05-17 2023-03-21 Samsung Electronics Co., Ltd. Semiconductor package
CN107452695A (zh) * 2016-05-17 2017-12-08 三星电子株式会社 半导体封装
CN112366186A (zh) * 2016-05-17 2021-02-12 三星电子株式会社 半导体封装
CN107452695B (zh) * 2016-05-17 2021-04-06 三星电子株式会社 半导体封装
US10991677B2 (en) 2016-05-17 2021-04-27 Samsung Electronics Co., Ltd. Semiconductor package
CN109216308A (zh) * 2017-07-03 2019-01-15 南茂科技股份有限公司 凸块工艺与覆晶结构
CN109216308B (zh) * 2017-07-03 2020-06-30 南茂科技股份有限公司 凸块工艺与覆晶结构
CN109427718B (zh) * 2017-08-29 2023-02-28 日月光半导体制造股份有限公司 电子组件及其制造方法
CN109427718A (zh) * 2017-08-29 2019-03-05 日月光半导体制造股份有限公司 电子组件及其制造方法
CN111164749A (zh) * 2017-09-29 2020-05-15 国际商业机器公司 包括超导材料的凸块下金属化结构
CN111164749B (zh) * 2017-09-29 2024-03-26 国际商业机器公司 包括超导材料的凸块下金属化结构
US20220189849A1 (en) * 2020-12-16 2022-06-16 Auras Technology Co., Ltd. Electronic package and heat dissipation structure thereof
US11955404B2 (en) * 2020-12-16 2024-04-09 Auras Technology Co., Ltd. Electronic package and heat dissipation structure thereof, comprising bonding pillars

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