CN108028242A - 包括附加迹线的半导体功率器件及制造半导体功率器件的方法 - Google Patents

包括附加迹线的半导体功率器件及制造半导体功率器件的方法 Download PDF

Info

Publication number
CN108028242A
CN108028242A CN201580083426.0A CN201580083426A CN108028242A CN 108028242 A CN108028242 A CN 108028242A CN 201580083426 A CN201580083426 A CN 201580083426A CN 108028242 A CN108028242 A CN 108028242A
Authority
CN
China
Prior art keywords
layer
conductive layer
patterned
dielectric material
power device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201580083426.0A
Other languages
English (en)
Other versions
CN108028242B (zh
Inventor
J·P·H·法夫雷
J-M·F·雷尼斯
R·里瓦
B·J·C·杜特留德特东克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Irt (aese)
Irt Saint Ex - Su Perry (aese)
3d Integrated Apsi3d For Agile Power Switch
Apsi3d
IRT Saint Exupery
Original Assignee
Irt Saint Ex - Su Perry (aese)
3d Integrated Apsi3d For Agile Power Switch
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Irt Saint Ex - Su Perry (aese), 3d Integrated Apsi3d For Agile Power Switch filed Critical Irt Saint Ex - Su Perry (aese)
Publication of CN108028242A publication Critical patent/CN108028242A/zh
Application granted granted Critical
Publication of CN108028242B publication Critical patent/CN108028242B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

提供了一种半导体功率器件(100)和一种制造半导体功率器件的方法。所述半导体功率器件包括：第一衬底(110)、第二衬底(120)、堆叠件(130)和互连结构(140，141)。第一衬底包括第一表面上的第一图案化导电层和开关半导体元件(115)。第二衬底包括面向所述第一表面的第二表面和位于第二表面上的第二图案化导电层。堆叠件包括导电迹线(132)和电介质材料层(131)。电介质材料层被设置在所述第一图案化导电层或所述该第二图案化导电层上，且所述电介质材料层将所述导电迹线与设置有所述堆叠件的所述图案化导电层隔离。所述互连结构提供所述衬底的导电层或区域的至少一个电气连接。

Description

包括附加迹线的半导体功率器件及制造半导体功率器件的 方法
技术领域
本发明涉及半导体功率器件以及制造这样的器件的方法。功率器件能够切换相对高的电流和/或能够在相对高的电压时进行切换。这样的电流可以是在一到几百安培的量级上，且这样的电压可以是在几百到几千伏特的量级上。
背景技术
已公开美国专利申请US2004/207968A1公开了一种具有若干个功率开关的功率开关模块，该已公开美国专利申请通过引用的方式纳入。每个功率开关包括第一衬底和第二衬底，该第一衬底和该第二衬底都具有若干个导电区域，用于传导电流并且在它们的表面中的至少一个上提供信号。绝缘栅双极型晶体管被设置在该第一衬底的导电区域上。这些晶体管的一侧是晶体管的集电极，并且该集电极被直接联接至该第一衬底的导电区域。这些晶体管的另一侧包括发射极和栅极。由导电圆柱体形成的互连结构被设置在发射极和栅极与该第二衬底的特定导电区域之间。如所引用的专利申请的图3中示出的并且如其说明书中描述的，第二衬底60的导电区域64(其是发射极联接到的导电区域64)是相对大的，因为它必须传导相对大的电流。然而，因为栅极也必须接收信号，所以在导电区域内部制造分立的导电区域(在所引用的专利申请的图3中未编号)。借助于导电区域之间的相对大的间隙而将分立的导电区域与导电区域64隔离。在实际的实施方案中，由于制造的特性，间隙是1毫米宽，存在有分立的导电区域的层是相对厚的，以能够传导高电流，因此必须在导电区域64与分立的导电区域之间制造的间隙也是相对宽的。这产生了多个缺点。例如，晶体管必须是相对大的，因为发射极与栅极之间的距离必须适应于间隙的大小。替代地，可以在发射极与发射极必须连接至的导电区域64之间使用极少量的互连结构，因为大间隙由发射极的并未设置互连结构的一部分来补偿。较少的互连结构导致太高的电阻，且还可能导致热量朝向该第二衬底的传导太小。多种寄生效应从相对宽的间隙以及连接到栅极的导电区域64被连接到发射极的导电区域64包围这一事实获得。此外，在导电区域64内部，电流密度可能变化太大，因为导电区域64局部地具有小得多的横截面面积。至少可以得出结论，连接到栅极的分立的导电区域限制功率开关的最大性能。
发明内容
本发明的目的之一是提供更好地运行的半导体功率器件。为此目的，根据本发明的一个方面，提供了一种如权利要求中所限定的半导体功率器件。为此目的，根据本发明的另一方面，提供了一种如权利要求中所限定的制造半导体功率器件的方法。实施方案被限定在从属权利要求中。
本发明的一个方面提供了一种半导体功率器件。该半导体功率器件包括第一衬底、第二衬底、堆叠件和互连结构。该第一衬底包括开关半导体元件和第一图案化导电层。该第一衬底具有第一表面，该第一图案化导电层设置在该第一表面上。该开关半导体元件被设置在该第一图案化导电层上。该第二衬底包括第二图案化导电层和面向该第一表面的第二表面。该第二图案化导电层被设置在该第二表面上。该堆叠件包括导电迹线(track)和电介质材料层。该电介质材料层被至少部分地设置在该第一图案化导电层或第二图案化导电层上，且该电介质材料层将该导电迹线与其上设置有该堆叠件的所述图案化导电层隔离。该互连结构用于提供位于一侧的该第一图案化导电层、该开关半导体元件的表面或该导电迹线与位于另一侧的该第二图案化导电层或该导电迹线之间的至少一个电气连接。
该导电迹线是与其上设置有导电迹线的图案化导电层隔离的分立的迹线。因此，提供了可以传送低电流信号或中等电流信号的完全独立的附加迹线/导线，这样，该图案化导电层可以被优化用于传送高电流并且不需要被用于传送低电流信号的迹线(以及迹线之间的间隙)中断。完全独立意味着该第一图案化导电层或该第二图案化导电层的设计不再受具有运输相对低的电流信号的导线的要求的影响。这产生一个优点，因为高电流信号可以由图案化导电层以最佳方式传导，使得电阻保持相对低并且自身电感也相对低。此外，如在平行于衬底的方向上看到的，在该导电迹线和其上设置有该导电迹线的图案化导电层之间不存在间隙，因此可以使用相对小的晶体管或可以使用晶体管的最大区域来将任何晶体管端子(例如，源极、漏极、发射极或集电极)直接地或借助于该互连结构而连接只图案化导电层。这也使得电阻降低和自感降低。也意味着热量可以以最佳方式离开晶体管以运输值该第一衬底和该第二衬底。换句话说，该半导体功率器件更好地运行且具有更高的最大性能。
虽然该电介质材料层必须足够厚以提供该导电迹线与该第一图案化导电层或该第二图案化导电层之间的足够的电隔离，但是在实际实施方案中看到，相较于所述衬底、该图案化导电层和该互连结构的厚度，该电介质材料层仍然是相对薄的。另外，该导电迹线可以是相对薄的，因为导电迹线的预期用途是传送低电流信号。该堆叠件的附加高度可以通过使用例如该互连结构中的互连元件来补偿，所述互连元件具有适合于创建与该导电迹线的连接的较小尺寸。因此，作为引入该导电迹线和该电介质材料层的堆叠件的结果，该半导体功率器件的厚度未增加。
该第一图案化导电层包括以特定的第一图案布置的导电区域。这意味着存在一个或多个电分立的导电区域，所述一个或多个电分立的导电区域具有由该半导体功率器件的总体设计限定或与该半导体功率器件的总体设计相关的形状和位置。例如，该开关半导体元件的位置和结构限定了必须设计导电区域以向该开关半导体元件提供一个或多个电流信号的地方。这也适用于根据特定的第二图案来布置导电区域的第二图案化导电层。根据特定的第三图案来布置包括该导电迹线和该电介质材料层的该堆叠件。特别地，该特定的第三图案可以包括限定迹线的细长区域的图案。通常，该特定的第一图案、该特定的第二图案和该特定的第三图案是不同的图案，但彼此具有很强的关系，因为它们与开关半导体元件以及该半导体功率器件的电路一起实施。
通常，该导电迹线适合于在相对长的时间周期内传导相对小的电流信号，然而，应注意，在相对短的时间周期期间，可以由该导电迹线传导中等大小的电流信号。例如，如果该导电迹线在该开关半导体元件的开关时刻将电流传导至该开关半导体元件的栅极或从该开关半导体元件的栅极传导电流，则在十分之几纳秒期间电流可以是20安培。
可选地，该电介质材料层具有一厚度，以在该导电迹线与其上设置有该堆叠件的所述图案化导电层之间获得至少20伏特的电介质击穿电压。当由该导电迹线传导的信号不与该第一图案化导电层和/或该第二图案化导电层的电压/电流直接相关时，这样的电介质击穿电压是有用的。例如，当该导电迹线传送信号以控制晶体管的栅极时，此信号可能偏离该第一图案化导电层和/或该第二图案化导电层的电压多于20伏特，因此，必须设置可靠的隔离。
可选地，该半导体功率器件还包括附加导电迹线和附加电介质材料层的附加堆叠件。附加电介质材料层被设置在该第一图案化导电层上或该第二图案化导电层上，且该附加电介质材料层将该附加导电迹线与其上设置有该附加堆叠件的所述图案化导电层隔离。因此，该半导体功率器件可以包括导电迹线和电介质材料层的一个或多个堆叠件。另外，所述堆叠件可以被设置在该第一图案化导电层或该第二图案化导电层上或被分布在两个图案化导电层上。还应注意，在该半导体功率器件的所有实施方案中可以存在多个开关半导体元件，且这些开关半导体元件可以被联接至该第一图案化导电层或该第二图案化导电层，或第一组可以被设置在该第一图案化导电层上，且第二组可以被设置在该第二图案化导电层上。
可选地，该电介质材料包括环氧树脂、氧化物材料(诸如，氧化硅)或阻焊剂。该环氧树脂是易于处理并且可以被很容易地施加在该第一图案化导电层或该第二图案化导电层上的材料。此外，已经相对薄的环氧树脂层提供了足够高的电介质击穿电压，这在电介质击穿电压需要大于一明确限定的最小电介质击穿电压的情况下特别有利。例如，0.6微米厚的环氧树脂层可以承受大于50伏特的电压。阻焊剂可以被很容易地施加至该第一图案化导电层或该第二图案化导电层。阻焊剂被用于停止SAC305焊料层，因为阻焊剂具有非常差的润湿性属性，所以该焊料层被限制于替代地具有良好的润湿性的金属镀层上。在制造电子部件和/或电子器件的领域中，许多经验和技术可用于将这样的阻焊剂层施加至该第一图案化导电层或该第二图案化导电层。另外，这些材料可以在特定时间周期内耐受相对高的温度，这在半导体功率期间的操作期间是有利的，因为在操作期间，该半导体功率器件可能变得相对温热。另外，在制造该半导体功率器件期间，可以使用相对高的温度，例如，用于烧结，这些材料也可以在短时间周期内耐受这些温度。
可选地，该电介质材料层包括两个环氧树脂层。可以使得在一个环氧树脂层中存在一些针孔(pinhole)或其他薄弱区域，且将两个层设置成一个在另一个的顶部上以产生更可靠的电介质材料层。
可选地，该导电迹线包括诸如银的金属。替代地，该导电迹线包括内部设置有一定量的导电颗粒以获得导电迹线的环氧树脂，且可选地，所述导电颗粒包括银颗粒。所呈现的材料可以例如通过烧结技术而被相对容易地施加至该电介质材料层。此外，它们具有足够高的导电率，且这样，适合于传送低电流信号通过该半导体功率器件。可选地，该导电迹线包括固体多孔银。特别地，当银被烧结在电介质材料上时，在烧结工艺之后留下的材料是固体的、多孔的且含有银。
可选地，该第一衬底和该第二衬底中的至少一个包括陶瓷支撑层。该陶瓷支撑层为衬底提供强度，并且常常是导热的，使得可以使热量朝向该半导体功率器件的外部表面运输远离该开关半导体元件。可选地，在该陶瓷支撑层的第一表面处设置图案化导电层，且在该陶瓷支撑层的相对的第二表面处设置金属层。在该陶瓷支撑层的相对的第二表面处的金属层也可以被图案化。
可选地，该开关半导体元件包括基于宽禁带半导体材料(wide band gapsemiconductor material)的晶体管。因为生产问题，常常以相对小的尺寸制造晶体管，这意味着晶体管的漏极、发射极、源极或集电极必须与晶体管的栅极共享相对小的表面，因此，漏极、发射极、源极或集电极也是相对小的。因为该堆叠件被施加到该第一图案化导电层或该第二图案化导电层，所以连接至栅极以及连接至漏极、发射极、源极或集电极中的至少一个的接触区域或互连结构之间的距离减小(如在平行于该第一衬底和/或该第二衬底的方向上看到的)。因此，可以使用最大数目的互连结构，或可以获得最大接触区域。因此，可以使这些晶体管具有最佳的电接触和热接触，且它们的尺寸相对小的事实从而不再是这样的晶体管的特定缺点。可选地，该宽禁带半导体材料包括碳化硅(SiC)、氮化镓(GaN)或金刚石。
可选地，该导电迹线被电联接至i)该半导体开关器件的栅极或基极，ii)嵌入在该半导体功率器件中的传感器元件，iii)嵌入在该半导体功率器件中的嵌入式驱动器元件和/或iv)在必须感测所述图案化导电层的电压的特定感测位置处的第一图案化导电层或该第二图案化导电层。必须被提供给该半导体开关器件的栅极或基极的信号通常是低电流信号。该导电迹线适合于提供这样的信号。如上文讨论的，它还避免了该第一图案化导电层和/或该第二图案化导电层必须包括用于传送用于栅极和基极的信号的结构，因此该第一图案化导电层和/或该第二图案化导电层可以被完全用于向该开关半导体元件的漏极、发射极、源极和/或集电极传送相对高的电流信号，以及从该开关半导体元件的漏极、发射极、源极和/或集电极传送相对高的电流信号。通向传感器元件和/或嵌入式驱动器元件的信号通常是低电流信号或中等电流信号。如果这样的信号未被传送通过该第一图案化导电层或该第二图案化导电层的部分，则这些第一图案化导电层或第二图案化导电层可以被最佳地用于高电流，如先前讨论的。先前已经讨论了此布置的优点。
也可以使得该第一图案化导电层或该第二图案化导电层的特定感测位置/地点的电压必须是已知的。如果是这种情况，则该导电迹线可以在该特定感测位置/地点处联接至该第一图案化导电层或该第二图案化导电层。这可以通过设置穿过该电介质材料层的通孔并且用导电材料(可选地用与该导电迹线的材料相同的材料)填充该通孔来完成。这也可以通过在该特定感测位置/地点处、在该导电迹线与该第一图案化导电层或该第二图案化导电层之间设置互连结构的互连元件来完成。特别地，当该堆叠件被设置在该第一图案化导电层或该第二图案化导电层中的一个上，且该特定感测位置/地点在该第一图案化导电层或该第二图案化导电层中的另一个上时，该互连结构可以是提供电气连接的有效且高效的方式。也可以使得，在该特定感测位置/地点处，该导电层延伸到该电介质材料层之外并且也被设置在该电介质材料层的侧表面处，从而提供与该第一图案化导电层或该第二图案化导电层的电气连接。应注意，如果该导电迹线必须被电联接之该第一图案化导电层或该第二图案化导电层的特定感测位置/地点，则该电介质材料层的电介质击穿电压可以保持相对低，例如几伏特。在这样的情形下，该导电迹线与该第一图案化导电层或该第二图案化导电层的信号之间的电压差不大于该第一图案化导电层或该第二图案化电导电层内的可能的电压差。
根据本发明的另一方面，提供了一种制造半导体功率器件的方法。该方法包括：i)获得第一衬底，该第一衬底包括开关半导体元件和第一图案化导电层，该第一衬底具有第一表面，该第一图案化导电层设置在该第一表面上，该开关半导体元件被设置在该第一图案化导电层上，ii)获得第二衬底，该第二衬底包括第二图案化导电层和第二表面，该第二图案化导电层被设置在该第二表面上，iii)制造导电迹线和电介质材料层的堆叠件，该电介质材料层至少部分地在该第一图案化导电层或该第二图案化导电层上，该电介质材料层将该导电迹线与其上制造有该堆叠件的图案化导电层隔离，iv)获得导电材料的互连元件，v)将该互连元件设置在该第一图案化导电层、该开关半导体元件的表面、该导电迹线或该第二图案化导电层中的一个上，vi)将该第二衬底组装成与该第一衬底相对，使得该第一表面面向该第二表面，且获得位于一侧的该第一图案化导电层、该开关半导体元件的表面或该导电迹线与位于另一侧的第二图案化导电层或导电迹线之间的至少一个电气连接。
上文的方法用于制造上文已经讨论的半导体功率器件。该方法提供了与上文所讨论的半导体功率器件的实施方案相同的益处和效果。
可选地，制造导电迹线和电介质材料层的堆叠件包括：将(图案化)电介质材料层设置在该第一图案化导电层或该第二图案化导电层上，以及将该导电迹线设置在该(图案化)电介质材料层上。
可选地，设置该(图案化)电介质材料层包括：将非图案化电介质材料层设置在所述衬底的、其上必须制造有该导电迹线和该电介质材料层的堆叠件的第一表面或第二表面上，将图案化蚀刻保护层设置在该非图案化电介质材料层上，在不存在该图案化蚀刻保护层的位置处蚀刻掉该非图案化电介质材料层，以及移除该图案化蚀刻保护层。此蚀刻技术对于制造图案化电介质材料层是成本有效的且准确的。替代地，可以使用印刷方法，诸如丝网印刷或传统印刷。
可选地，将该导电迹线设置在该(图案化)电介质材料层上包括：将待被烧结的材料设置在该(图案化)电介质材料层上，可选地，用丝网印刷技术来提供该待被烧结的材料的设置，以及烧结包括所述图案化导电层的所述衬底，以获得导电迹线，在所述图案化导电层上设置有该(图案化)电介质材料层。这样的烧结技术对于制造该导电迹线是有效且准确的。该待被烧结的材料包括导电材料的颗粒，诸如金属颗粒(例如，银颗粒)和一些有机材料(例如，粘结剂、分散剂、涂层材料等)。替代地，可以使用其他印刷技术用于将该待被烧结的材料设置在该图案化电介质材料层上。
附图说明
参考下文中所描述的实施方案，本发明的这些方面和其他方面将变得明显并且得以阐明。在附图中，
图1示意性地呈现了半导体功率器件的一个实施方案的分解视图，
图2示意性地呈现了图1的半导体功率器件的该实施方案的沿着线II-II’的横截面视图，
图3示意性地呈现了半导体功率器件的另一实施方案的横截面视图，
图4a示意性地呈现了第一衬底的俯视图，
图4b示意性地呈现了第二衬底的俯视图，图4a的第一衬底必须被组装到该第二衬底，
图4c示意性地呈现了包括图4a的第一衬底和图4b的第二衬底的经组装的半导体功率器件的侧视图，以及
图5示意性地示出了制造半导体功率器件的方法的一个实施方案。
应注意，在不同的图中具有相同的附图标记的项具有相同的结构特征和相同的功能，或是相同的信号。在已经解释了这样的项的功能和/或结构的情况下，没有必要在具体实施方式中对其进行重复解释。
具体实施方式
图1示意性地呈现了半导体功率器件100的一个实施方案的分解视图。半导体功率器件100包括第一衬底110、第二衬底120、堆叠件130和互连结构140、141。
第一衬底110包括第一表面111，第一图案化导电层112、113设置在该第一表面111上。第一衬底110还包括开关半导体元件115，该开关半导体元件115设置在第一图案化导电层112、113的表面上。具体地，在图1的实施例中，该第一图案化导电层由两个分立的导电区域112、113形成。该第一图案化导电层的图案由两个分立的导电区域112、113的形状并且由导电区域112、113设置在第一表面111上的位置形成。
在图1的实施例中，开关半导体元件115是例如晶体管。该晶体管的表面处的漏极、源极、发射极或集电极中的至少一个与第一图案化导电层112、113接触。开关半导体元件115具有另一表面，该另一表面与联接至第一图案化导电层112、113的表面相对。该另一表面可以具有该晶体管的栅极，以及该晶体管的漏极、源极、发射极或集电极中的另一个。应注意，在实际实施方案中，栅极和发射极或源极电极在该晶体管的同一侧处，且漏极或集电极在该晶体管的相对侧处。然而，实施方案不限于此类型的晶体管。在所讨论的实施方案中，也可以使用所有电极位于同一侧处的晶体管。在所讨论的实施方案中，也可以使用栅极电极位于晶体管的一侧处且其他的电极位于晶体管的另一相对侧处的晶体管。
通常，导电区域112、113被联接至特定电压，或它们必须传导电流。然而，所有导电区域112、113都被联接至这样的电压或都必须传导电流并不是必需的。该第一图案化导电层的、未连接的导电区域112、113可以具有浮动电压。
第二衬底120包括面向第一表面111的第二表面121。第二衬底120包括设置在第二表面121上的第二图案化导电层122。与上文的讨论一致，该第一图案化导电层的特性也可以适用于该第二图案化导电层，例如，第二图案化导电层122可以包括若干个导电区域。在图2中，仅单个导电区域122形成该第二图案化导电层。该第二图案化导电层的图案由单个导电区域122的形状并且由该单个导电区域122在第二表面121处的位置形成。
堆叠件130包括导电迹线132和电介质材料层131。电介质材料层131被至少部分地设置在第一图案化导电层112、113或第二图案化导电层122上。电介质材料层131将导电迹线132与其上设置有堆叠件130的图案化导电层112、113、122隔离。
可选地，电介质材料层131至少具有一最小厚度，以在导电迹线132与其上设置有堆叠件130的图案化导电层之间获得至少20伏特的电介质击穿电压。可选地，电介质材料层131至少具有一最小厚度，以在导电迹线132与其上设置有堆叠件130的图案化导电层之间获得至少30伏特的电介质击穿电压。可选地，电介质材料层131至少具有一最小厚度，以在导电迹线132和其上设置有堆叠件130的图案化导电层之间获得至少50伏特的电介质击穿电压。
应注意，堆叠件130被部分地设置在该第二图案化导电层的导电区域122的顶部上，并且部分地与第二表面121接触。还应注意，导电迹线132中的术语“迹线”表明该导电迹线具有导线或线路的特性。当导电迹线132的形状被投影到第二表面121上时，导电迹线132具有细长的形状。此外，应当注意，堆叠件130的层131、132可以具有特定形状，且在至少一个衬底上具有特定位置。这样，堆叠件130的层131、132可以具有图案化层。
可选地，电介质材料层131包括环氧树脂或氧化物材料(氧化物材料常常被用作钝化层)，或电介质材料层131是阻焊剂。该氧化物材料的实施例诸如是氧化硅，但不限于氧化硅。已知环氧树脂具有相对好的电介质行为，这在某些情况下可能是有利的。例如，根据环氧树脂的制造商，0.6微米厚的环氧树脂层可以承受大于50伏特的电压。在另一可选实施方案中，电介质材料层131包括两个环氧树脂层。从电介质击穿电压的视角来看，一个环氧树脂层可以具有一些薄弱区域或甚至针孔。通过使用一个在另一个顶部上的两个层，薄弱区域的量已经显著减少，且剩余的薄弱区域不太薄弱。
可选地，该导电迹线包括金属，诸如但不限于银。替代地，该导电迹线由这样的环氧树脂层制成，在该环氧树脂层中分散了足够的导电颗粒，使得该环氧树脂层变得导电。这些导电颗粒可以是银颗粒。特别地，具有高导电率的金属是优选的。例如，该导电迹线包括铜或银。可选地，该导电迹线包括固体多孔银。该固体多孔银可以是烧结工艺的结果。待被烧结的材料可以被设置在电介质材料层131上。这样的待被烧结的材料包括银颗粒(例如，至少85％)和充当粘结剂、分散剂、涂层等的其他有机化合物。随后，将其上设置有电介质材料层131和待被烧结的材料的衬底110、120在相对低的温度(例如，低于300摄氏度)下烧结。结果是使得其他有机化合物大部分被燃烧掉或蒸发，且银颗粒局部合并，因此产生固体多孔银。该固体多孔银具有高熔点(理论上纯银的熔点是961摄氏度)且是良好的电导体。
该互连结构提供位于一侧的第一图案化导电层112、113、开关半导体元件115的表面或导电迹线132与位于另一侧的第二图案化导电层122或导电迹线132之间的至少一个电气连接132。实际上，在图1的半导体功率器件100中，该互连结构包括两个导电互连元件140、141。在图1的具体实施例中，互连元件140、141的形状是球形的。在一个实施方案中，其他形状也是可能的。在另一实施方案中，所述互连元件由焊料接合部形成。互连元件140形成开关半导体元件115的表面与导电迹线132之间的电气连接，且另一互连元件141形成开关半导体元件115的表面与第二图案化导电层122之间的电气连接。
例如，如图1中示出的，互连元件140连接至开关半导体元件115的栅极，且另一互连元件141连接至开关半导体元件115的漏极、源极、发射极或集电极中的至少一个。这样，导电迹线132传导用来控制该开关半导体元件的信号。通常，这些信号是低功率信号，且在开关半导体元件115切换朝向另一传导状态的时刻，可以在十分之几毫秒期间传导十分之几安培的中等大小的电流。
在实际实施方案中，导电迹线132被直接或间接地联接至半导体功率器件100的外部引脚。另外，第一导电层112、113和第二导电层122可以被直接或间接地联接至外部引脚或其他类型的外部连接器。
图2示意性地呈现了图1的半导体功率器件100的实施方案沿着线II-II’的横截面视图。在该横截面视图中，可以看到上文所讨论的所有元件。还可以看到，互连元件140、141被间隔开，以防止这两个互连元件之间短路，因为它们传导不同的信号。在图2中还可以看到，两个互连元件140、141彼此相对接近，且在考虑到互连元件140、141的尺寸以及它们之间用于防止短路的安全距离的情况下，两个互连元件140、141尽可能接近。与现有技术实施方案相比，不再需要在互连元件140、141之间具有大间隙。如在与第二衬底120平行的方向上看到的，在导电迹线132与第二图案化导电层122之间不存在间隙。因此，不需要具有相对大的开关半导体元件115，或在一种情况下，如果开关半导体元件115是相对大的，则可以设置更多互连元件来传导信号，例如，相对大的电流信号。
开关半导体元件115可以是晶体管、场效应晶体管(FET)、MOS场效应晶体管(MOSFET)、晶闸管、绝缘栅双极型晶体管(IGBT)、二极管或另一适当的开关半导体元件。第一衬底110和/或第二衬底120还可以包括另外的电子元件，包括由半导体材料构成的元件，所述半导体材料诸如但不限于硅、碳化硅、砷化镓、氮化镓、金刚石基半导体材料，或其他适当的半导体材料。其他适当的半导体材料的实施例包括但不限于电阻器、电容器、电感器、传感器、集成电路(例如，驱动电路系统)或其他适当的电子元件。
当开关半导体元件115是晶体管时，开关半导体元件115可以包括宽禁带半导体材料。可选地，该宽禁带半导体材料包括但不限于碳化硅(SiC)、氮化镓(GaN)或金刚石。特别地，当晶体管相对大时，这些材料的晶体管的制造过程具有一些生产问题，因此，对于这样的材料，相对小的晶体管是优选的。如上文所讨论的，堆叠件130使得能够使用相对小的晶体管。
衬底120、130可以由多层导热、电绝缘材料(例如，陶瓷)以及用于第一和第二图案化导电层以及用于其他布线的高导电材料(例如，金属)制造。陶瓷的实施例包括但不限于氮化铝(AlN)、氧化铝(Al2O3)和氮化硅(Si3N4)。衬底的另一实施例是夹置在两个图案化金属层(例如，图案化铜层或铝层)之间的Si3N4。通常，在相关领域中，这样的衬底被称为直接敷铜法(DBC)衬底或活性金属键合/钎焊(AMB)衬底。此外，合适的衬底被描述于ManfredGoetz等人的论文“Comparison of Silicon Nitride DBC and AMB Substrates fordifferent applications in power electronics”中，第57-65页，PCIM欧洲会议，纽伦堡，2013年5月14-16日，由VDE Verlag出版，柏林。Goetz等人的文章通过引用方式纳入。
第一导电层112、113和第二导电层122和/或互连元件140、141可以由诸如但不限于铜或铝的金属制成，但也可以由其他金属或其他导电材料制成。可选地，制成图案化导电层112、113、122和/或互连元件140、141的材料是良好的热导体，使得所述层112、113、122和互连元件140、141有助于热量朝向可以传导热量远离半导体功率器件100(例如，通向散热器的接口)的地方(未示出)的散布和传导。
在图1和图2的实施例中，堆叠件130的导电迹线132被电联接至开关半导体元件115的栅极。本发明的实施方案不限于导电迹线132的这样的用途。在另一实施方案中，该半导体功率器件包括传感器，且该导电迹线被直接或间接地联接至该传感器。在另一实施方案中，该半导体功率器件包括嵌入式驱动器元件(驱动器电路)，并且该导电迹线被联接至该嵌入式驱动器元件。在图3的上下文中讨论了堆叠件130的另一种用途。
在图1和图2的实施例中，堆叠件130被部分地设置在第二图案化导电层上并且被部分地设置在第二表面上。在其他实施方案中，堆叠件130被完全地设置在第二图案化导电层上。在其他实施方案中，堆叠件130被部分地或完全地设置在第一图案化导电层上。在其他实施方案中，存在若干个堆叠件，并且所述若干个堆叠件具有与上文讨论的堆叠件130相同的属性。经由例如电气元件(诸如电阻器、电容器或电感器)，或例如经由互连结构的互连元件，这些若干个堆叠件可以彼此电隔离，且还可以被直接或间接地联接到彼此。许多这些若干个堆叠件可以被部分地或完全地设置在第一图案化导电层112、113上，且其他堆叠件可以被部分地或完全地设置在第二图案化导电层122上。
图3示意性地呈现了半导体功率器件300的另一实施方案的横截面视图。半导体功率器件300类似于图1和图2的半导体功率器件100，并且具有附加堆叠件330，该附加堆叠件330包括附加电介质材料层331和附加导电迹线332。在半导体功率器件300的一个实施方案中，该附加导电迹线被电联接至第一图案化导电层的导电区域113中的一个。在导电区域113的特定感测位置L处，电压必须被感测。为此目的，该附加导电迹线在特定感测位置L附近联接至导电区域113。电联接经由设置在附加电介质材料层331中的通孔中的导电材料332来获得。导电材料332可以是金属，并且与附加导电迹线332的材料可以是相同的材料。已经在图1和图2的上下文中讨论的这样的材料的实施方案以及附加电介质材料层331和该附加导电迹线的性质的实施方案。应注意，附加堆叠件330被用来感测导电区域113中的电压，而且应注意，这样的附加堆叠件330的实施方案并非仅仅限于此实施例。附加堆叠件330也可以被设置在导电区域112上，用于感测源极电压或发射极电压。附加堆叠件330也可以被设置在导电层122上，用于感测漏极电压或集电极电压。
图4a示意性地呈现了第一衬底400的俯视图。当查看者朝向第一图案化导电层412看时，呈现的视图遵循查看方向。第一衬底400包括陶瓷支撑层410，在该陶瓷支撑层410上设置了第一图案化导电层412。第一图案化导电层412是铜层。三个功率连接器402被联接至第一图案化导电层412的导电区域。在第一图案化导电层412的导电区域上设置了八个晶体管415，所述晶体管的栅极电极404和发射极电极403被示出。在第一图案化导电层412的顶部上还设置了导电迹线(导电迹线的表面在图4a中看到)以及插入在该导电迹线和第一图案化导电层412之间的电介质层的(图案化)堆叠件430。
图4b示意性地呈现了第二衬底450的俯视图，图4a的第一衬底400必须组装到该第二衬底450。当查看者朝向第二图案化导电层422看时，呈现的视图遵循查看方向。第二衬底450包括陶瓷支撑层420，在该陶瓷支撑层420上设置了由铜制成的第二图案化导电层422。第二衬底450还可以包括三个功率连接器452，或在另一实施方案中，不存在功率连接器452。可选的功率连接器452被联接至第二图案化导电层422。另外，八个晶体管465被设置在第二图案化导电层422上。第二衬底450还包括导电迹线(导电迹线的表面在图4b中示出)和插入在该导电迹线和第二图案化导电层422之间的电介质层的(图案化)堆叠件480。在图4b中，第二衬底450已经被设置有互连元件，例如，铜球440、441和一组铜球454。铜球440被电联接至堆叠件480的导电迹线，并且用于向第一衬底400的晶体管中的一个晶体管提供栅极信号。另一方面，铜球441被电联接至第二图案化导电层422的一个区域，并且用于提供或接收来自第一衬底400的晶体管中的一个晶体管的发射极的电流。当第一衬底400将被组装在第二衬底450上时，图4a中看到的表面必须被布置在这样的位置：使得图4a中看到的表面面向第二衬底450在图4b中示出的表面。另外，该组互连元件(例如，该组铜球454)被布置成与图4a的八个晶体管415正好相对。
图4c示意性地呈现了经组装的半导体功率器件的侧视图，该半导体功率器件包括图4a的第一衬底400和图4b的第二衬底450。在图4a和图4b中，绘制了用IV指示的箭头。该箭头指示了在图4c中示出了第一衬底400的哪些侧和第二衬底450的哪些侧。经组装的半导体功率器件的一部分在图4c的底部端处被放大。在图4c中，示出了陶瓷支撑层410、第一图案化导电层412、功率连接器402、第二图案化导电层422、陶瓷支撑层420、晶体管465’和465”、互连元件440’和441’和堆叠件430。晶体管465’和465”、互连元件440’和互连元件441’分别类似于图4b的八个晶体管465和图4b的互连元件440、441。在放大图中，示出了堆叠件430具有导电迹线432和电介质层431，电介质层431插入在导电迹线432和第二图案化导电层422之间。在放大图中，还示出了晶体管465”的栅极触点404’。互连元件440’形成栅极触点404’与堆叠件430的导电迹线432之间的电气连接。
在图4a至图4c中可以看到，互连元件440、440’可以被放置成非常接近互连元件441、441’，因此晶体管415、465、465’、465”的栅极电极404可以被定位成接近同一晶体管415、465、465’、465”的发射极403，和/或若干个互连元件441、441’可以被用来将电流传导至晶体管415、465、465’、465”的发射极或从晶体管415、465、465’、465”的发射极传导电流。此外，在图4a至图4c中可以看到，堆叠件430和堆叠件480不增加半导体功率器件的总厚度，因为可以使用略微更小的铜球来形成到相对的开关半导体元件(例如，晶体管415、465、465’、465”)的连接。
在图4a、图4b和图4c的上下文中所讨论的元件的替代物的实施方案和更多特性可以在图1至图3中找到。也已经在图1至图3的上下文中讨论了那些元件的效果和优点。图4a至图4c呈现了半导体功率器件的一个实施方案，但是该半导体功率器件的实施方案不限于在图4a至图4c中呈现的细节。例如，晶体管的数目可以变化。另外，第一图案化导电层和第二图案化导电层的图案以及堆叠件的图案可以不同。另外，该半导体功率器件可以具有更少的或更多的功率连接器或外部引脚，用于接收或提供低电流信号和/或中等电流信号。
半导体功率器件的上文的实施方案可以被设置在封装件中。多个半导体功率器件可以被包括在单个封装件内，用于例如切换非常高的电流。这样的封装件可以形成例如用于向电动马达供应功率的单相或三相功率逆变器。这些封装件可以设置被动冷却或主动冷却。美国专利申请US2004/0207968讨论了封装件的若干个细节以及半导体功率器件在特定电路系统中的使用。这样的功率逆变器的另一术语是马达驱动器，特别是当功率逆变器被用来驱动电动马达时。
图5示意性地呈现了制造半导体功率器件的方法500的一个实施方案。方法500包括以下流程：i)在阶段502处获得第一衬底，该第一衬底包括开关半导体元件和第一图案化导电层，该第一衬底具有第一表面，该第一图案化导电层设置在该第一表面上，该开关半导体元件被设置在该第一图案化导电层上，ii)在阶段504处获得第二衬底，该第二衬底包括第二图案化导电层和第二表面，该第二图案化导电层被设置在该第二表面上，iii)在阶段506处制造导电迹线和电介质材料层的堆叠件，该电介质材料层至少部分地位于该第一图案化导电层或该第二图案化导电层上，该电介质材料层将该导电迹线与其上制造有该堆叠件的所述图案化导电层隔离，iv)在阶段520处获得导电材料的互连元件，v)在阶段522处将该互连元件设置在该第一图案化导电层、该开关半导体元件的表面、该导电迹线或该第二图案化导电层中的一个上，vi)在阶段524处将该第二衬底组装成与该第一衬底相对，使得该第一表面面向该第二表面，且获得位于一侧的该第一图案化导电层、该开关半导体元件的表面或该导电迹线与位于另一侧的该第二图案化导电层或该导电迹线之间的至少一个电气连接。
在图5中，以线性顺序呈现了几个阶段，然而，方法500的实施方案不限于这样的线性顺序。几个阶段可以并行处理，或可以以另一顺序处理，到目前为止它们不相互依赖。例如，可以在该第一衬底之前获得该第二衬底。例如，如果该堆叠件必须被至少部分地制造在该第一图案化导电层上，则也可以在制造该堆叠件之后获得该第二衬底。
上文讨论了获得、制造、设置或组装上文的方法500的若干个元件的实施方案。
将该互连元件设置在该第一图案化导电层、该开关半导体元件的表面、该导电迹线或该第二图案化导电层中的一个上可以包括将该互连元件焊接到相应的层或表面。在阶段524处将该第二衬底组装成与该第一衬底相对还可以包括将该互连元件焊接至该第一图案化导电层、该开关半导体元件的表面、该导电迹线或该第二图案化导电层中的一个，并且可以包括其他动作，以例如将该第一衬底紧固至该第二衬底，从而保持该第一衬底和该第二衬底之间的所需间隙。
可选地，在阶段506处制造导电迹线和电介质材料层的堆叠件包括：在阶段508处将图案化电介质材料层设置在该第一图案化导电层或该第二图案化导电层上，以及在阶段514处将该导电迹线设置在该图案化电介质材料层上。可选地，所设置的电介质材料层一最小厚度制造，以在该导电迹线与其上制造有该堆叠件的图案化导电层之间获得20伏特的最小电介质击穿电压。
可选地，在阶段508处设置图案化电介质材料层包括：在阶段510处将非图案化电介质层设置在所述衬底的、其上必须制造该导电迹线和该电介质材料层的堆叠件的第一表面或第二表面上，在阶段511处将图案化蚀刻保护层设置在该非图案化电介质材料层上，在阶段512处在不存在该图案化蚀刻保护层的位置处蚀刻掉该非图案化电介质材料层，以及在阶段513处移除图案化蚀刻保护层。此蚀刻技术对于制造图案化电介质材料层是成本有效的且准确的。替代地，可以使用印刷方法。
可选地，在阶段514处将该导电迹线设置在图案化电介质材料层上包括：在阶段516处将待被烧结的材料设置在该图案化电介质材料层上，可选地，用丝网印刷技术来提供该待被烧结的材料的设置，且在阶段518处烧结包括所述图案化导电层的所述衬底，以获得导电迹线，在所述图案化导电层上设置了该图案化电介质材料层。这样的烧结技术对于制造该导电迹线是有效的且准确的。待被烧结的材料包括导电材料颗粒，诸如金属颗粒(例如，银颗粒)和一些有机材料(例如，粘结剂、分散剂、涂层材料等)。替代地，使用其他印刷技术来在该图案化电介质材料层上设置待被烧结的材料。
应注意，上文提及的实施方案例示而非限制本发明，且本领域技术人员将能够设计许多替代实施方案。
在权利要求中，放置在括号之间的任何参考标记不应被解释为限制权利要求。使用动词“包括”以及其动词变化不排除除了权利要求中阐明的元件或步骤之外的元件或步骤的存在。元件之前的冠词“一个”或“一”不排除多个这样的元件的存在。本发明可以通过包括几个不同元件的硬件来实施，并且可以通过适当编程的计算机来实施。在列举了若干装置的设备权利要求中，这些装置中的几个可以由同一个硬件物件实施。在相互不同的从属权利要求中记载某些措施这一事实并不指示这些措施的组合不能够被有利地使用。

Claims (17)

1.一种半导体功率器件(100，300)，包括：
-第一衬底(110，400)，所述第一衬底(110，400)包括开关半导体元件(115，415，465，465’，465”)和第一图案化导电层(112，113，412)，所述第一衬底(110，400)具有第一表面(111)，所述第一图案化导电层(112，113，412)设置在所述第一表面(111)上，所述开关半导体元件(115，415，465，465’，465”)被设置在所述第一图案化导电层(112，113，412)上，
-第二衬底(120，450)，所述第二衬底(120，450)包括第二图案化导电层(122，422)和面向所述第一表面(111)的第二表面(121)，所述第二图案化导电层(122，422)被设置在所述第二表面(121)上，
-导电迹线(132，432)和电介质材料层(131，431)的堆叠件(130，430)，所述电介质材料层(131，431)被至少部分地设置在所述第一图案化导电层(112，113，412)或所述第二图案化导电层(122，422)上，所述电介质材料层(131，431)将所述导电迹线(132，432)与设置有所述堆叠件(130，430)的所述图案化导电层(112，122，113，412，422)隔离，
-互连结构(140，141，440，440’，441，441’)，用于提供位于一侧的所述第一图案化导电层(112，113，412)、所述开关半导体元件(115)的表面或所述导电迹线(132，432)与位于另一侧的所述第二图案化导电层(122，422)或所述导电迹线(132，432)之间的至少一个电气连接。
2.根据权利要求1所述的半导体功率器件(100，300)，其中所述电介质材料层(131，431)在所述导电迹线(132，432)与设置有所述堆叠件的所述图案化导电层(112，122，113，412，422)之间具有至少20伏特的电介质击穿电压。
3.根据前述权利要求中的任一项所述的半导体功率器件(100，300)，还包括附加导电迹线(333)和附加电介质材料层(331)的附加堆叠件(330)，所述附加电介质材料层(331)被设置在所述第一图案化导电层(112，113，412)或所述第二图案化导电层(122，422)上，所述附加电介质材料层(331)将所述附加导电迹线(333)与设置有所述附加堆叠件(330)的所述图案化导电层(112，122，113，412，422)隔离。
4.根据前述权利要求中的任一项所述的半导体功率器件(100，300)，其中所述电介质材料包括环氧树脂或氧化物材料或阻焊剂，该氧化物材料诸如是氧化硅。
5.根据权利要求4所述的半导体功率器件(100，300)，其中所述电介质材料层(131，431)包括两个环氧树脂层。
6.根据前述权利要求中的任一项所述的半导体功率器件(100，300)，其中所述导电迹线(132，432)包括诸如银的金属，或所述导电迹线(132，432)包括环氧树脂，在所述环氧树脂中设置一定量的导电颗粒以获得导电的迹线，且可选地，所述导电颗粒包括银颗粒。
7.根据前述权利要求中的任一项所述的半导体功率器件(100，300)，其中所述导电迹线(132，432)包括固体多孔银。
8.根据前述权利要求中的任一项所述的半导体功率器件(100，300)，其中所述第一衬底(110，400)和所述第二衬底(120，450)中的至少一个包括陶瓷支撑层。
9.根据前述权利要求中的任一项所述的半导体功率器件(100，300)，其中所述开关半导体元件(115，415，465，465’，465”)包括基于宽禁带半导体材料的晶体管。
10.根据权利要求9所述的半导体功率器件(100，300)，其中所述宽禁带半导体材料包括SiC、GaN或金刚石。
11.根据前述权利要求中的任一项所述的半导体功率器件(100，300)，其中所述导电迹线(132，432)被电联接至以下中的至少一个：
-所述开关半导体元件(115，415，465，465’，465”)的栅极或基极，
-嵌入在所述半导体功率器件(100，300)中的传感器元件，
-嵌入在所述半导体功率器件(100，300)中的嵌入式驱动器元件，以及
-位于特定感测位置(L)处的所述第一图案化导电层(112，113，412)或所述第二图案化导电层(122，422)，在该特定感测位置(L)处所述图案化导电层(112，122，113，412，422)的电压必须被感测。
12.一种用于向电动马达提供功率的马达驱动器，该马达驱动器包括根据权利要求1至11中的任一项所述的半导体功率器件(100，300)，用于切换提供至该电动马达的电流。
13.根据权利要求12所述的马达驱动器，其中该马达驱动器被配置为向该电动马达提供多相电信号，且其中该马达驱动器包括至少一个根据权利要求1至11中的任一项所述的半导体功率器件(100，300)，用于多相电信号的每个相。
14.一种制造半导体功率器件的方法(500)，该方法包括：
-获得(502)第一衬底，所述第一衬底包括开关半导体元件和第一图案化导电层，所述第一衬底具有第一表面，所述第一图案化导电层设置在所述第一表面上，所述开关半导体元件被设置在所述第一图案化导电层上，
-获得(504)第二衬底，所述第二衬底包括第二图案化导电层和第二表面，所述第二图案化导电层被设置在所述第二表面上，
-制造(506)导电迹线和电介质材料层的堆叠件，所述电介质材料层至少部分地在所述第一图案化导电层或所述第二图案化导电层上，所述电介质材料层将所述导电迹线与制造有所述堆叠件的图案化导电层隔离，
-获得(520)导电材料的互连元件，
-将该互连元件设置(520)在所述第一图案化导电层、所述开关半导体元件的表面、所述导电迹线或所述第二图案化导电层中的一个上，
-将所述第二衬底组装(524)成与所述第一衬底相对，使得所述第一表面面向所述第二表面，且使得在位于一侧的所述第一图案化导电层、所述开关半导体元件的表面或所述导电迹线与位于另一侧的所述第二图案化导电层或所述导电迹线之间获得至少一个电气连接。
15.根据权利要求14所述的制造半导体功率器件的方法(500)，其中制造(506)导电迹线和电介质材料层的堆叠件包括：
-将图案化电介质材料层设置(506)在所述第一图案化导电层或所述第二图案化导电层上，以及
-将所述导电迹线设置(514)在所述图案化电介质材料层上。
16.根据权利要求15所述的制造半导体功率器件的方法(500)，其中设置(506)所述图案化电介质材料层包括：
-将非图案化电介质材料层设置(510)在所述衬底的必须制造所述导电迹线和所述电介质材料层的堆叠件的第一表面或第二表面上，
-将图案化蚀刻保护层设置(511)在所述非图案化电介质材料层上，
-在不存在所述图案化蚀刻保护层的位置处蚀刻掉(512)所述非图案化电介质材料层，以及
-移除(513)所述图案化蚀刻保护层。
17.根据权利要求15和16中的任一项所述的制造半导体功率器件的方法(500)，其中将所述导电迹线设置(514)在所述图案化电介质材料层上包括：
-将待被烧结的材料设置(516)在所述图案化电介质材料层上，可选地，用丝网印刷来提供该待被烧结的材料的设置，
-烧结(518)包括设置有所述图案化电介质材料层的所述图案化导电层的所述衬底，以获得导电迹线。
CN201580083426.0A 2015-09-30 2015-09-30 包括附加迹线的半导体功率器件及制造半导体功率器件的方法 Active CN108028242B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/EP2015/072540 WO2017054855A1 (en) 2015-09-30 2015-09-30 A semiconductor power device comprising additional tracks and method of manufacturing the semiconductor power device

Publications (2)

Publication Number Publication Date
CN108028242A true CN108028242A (zh) 2018-05-11
CN108028242B CN108028242B (zh) 2021-08-17

Family

ID=54252284

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580083426.0A Active CN108028242B (zh) 2015-09-30 2015-09-30 包括附加迹线的半导体功率器件及制造半导体功率器件的方法

Country Status (6)

Country Link
US (1) US10332828B2 (zh)
EP (1) EP3151274B1 (zh)
JP (1) JP6697547B2 (zh)
CN (1) CN108028242B (zh)
ES (1) ES2851902T3 (zh)
WO (1) WO2017054855A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112687659A (zh) * 2019-10-18 2021-04-20 台湾积体电路制造股份有限公司 半导体结构和用于形成半导体结构的方法
CN112687659B (zh) * 2019-10-18 2024-06-11 台湾积体电路制造股份有限公司 半导体结构和用于形成半导体结构的方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113140472A (zh) * 2020-01-20 2021-07-20 北京新能源汽车股份有限公司 冷却功率模块的制作工艺

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0427143A2 (de) * 1989-11-07 1991-05-15 IXYS Semiconductor GmbH Leistungshalbleitermodul
FR2786657B1 (fr) * 1998-11-27 2001-06-01 Alstom Technology Composant electronique de puissance comportant des moyens de refroidissement et procede de fabrication d'un tel composant
US6911724B1 (en) * 2001-09-27 2005-06-28 Marvell International Ltd. Integrated chip package having intermediate substrate with capacitor
JP2010098000A (ja) * 2008-10-14 2010-04-30 Fuji Electric Systems Co Ltd 半導体装置の製造方法及び半導体装置
CN103872000A (zh) * 2012-12-14 2014-06-18 台湾积体电路制造股份有限公司 用于半导体封装件的凸块结构
JP2014143276A (ja) * 2013-01-23 2014-08-07 Sumitomo Electric Ind Ltd 半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ES2072348T3 (es) 1989-11-07 1995-07-16 Lepetit Spa Procedimiento de recuperacion del antibiotico a/16686.
US6737301B2 (en) * 2000-07-13 2004-05-18 Isothermal Systems Research, Inc. Power semiconductor switching devices, power converters, integrated circuit assemblies, integrated circuitry, power current switching methods, methods of forming a power semiconductor switching device, power conversion methods, power semiconductor switching device packaging methods, and methods of forming a power transistor
FR2853808B1 (fr) 2003-04-09 2006-09-15 Alstom Module de commutation de puissance et ondulateur equipe de ce module
US7232957B2 (en) * 2003-09-25 2007-06-19 Sanyo Electric Co., Ltd. Hybrid integrated circuit device and method of manufacturing the same
US7829989B2 (en) * 2005-09-07 2010-11-09 Alpha & Omega Semiconductor, Ltd. Vertical packaged IC device modules with interconnected 3D laminates directly contacts wafer backside
US7999369B2 (en) 2006-08-29 2011-08-16 Denso Corporation Power electronic package having two substrates with multiple semiconductor chips and electronic components
US9147644B2 (en) * 2008-02-26 2015-09-29 International Rectifier Corporation Semiconductor device and passive component integration in a semiconductor package
JP4492695B2 (ja) * 2007-12-24 2010-06-30 株式会社デンソー 半導体モジュールの実装構造
US8358017B2 (en) * 2008-05-15 2013-01-22 Gem Services, Inc. Semiconductor package featuring flip-chip die sandwiched between metal layers
US8102032B1 (en) * 2008-12-09 2012-01-24 Amkor Technology, Inc. System and method for compartmental shielding of stacked packages
US8581343B1 (en) * 2010-07-06 2013-11-12 International Rectifier Corporation Electrical connectivity for circuit applications
JP2012209388A (ja) * 2011-03-29 2012-10-25 Toyota Industries Corp コイル形成方法、及びコイル
WO2013021750A1 (ja) * 2011-08-11 2013-02-14 古河電気工業株式会社 配線基板およびその製造方法ならびに半導体装置
JP5202714B1 (ja) * 2011-11-18 2013-06-05 田中貴金属工業株式会社 金属配線形成用の転写基板及び前記転写用基板による金属配線の形成方法
JP2013206902A (ja) * 2012-03-27 2013-10-07 Sekisui Chem Co Ltd パワー半導体モジュール用部品の製造方法
JP2014099574A (ja) * 2012-11-15 2014-05-29 Itabashi Seiki Kk リードフレーム放熱基板とその製造方法
JP6130238B2 (ja) * 2013-06-14 2017-05-17 ルネサスエレクトロニクス株式会社 半導体装置および電子装置
JP2015076442A (ja) * 2013-10-07 2015-04-20 ローム株式会社 パワーモジュールおよびその製造方法
US10141201B2 (en) * 2014-06-13 2018-11-27 Taiwan Semiconductor Manufacturing Company Integrated circuit packages and methods of forming same
US10714428B2 (en) * 2015-05-08 2020-07-14 Agile Power Switch 3D—Integration Apsi3D Semiconductor power device and a method of assembling a semiconductor power device
US9666539B1 (en) * 2015-12-03 2017-05-30 International Business Machines Corporation Packaging for high speed chip to chip communication

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0427143A2 (de) * 1989-11-07 1991-05-15 IXYS Semiconductor GmbH Leistungshalbleitermodul
FR2786657B1 (fr) * 1998-11-27 2001-06-01 Alstom Technology Composant electronique de puissance comportant des moyens de refroidissement et procede de fabrication d'un tel composant
US6911724B1 (en) * 2001-09-27 2005-06-28 Marvell International Ltd. Integrated chip package having intermediate substrate with capacitor
JP2010098000A (ja) * 2008-10-14 2010-04-30 Fuji Electric Systems Co Ltd 半導体装置の製造方法及び半導体装置
CN103872000A (zh) * 2012-12-14 2014-06-18 台湾积体电路制造股份有限公司 用于半导体封装件的凸块结构
JP2014143276A (ja) * 2013-01-23 2014-08-07 Sumitomo Electric Ind Ltd 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112687659A (zh) * 2019-10-18 2021-04-20 台湾积体电路制造股份有限公司 半导体结构和用于形成半导体结构的方法
CN112687659B (zh) * 2019-10-18 2024-06-11 台湾积体电路制造股份有限公司 半导体结构和用于形成半导体结构的方法

Also Published As

Publication number Publication date
JP6697547B2 (ja) 2020-05-20
JP2018530920A (ja) 2018-10-18
EP3151274B1 (en) 2020-11-11
US10332828B2 (en) 2019-06-25
EP3151274A1 (en) 2017-04-05
WO2017054855A1 (en) 2017-04-06
ES2851902T3 (es) 2021-09-09
US20180277475A1 (en) 2018-09-27
CN108028242B (zh) 2021-08-17

Similar Documents

Publication Publication Date Title
TWI313504B (en) Thermally enhanced electronic flip-chip packaging with external-connector-side die and method
CN1848308B (zh) 具有pptc层之间的有源元件的表面安装多层电路保护装置
WO2012062274A2 (de) Leistungshalbleitermodul und verfahren zur herstellung eines gesinterten leistungshalbleitermoduls mit temperaturfühler
CN105529317B (zh) 嵌入式封装装置
US7995351B2 (en) Printed board
US8987875B2 (en) Balanced stress assembly for semiconductor devices
WO2018135239A1 (ja) 半導体装置および電力変換装置
CN104103611B (zh) 加压加热接合结构及加压加热接合方法
CN107204300A (zh) 用于制造芯片复合结构的方法
US3753056A (en) Microwave semiconductor device
TW200511534A (en) Tape circuit substrate and semiconductor chip package using the same
US10043729B1 (en) Power electronics module
EP3584833B1 (en) Power module with improved alignment
JPS62124758A (ja) パワ−半導体モジユ−ル
CN110391196A (zh) 半导体装置
CN104425413B (zh) 半导体装置及其制造和运行方法和制造半导体组件的方法
JP2017123360A (ja) 半導体モジュール
CN108028242A (zh) 包括附加迹线的半导体功率器件及制造半导体功率器件的方法
JP6958274B2 (ja) 電力用半導体装置
CN105280564B (zh) 载体、半导体模块及其制备方法
CN104867903B (zh) 电子模块
WO2024109434A1 (zh) 一种GaN器件封装结构及其封装方法
EP1447848A3 (en) Semi conductor integrated circuit including anti-fuse and method for manufacturing the same
US20230268278A1 (en) Electronic circuit module
JP2023541323A (ja) 電気接点構成、パワー半導体モジュール、電気接点構成の製造方法、およびパワー半導体モジュールの製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant