JP2023541323A - 電気接点構成、パワー半導体モジュール、電気接点構成の製造方法、およびパワー半導体モジュールの製造方法 - Google Patents

電気接点構成、パワー半導体モジュール、電気接点構成の製造方法、およびパワー半導体モジュールの製造方法 Download PDF

Info

Publication number
JP2023541323A
JP2023541323A JP2023519926A JP2023519926A JP2023541323A JP 2023541323 A JP2023541323 A JP 2023541323A JP 2023519926 A JP2023519926 A JP 2023519926A JP 2023519926 A JP2023519926 A JP 2023519926A JP 2023541323 A JP2023541323 A JP 2023541323A
Authority
JP
Japan
Prior art keywords
contact
power semiconductor
electrical
insulating
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2023519926A
Other languages
English (en)
Other versions
JP7487411B2 (ja
Inventor
シュダーラー，ユルゲン
モーン，ファビアン
リウ，チュンレイ
プーコ，ヨーナス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Energy Ltd
Original Assignee
Hitachi Energy Switzerland AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Energy Switzerland AG filed Critical Hitachi Energy Switzerland AG
Publication of JP2023541323A publication Critical patent/JP2023541323A/ja
Application granted granted Critical
Publication of JP7487411B2 publication Critical patent/JP7487411B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Inverter Devices (AREA)

Abstract

本発明は、パワー半導体モジュール（１０）の少なくとも２つのパワー半導体素子（２）に電気的に接触するための電気接点構成（１）に関し、電気接点構成（１）は、少なくとも２つのボンドワイヤ（９）と、交流接点、正の直接点、および正の直接点を含む少なくとも３つの電気接点（３）とを備え、電気接点（３）の各々は、接地電位部（４）と、接点部（６ａ，６ｂ，６ｃ）と、接地電位部（４）を接点部（６ａ，６ｂ，６ｃ）から電気的に絶縁するための絶縁部（５ａ，５ｂ，５ｃ）とを含み、絶縁部（５ａ，５ｂ，５ｃ）は、接地電位部（４）上に設けられ、接点部（６ａ，６ｂ，６ｃ）は、絶縁部（５ａ，５ｂ，５ｃ）上に設けられ、少なくとも３つの電気接点（３）の少なくとも２つは、少なくとも２つの分離された電気接点（３）の絶縁部（５ａ，５ｂ，５ｃ）の間に間隙（Ｇ）を有することによって、および少なくとも２つの分離された電気接点（３）の接点部（６ａ，６ｂ，６ｃ）の間に間隙（Ｇ）を有することによって、分離される。少なくとも１つの第１のボンドワイヤ（９）は、正の直接点の接点部（６ｂ）上に配置された第１のパワー半導体素子（２）を交流接点の接点部（６ａ）と接続し、少なくとも１つの第２のボンドワイヤ（９）は、交流接点の接点部（６ａ）上に配置された第２のパワー半導体素子（２）を負の直流接点の接点部（６ｃ）とを接続する。

Description

本発明は、パワー半導体モジュールの少なくとも１つのパワー半導体素子に電気的に接触するための電気接点構成であって、複数の電気接点を含む電気接点構成に関する。本発明はまた、電気接点構成を備えるパワー半導体モジュールに関する。本発明はまた、電気接点構成を有するパワー半導体モジュールを製造する方法に関する。
ＷＯ ２０１６／１５０５８３ Ａ１は、パワー半導体素子に関し、このパワー半導体素子は、上側表面および裏側表面を備え、裏側表面は、パワー半導体素子を基板メタライゼーションに接続するように設計され、上側表面は、裏側表面の反対側に位置し、上側表面は、少なくとも１つのマイグレーションバリアなどを備え、この少なくとも１つのマイグレーションバリアは、少なくとも部分的にパワー半導体素子の上側表面を形成する。
本発明の目的は、改善された電気接点構成および改善されたパワー半導体モジュールを提供することである。例えば、本発明の目的は、電気化学的マイグレーションおよび／または腐食の発生を低減しながら、より安価な生産可能な電気接点構成およびより安価な生産可能なパワー半導体モジュールを提供することである。
本発明の目的は、独立請求項の特徴によって解決される。修正された実施形態は、従属請求項において詳述される。
第１の局面によれば、この目的は、パワー半導体モジュールの少なくとも２つのパワー半導体素子に電気的に接触するための電気接点構成によって解決される。電気接点構成は、少なくとも２つのボンドワイヤと、交流接点、正の直接点、および正の直接点を含む少なくとも３つの電気接点とを備え、電気接点の各々は、接地電位部と、接点部と、接地電位部を接点部から電気的に絶縁するための絶縁部とを含み、絶縁部は、接地電位部上に設けられ、接点部は絶縁部上に設けられ、少なくとも３つの電気接点のうちの少なくとも２つは、少なくとも２つの分離された電気接点の絶縁部間に間隙を有することによって、および少なくとも２つの分離された電気接点の接点部間に間隙を有することによって、分離される。少なくとも１つの第１のボンドワイヤは、正の直接点の接点部上に配置された第１のパワー半導体素子を交流接点の接点部と接続し、少なくとも１つの第２のボンドワイヤは、交流接点の接点部上に配置された第２のパワー半導体素子を負の直流接点の接点部と接続する。
パワー半導体素子は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などのトランジスタであってもよい。ＩＧＢＴは、パワーエレクトロニクスに用いられる半導体素子であり、というのも、それは、良好なオン状態特性、高い逆電圧、ロバスト性というバイポーラトランジスタの利点と、最小ゲート電流で制御できるＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）などの電界効果トランジスタの利点とを兼ね備えているからである。
ＭＯＳＦＥＴは、電極であり、ゲート、ドレイン、およびソースを備える、少なくとも３つの端子を有する能動半導体素子である。パワーＭＯＳＦＥＴに関しては、通常、プレーナ型ＭＯＳＦＥＴおよびトレンチ型ＭＯＳＦＥＴと呼ばれる２つの設計がある。トレンチ型ＭＯＳＦＥＴ技術は、より高いセル密度という利点を有する。しかしながら、この技術に基づくＭＯＳＦＥＴは、プレーナ型ＭＯＳＦＥＴよりも製造が困難である。
パワーＭＯＳＦＥＴは、約１立方センチメートルの素子体積で、最大数百アンペアおよび最大約１０００ボルトの大きな電流および電圧を伝導ならびに遮断するために最適化された金属酸化物半導体電界効果トランジスタの特殊化バージョンである。
パワー半導体モジュールは、いくつかのパワー半導体素子からなる構成を提供する。これらのパワー半導体素子は、ベースプレートであり、パワー半導体素子を担持し、必要に応じて電気的および熱的接触ならびに電気的絶縁を提供するパワー電子基板上に、はんだ付けまたは焼結されてもよい。
接地電位部は、材料の１つまたはいくつかの層を含んでもよく、電気接点を半導体モジュールのベースプレートに接地するよう構成される。絶縁部は、接地電位部を電気接点部から電気的に絶縁する。絶縁部と接点部とは、例えば、別々の層として設けられてもよい。接点部は、少なくとも１つのパワー半導体素子に接触するよう構成される。接点部は、基板からなってもよい。接点部は、絶縁部とともに形成されてもよい。接点部は、絶縁部の一部であってもよく、それは、例えば、接点部が絶縁部に埋め込まれてもよく、または絶縁部上に完全に配置されてもよいことを意味する。
第２の局面によれば、この目的は、第１の局面による電気接点構成を備えるパワー半導体モジュールによっても解決される。電気接点構成は、電気接点構成に言及する修正された実施形態のいずれかに従って修正されてもよい。第２の局面によるパワー半導体モジュールの特徴は、電気接点構成を参照する修正された実施形態に従って修正されてもよい。
第３の局面によれば、この目的は、パワー半導体モジュールの少なくとも２つのパワー半導体素子に電気的に接触するための電気接点構成を伴うパワー半導体モジュール、特に、第１の局面による電気接点構成を伴う第２の局面によるパワー半導体モジュールを製造するための方法によっても解決される。電気接点構成は、少なくとも２つのボンドワイヤと、交流接点、正の直接点、および正の直接点を含む少なくとも３つの電気接点とを備える。この方法は、電気接点の少なくとも３つを製造するために、接地電位部を形成するステップと、接地電位部上に絶縁部を形成するステップと、絶縁部上に接点部を形成するステップとを含み、少なくとも３つの電気接点のうちの少なくとも２つは、少なくとも２つの分離された電気接点の絶縁部間に間隙を有することによって、および少なくとも２つの分離された電気接点の接点部間に間隙を有することによって、分離される。この方法は、さらに、正の直流接点の接点部に第１のパワー半導体素子を配置するステップと、少なくとも１つの第１のボンドワイヤを使用して、第１のパワー半導体素子を交流接点の接点部と接続するステップと、交流接点の接点部上に第２のパワー半導体素子を配置するステップと、少なくとも１つの第２のボンドワイヤを用いて、第２のパワー半導体素子を負の直流接点の接点部と接続するステップとを含む。
第３の局面による方法の特徴は、電気接点構成に言及する修正された実施形態の特徴のいずれかに従って修正されてもよい。
上記のすべての局面において提示される本発明の利点は、異なる分離された電気接点の接点部が、それらが同じ絶縁部（または基板部）上に提供されるのではなく、接点部が別個の絶縁部（または基板部）上に提供されることを確実にするよう、分離されることである。異なる電気接点部上に配置されたパワー半導体モジュール間の電気的接続は、１つ以上のボンドワイヤによって確立される。
それによって、本発明は、パワー半導体モジュールにおける電気化学的マイグレーションを防止するか、または少なくとも著しく減速させる。これは、マルチ基板モジュール設計を適用して、高表面電界での短い経路による金属のマイグレーションの傾向がある基板表面絶縁間隙を排除することによって達成される。
本発明の第１および第２の局面による電気接点構成およびパワー半導体モジュールの別の利点は、先行技術によるモジュールレイアウトにあわせて容易に改造することができ、費用集約的な材料を必要とせず、またはそうでなければ、危険な設計および製造上の変更を必要としないことである。
修正された実施形態によれば、任意の電気接点の絶縁部および接点部は、互いの間に間隙をおいて位置決めされる。したがって、この修正された実施形態によって、前述の本発明の利点は、パワー半導体モジュールの電気接点の各々に対して提供される。
修正された実施形態によれば、任意の電気接点の絶縁部は、互いの間に間隙を伴って位置決めされ、任意の電気接点の接点部は、互いの間に間隙を伴って位置決めされる。これは、個々の電気接点の接地を切り離すという利点を有する。
修正された実施形態によれば、分離された電気接点の接地電位部は、互いの間に間隙をおいて位置決めされる。これは、パワー半導体モジュールの電気接点の各々について個々の電気接点の接地を切り離すという利点を有する。代替として、電気接点の接地電位部は、接続されるかまたは一体であってもよく、言い換えると、接地電位部間に間隙がなくてもよい。
修正された実施形態によれば、任意の電気接点の接地電位部は、互いの間に間隙をおいて位置決めされる。言い換えれば、電気接点構成は、少なくとも、さらなる電気接点を必要としないパワー半導体素子を有するいくつかの種類の半導体モジュールに適している３つの電気接点を備えてもよい。この修正された実施形態の利点は、任意の電気接点の接地の切り離しが改善されることである。
修正された実施形態によれば、電気接点構成は、交流接点、正の直流接点、負の直流接点、ゲート接点、および補助回路接点である少なくともまたは正確に５つの電気接点を備える。それによって、電気接点構成は、制御接点を必要とする半導体素子に適している。また、補助接点を有する、より複雑な回路が、実現可能であってもよい。
修正された実施形態によれば、少なくとも３つまたは少なくとも５つの電気接点のうちの少なくとも１つが、少なくとも３つまたは少なくとも５つの電気接点のうちの別の電気接点上に提供される。これは、冷却されるべきパワー半導体素子が電気接点のうちのいくつかの電気接点の接点部に配置されない電気接点構成の例示的な設計であろう。これにより、電気接点構成の、よりコンパクトな構成を、提供することができる。
修正された実施形態によれば、少なくとも３つまたは少なくとも５つの電気接点のうちの１つは、少なくとも３つまたは少なくとも５つの電気接点のうちの他の１つ上に設けられる。例えば、負側の直流接点は、交流接点上に設けられてもよく、それによって、例えば、負側の直流接点は、交流接点の接点部上に設けられてもよく、または交流接点の絶縁部上に設けられてもよい。
修正された一実施形態によれば、電気接点構成は、少なくとも１つの半導体素子のゲートに接触するためのゲート接点部の形態の接点部を伴うゲート接点の形態の少なくとも１つの電気接点を備え、ゲート接点部は、別の電気接点の絶縁部上に設けられる。例えば、接触される少なくとも１つの半導体素子がハイサイド半導体素子である場合、ゲート接点部は、交流接点の絶縁部に設けられてもよい。代替的に、接触される少なくとも１つの半導体素子がローサイド半導体素子である場合、ゲート接点部は、負の直流接点の絶縁部に設けられてもよい。別の例によれば、ゲート接点部は、ゲート絶縁部の形態の絶縁部上に設けられてもよく、ゲート絶縁部は、少なくとも１つの他の電気接点の接点部上に設けられるか、またはゲート絶縁部は、エミッタ接点の接点部上に設けられる。
この文脈における少なくとも１つの半導体素子は、トランジスタ、例えばＩＧＢＴまたはＭＯＳＦＥＴであってもよい。
１つの修正された実施形態によれば、接点部は、少なくとも１つのメタライゼーション領域を含むか、または接点部は、少なくとも１つのメタライゼーション領域からなるか、または少なくとも１つのメタライゼーション領域から形成される。この実施形態では、電気接点は、電気接点のメタライゼーション領域が１００Ｖ以上の電圧電位差で動作可能であるように、互いに対して位置決めされるか、または、２つの隣接する電気接点が、当該２つの隣接する電気接点のメタライゼーション領域が１００Ｖ以上の電位差で動作可能であるように、電気接点間に間隙を伴って位置決めされる。このように、高電圧電位差が、電気化学的マイグレーションおよび／または腐食の高リスクなしに存在し得る。異なる分離された電気接点の接点部は、分離された接点部が分離された絶縁部上に設けられることを確実にするよう分離されてもよく、少なくとも１つのメタライゼーションは絶縁間隙がなくてもよい。
修正された一実施形態によれば、絶縁部は、セラミック絶縁材料を含むか、またはセラミック絶縁材料から作製される。絶縁部は、直接接合された銅基板、活性金属ろう付け基板、直接接合されたアルミニウム基板、絶縁された金属基板、またはフレックスフォイル技術のうちの少なくとも１つを含むか、それから形成される／それによるか、またはそれの一部であってもよい。
修正された一実施形態によれば、絶縁部および接点部は、接地電位部を接点部から電気的に絶縁および／または分離するための経路長が１ｍｍ以上または３ｍｍ以上で設計される。絶縁部および接点部は、接地電位部を接点部から電気的に絶縁および／または分離するための経路長が１ｍｍ以上である絶縁部の縁部の接点部自由縁を提供するように設計されてもよい。
修正された一実施形態によれば、少なくとも１つの電気接点の絶縁部および接点部は、接地電位部と接点部との間に、互いに直交する少なくとも２方向に延在する電界のマイグレーション経路を提供するように設計される。これにより、電気化学的マイグレーションのリスクがさらに低減される。
図面の簡単な説明
本発明のこれらおよび他の局面は、以下に記載される実施形態から明らかになり、それらを参照して解明されるであろう。図では、同様の構成要素の様々な例がアルファベットの添え字によって示されている。さらに、実質的に同様の機能を有する要素には同様の参照符号が使用されるが、これらの要素は、すべての詳細において同一である必要はない。
半導体モジュールのための電気接点構成の概略断面図を示す。 本発明の一実施形態によるパワー半導体モジュールのための電気接点構成の概略断面図を示す。 本発明のさらなる実施形態による、パワー半導体モジュールのための電気接点構成の概略断面図を示す。 本発明の一実施形態によるパワー半導体モジュールの概略上面図を示す。
実施形態の説明
図１は、パワー半導体モジュール、例えば図４に示すパワー半導体モジュール１０のための電気接点構成１を示す。電気接点構成１は、例えば、低減された電気化学的マイグレーションを提供するために、マルチ基板構成で設計される。
電気接点構成１はベースプレート８を備え、ベースプレート８上には、各々接地電位部４、絶縁部５および接点部６を有する２つの電気接点３が配置されている。２つの電気接点３は、間隙Ｇによって互いに離間される。言い換えると、電気接点の接地電位部４、絶縁部５および接点部６は、ベースプレート８上において互いの間に間隙Ｇをおいて位置決めされる。
２つ（またはそれより多い）の電気接点３をマルチ基板構成の異なる部分に分離することによって、基板の各それぞれの部分に対してわずか１つの連続的な接点部６（上側メタライゼーション）が必要とされる。言い換えれば、電力端子に対応する各電気接点３の接点部６は共通電位にある。しかしながら、例えば、対応する電力端子電圧に対する制御ゲート電圧などの密接に関連する電位上の制御端子に接続されるさらなる接点部が、同じ絶縁部、すなわち、基板の同じ部分に配置されてもよい。典型的には、そのような端子および対応するモジュール内部電気接点は、比較的低い電位差、すなわち、１５Ｖ以下だけ異なることになる。
対照的に、従来のパワーモジュールでは、複数の異なる電力接点部、すなわち、正の直流、負の直流、および／または交流は、典型的には、共通の絶縁部、例えば、共通のセラミック基板上に配置される。したがって、従来のパワーモジュールでは、共通のセラミック基板にわたって著しく異なる電位が生じ、メタライゼーション領域の異なる接点部間の絶縁間隙にわたって望ましくない電気化学的マイグレーションをもたらす。したがって、接点部６を形成するメタライゼーション領域に絶縁間隙がなければ有利である。
絶縁部５は、接地電位部４を接点部６から電気的に絶縁するように構成されており、絶縁部５は、接地電位部４上に設けられている。例示のために、絶縁部５を通過する電界Ｅのいくつかの電界線が図１に示されている。絶縁部５と接点部６とは、接地電位部４と接点部６との間に、互いに直交する少なくとも２方向に延在するマイグレーション経路を形成するように設計されている。図１では、マイグレーション経路道Ｐとも呼ばれるマイグレーション経路Ｐが例示のために示されている。マイグレーション経路Ｐは、接点部６と接地電位部４との間の電気化学的マイグレーションの経路である。本発明による電気接点３の構成によって、マイグレーション経路Ｐの長さを著しく増大させ得る。
記載される電気接点３の設計は、隣接する接点部、例えば、接点部６ａと６ｂとの間の金属イオンの電気化学的マイグレーションを防止するかまたは少なくとも軽減することに注目されたい。これは、部分的には、接点部６ａおよび６ｂを担持する絶縁部５ａおよび５ｂの間隙Ｇを通した中断によって達成される。したがって、接点部６ａと接点部６ｂとの間に直接的なマイグレーション経路は存在しない。さらに、いかなる間接的なマイグレーション経路も、マイグレーション経路Ｐによって示されるように、かなり長い。
加えて、ベースプレート８が、動作中に、電気的接地などの基準電位、またはヒートスプレッダなどの冷却構成の電位に接続される場合、すべての接地電位部４が同じ電位、すなわちベースプレート８の電位にあるので、マイグレーション経路Ｐは、効果的に接地電位部４で終わる。
さらに、電気接点３の幾何学的設計により、マイグレーション経路Ｐの少なくとも一部は電界と平行に延在せず、最初に電気化学的マイグレーションを引き起こす。さらに、２つの隣接する絶縁部、例えば絶縁部５ａおよび５ｂにおける電界は、同じように方向付けられ得、したがって、１つの接点部、例えば接点部６ａから、別の接点部、例えば接点部６ｂへの、金属イオンの間接的なマイグレーションを防止する。
望ましくない電気化学的マイグレーションに関する利点に加えて、間隙Ｇを設けることにより、隣接する接点部、例えば接点部６ａと６ｂとの間の沿面漏れ経路もかなり増大され、したがって、特に湿潤環境または他の制御されていない環境において、より良好な電気的絶縁を可能にする、という事実が注目される。
図２は、本発明の一実施形態によるパワー半導体モジュール、例えば図４に示すパワー半導体モジュール１０のための電気接点構成１の概略断面図を示す。電気接点構成１は、ベースプレート８を備え、その上には、３つの電気接点３が、各々、接地電位部４、絶縁部５ａ，５ｂ，５ｃ、および接点部６ａ，６ｂ，６ｃを伴い、互いの間に間隙Ｇを有して配置される。電気接点３は、交流接点、正の直流接点および負の直流接点である。図２に中間電気接点３として示される交流接点は、接地電位部４（文字でさらに特定されない）に加えて、絶縁部５ａおよび接点部６ａを含む。図２の左側に示される正の直流接点は、接地電位部４（文字でさらに特定されない）に加えて、絶縁部５ｂおよび接点部６ｂを含む。図２の右側に示される負の直流接点は、接地電位部４（文字でさらに特定されない）に加えて、絶縁部５ｃおよび接点部６ｃを含む。
交流接点および正の直流接点は各々、パワー半導体素子２がそれぞれの接点部６ａ，６ｂ上に配置される。正の直流接点上のパワー半導体素子２は、ボンドワイヤ９を介して交流接点の接点部６ａに接続されている。また、交流接点上のパワー半導体素子２は、別のボンドワイヤ９を介して負の直流接点の接点部６ｃに接続されている。
すなわち、交流接点の接地電位部４、絶縁部５ａおよび接点部６ａは、交流接点上に直接配置されるパワー半導体素子２用の第１の基板を構成する。これに対応して、正の直流接点の接地電位部４、絶縁部５ｂおよび接点部６ｂは、正の直流接点上に直接配置されるパワー半導体素子２用の第２の基板を形成する。
さらに、図１に示されるような実施形態に関して説明される特徴は、図２に示されるような実施形態に相応して適用され、本明細書では再度繰り返されない。
図１および図２を参照して説明したように、間に間隙Ｇを有するこれらの電気接点３の構成は、電気接点構成の特定の分離された電気接点、または電気接点構成内のすべての電気接点に適用してもよい。
図３は、本発明のさらなる実施形態によるパワー半導体モジュール１０のための電気接点構成１の概略断面図を示す。
電気接点構成１は、ベースプレート８を備え、ベースプレート８の上部に、接地電位部４と、絶縁部５ａ，５ｂと、接点部６ａ，６ｂとを各々が有する２つの電気接点３が、互いの間に間隙Ｇをおいて配置されている。ベースプレート８に設けられた電気接点３は、正の直流接点（図３では左側に示されている）および交流接点（図３では右側に示されている）である。
さらに、負の直流接点である別の電気接点３が、他の電気接点３のうちの１つの上に位置決めされる。ここで、負の直流接点は、交流接点上に配置される。
交流接点は、接地電位部４（文字でさらに特定されない）の他に、絶縁部５ａおよび接点部６ａを有する。正の直流接点は、接地電位部４（文字でさらに特定されない）の他に、絶縁部５ｂおよび接点部６ｂを含む。負の直流接点は、接地電位部４（文字でさらに特定されない）の他に、絶縁部５ｃおよび接点部６ｃを含む。負の直流接点の接地電位部４は、交流接点の接点部６ａの上に配置される。代替的に、負の直流接点の接地電位部４を交流接点の絶縁部５ａの上に配置してもよい。
動作中、接点部６ａおよび６ｂの電位は、典型的には、電気的接地とは異なる。したがって、負の直流接点の接地電位部４を「ベース電位部」または「中間電位部」と呼んでもよい。しかしながら、参照を容易にするために、「接地電位部」という用語は、交流接点または正の直流接点といった別の構成要素の上に積み重ねられる電気接点３の導電部にも使用される。
負の直流接点の絶縁部５ｃは、負の直流接点の接地電位部４の上に配置され、負の直流接点の接点部６ｃは、負の直流接点の絶縁部５ｃの上に配置される。
交流接点および正の直流接点は、各々、それぞれの接点部６ａ，６ｂ上にパワー半導体素子２を備える。正の直流接点上のパワー半導体素子２は、ボンドワイヤ９を介して交流接点の接点部６ａに接続されている。さらに、交流接点上のパワー半導体素子２は、別のボンドワイヤ９を介して負の直流接点の接点部６ｃに接続されている。
すなわち、交流接点の接地電位部４と絶縁部５ａと接点部６ａとを含む第１の基板の上面に、第１のパワー半導体素子２が配置されている。これに対応して、正の直流接点の接地電位部４、絶縁部５ｂおよび接点部６ｂを含む第２の基板の上面に、第２のパワー半導体素子２が配置されている。２つの基板は、それらの厚み全体に沿って、間隙Ｇによって互いに分離されている。
図２および図３は、３つの電気接点を備える電気接点構成を示す。しかしながら、例えば上述の３つの電気接点に加えて、さらなる電気接点が存在してもよく、例えば図４に関して説明されるように、ゲート接点および／または補助回路接点が存在してもよい。
さらに、図１および図２に示されるような実施形態に関して説明される特徴は、図３に示されるような実施形態に相応に適用され、ここでは再度繰り返さない。
図１～図３に示す実施形態では、絶縁部５，５ａ，５ｂおよび５ｃの一部または全部並びに接点部６，６ａ，６ｂおよび６ｃの一部または全部は、接地電位部４を接点部６，６ａ，６ｂまたは６ｃから電気的に絶縁および／または分離するためにマイグレーション経路Ｐの長さを１ｍｍ以上または３ｍｍ以上に画定するように設計されてもよい。
図１～図３に示す実施形態では、絶縁部５，５ａ，５ｂ，５ｃおよび接点部６，６ａ，６ｂ，６ｃは、絶縁部５，５ａ，５ｂ，５ｃの縁部の接点部自由縁を提供するように設計されており、それは、ベースプレート８とは反対側を向いており、接地電位部４を接点部６，６ａ，６ｂ，６ｃ，６ｄから電気的に絶縁および／または分離するための経路長が１ｍｍ以上である。これらの実施形態では、接地電位部４もまた、ベースプレート８に向かって面する絶縁部５，５ａ，５ｂまたは５ｃの縁部の接点部自由縁を提供するように設計される。このため、接点部６，６ａ，６ｂ，６ｃ、絶縁部５，５ａ，５ｂ，５ｃ、および接地電位部４間で、間隙Ｇの幅が異なる。この点に関して代替的な設計も当然可能である。
言い換えると、図示の実施形態では、絶縁部５，５ａ，５ｂまたは５ｃは、ベースプレート８に平行な平面内で、それぞれの接点部６，６ａ，６ｂおよび６ｃから第１の距離だけ突出し、それぞれの接地電位部４から第２の距離だけ突出している。第１および第２の距離は、同じであっても異なっていてもよく、典型的なパワーエレクトロニクス用途では１ｍｍ以上であってもよい。絶縁部５，５ａ，５ｂまたは５ｃの厚みは、第１および／または第２の距離と同じであっても異なっていてもよく、典型的なパワーエレクトロニクス用途では１ｍｍ以上であってもよい。
図４は、本発明の一実施形態によるパワー半導体モジュール１０の概略上面図を示す。
パワー半導体モジュール１０は、接点部６ａを有する交流接点３ａと、接点部６ｂを有する正の直流接点３ｂと、接点部６ｃを有する負の直流接点３ｃと、ゲート接点部６ｄを有する２つのゲート接点７とを備える。接点の各々は、上述の電気接点３のうちの１つとして構成されてもよく、すなわち、接点部（ゲート接点７についてのみ示される）と、別個の絶縁部（絶縁部５ｄのみ示される）と、ベース接点部（図示せず）とを備える。それぞれの接地電位部、絶縁部および接点部は、ともになって、パワー半導体モジュール１０のそれぞれの基板を構成する。個々の基板は、図１に関して上述したように、共通のベースプレート（図示せず）上に配置されてもよい。
さらに、複数のパワー半導体素子２が設けられている。パワー半導体素子２は、ボンドワイヤ９を介して接点部６ａ，６ｂ，６ｃおよびゲート接点部６ｄならびに／またはそれぞれの基板のその他の接点部に接続されている。さらに、負の温度係数（ＮＴＣ）入力ポート１１およびＮＴＣ出力ポート１２を伴うサーミスタが示されている。
この実施形態では、ハイサイドパワー半導体素子２は、第１のボンドワイヤを介して正の直流接点の接点部６ｂに接続される第１の基板１３ａ上に配置される。ハイサイドパワー半導体素子２のゲート線は、第２の基板１３ｂ上に配置され、第２の基板１３ｂは、例えば第２のボンドワイヤを介して、交流電位に接続され、すなわち第３の基板１３ｃに接続され、第３の基板１３ｃは、次いで、交流接点の接点部６ａに接続される。
ローサイドパワー半導体素子２は、第３の基板１３ｃ上に配置され、第３の基板１３ｃは、第３のボンドワイヤを介して交流直流接点の接点部６ａに接続されている。ローサイドパワー半導体素子２のゲート線は、正の直流電位に接続される、すなわち、例えば、第４のボンドワイヤを介して、負の直流接点の接点部６ｃに接続される第４の基板１３ｄ上に配置される。これにより、例えばゲート接点部６ｄと第２および第４の基板の他の接点部との間の、絶縁間隙にわたる電位差が、最大 ＋／－１５ボルトまで及ぶことが保証され、それによって電気化学的マイグレーションのリスクが低減される。
図４に示されるように、記載される実施形態では、ゲート線および対応するゲート接点部６ｄは、半導体モジュールのバルク電流も搬送する基板上のメタライゼーションアイランド上に配置され、これは、それぞれのメタライゼーション部間の少量の電気化学的マイグレーションをもたらし得る。すべてのマイグレーションを回避するために、および／または沿面距離をさらに増加させるために、ゲート線および対応するゲート接点部６ｄは、別個の基板部分（図示せず）上にも形成されてもよい。
より詳細には、パワー半導体モジュール１０は、ＩＢＧＴ、（ＭＯＳ－）ＦＥＴ、ダイオードなどの複数のパワー半導体素子２が第１および第２の基板のそれぞれの導電部（図示せず）上に配置されたハーフブリッジを形成する。各パワー半導体素子２は、その実装面上に、すなわち、それが配置される接点のそれぞれの導電部と電気的に接触して、第１の電力端子を有し、その反対側の面上に、すなわち、実装面と反対側を向く面上に、第２の電力端子を有する。
ローサイドパワー半導体素子２およびハイサイドパワー半導体素子２の第２の電力端子は、それぞれの基板部分間の対応する電位差をブリッジするボンドワイヤ９を使用して別の基板の接点部（図示せず）と接続される。図示の実施形態では、ローサイドパワー半導体素子２およびハイサイドパワー半導体素子２は、ボンドワイヤ９を介して、それぞれ、第２の基板１３ｂおよび第４の基板１３ｄのそれぞれの接点部（図示せず）と接続される。他の実施形態では、それらは、図２および図３に関して説明した実施形態の接点部６ａおよび６ｃといった、他の電気接点の接点部と直接接続されてもよい。
より詳細には、第１および第３の基板１３ａおよび１３ｂの各々は、単一の導電部、すなわち上面メタライゼーションを備え、その上に、３つのグループの半導体素子２が配置され、それによって、それらの下側の第１の電力端子を共通電位に接続する。上述の実施形態では、ハイサイドパワー半導体素子２は、正の直流電位と接続された第１の基板１３ａの導電部上に配置され、ローサイドパワー半導体素子２は、交流電位と接続された第３の基板１３ｃの導電部上に配置される。各グループは、ＩＧＢＴ（図４では、ゲート端子が上部にある大きな正方形形状）と、フリーホイーリングダイオード（図４では、より小さい矩形形状）とを含む。各グループの上側の第２の電力端子は、複数のステッチされたボンドワイヤ９を使用して、並列に、それぞれ、第２および第３の基板１３ｂおよび１３ｄの上面メタライゼーションと接続される。
加えて、図示の実施形態では、各能動パワー半導体素子２は、制御または補助ゲート端子を有し、それは、ゲート接点部６ｄを有するそれぞれのゲート接点７を介して提供される制御電圧によって制御されてもよい。ゲート接点７の接点部６ｄは、第２の電力端子を接続するための接点部と同じ絶縁部５ｄ上に配置されてもよいし、図３に関して上述したように積層されてもよい。パワー半導体素子２がパワーダイオードである場合、制御または補助ゲート端子および対応するゲート接点７は省略されてもよい。他のタイプの補助接点は、短絡感知のために使用されてもよい温度センサの１つ以上の電気接点またはエミッタ接点を備えてもよい。
図４の実施形態は、電気化学的マイグレーションに対する強化された堅牢性を有する４基板バージョンとしてのパワー半導体モジュール１０を示す。本実施形態において、異なる電位に対応する基板１３ａ～１３ｄは、互いに離間している。
図を参照すると、既存のパワーモジュールの非常に単純で簡単な改造が可能であることが分かる。すべての基本的なチップ構成および電力回路線は、ほぼ同一に保たれ得る。構成に応じて、個々の基板間にもう少しより多くの空間を設ける必要がある場合があり、矩形の基板を適用する場合、なんらかのボンドワイヤの再配置が必要とされる場合がある。本実施形態では、図示されるすべての絶縁部（ここでは絶縁部５ｄ）は矩形である。矩形の絶縁部の代替として、例えばＬ字形または他の形状の絶縁部を適用することも選択肢である。
図１～図４を参照して説明した電気接点構成１およびパワー半導体モジュール１０のすべての上述の実施形態に関して、接点部６，６ａ，６ｂ，６ｃおよび６ｄは、少なくとも１つのメタライゼーション領域を含むか、または少なくとも１つのメタライゼーション領域からなるか、または少なくとも１つのメタライゼーション領域から形成される。電気接点３または７は、電気接点３または７のメタライゼーション領域が１００Ｖ以上の電圧電位差で動作可能であるように互いに対して位置決めされるか、または２つの隣接する電気接点３または７が、２つの隣接する電気接点３または７のメタライゼーション領域が１００Ｖ以上の電圧電位差で動作可能であるように、電気接点３または７間に間隙Ｇを伴って位置決めされる。このように、高電圧電位差が、電気化学的マイグレーションおよび／または腐食の高リスクなしに存在し得る。少なくとも１つのメタライゼーションは、絶縁間隙がなくてもよい。
絶縁部５，５ａ，５ｂ，５ｃ，および５ｄの各々は、セラミック絶縁材料（例えば、直接接合された銅基板、活性金属ろう付け基板、または直接接合されたアルミニウム基板の絶縁層）を含むかもしくはそれから形成されてもよく、またはポリマー絶縁（例えば、絶縁された金属基板、プリント回路基板、またはフレックスフォイル）を有する基板をベースとしてもよい。最後に、本発明の手法は、当然ながら、電気化学的マイグレーションを低減するために他の公知の手段と組み合わせることもできることに注目されたい。これらは、パリレン、ＡＬＤセラミック層などの保護コーティング、またはＡｕ、Ｐｄ、Ｎｉなどの活性の低い金属によるメタライゼーショントラックのオーバーめっき、またはエポキシモールド化合物もしくは水硬化セラミックなどの低水吸収および低水蒸気拡散の封入材料の適用であり得る。
本発明は、少なくとも３つの電気接点および対応する電力端子を含むハーフブリッジならびに少なくとも２つのパワー半導体素子を実現するパワーモジュールに関して説明されたが、開示された手法は、わずか２つの電気接点および対応する電力端子を含むスイッチ構成ならびに少なくとも１つのパワー半導体素子を実現するパワーモジュールにも適用され得る。
本開示は、以下の実施形態も含む：
実施形態１：パワー半導体モジュール（１０）の少なくとも１つのパワー半導体素子（２）に電気的に接触するための電気接点構成（１）であって、
電気接点構成（１）は、少なくとも２つの電気接点（３，７）を含み、
電気接点（３，７）の各々は、
接地電位部（４）と、
接点部（６，６ａ，６ｂ，６ｃ，６ｄ）と、
接地電位部（４）と接点部（６，６ａ，６ｂ，６ｃ，６ｄ）とを電気的に絶縁するための絶縁部（５，５ａ，５ｂ，５ｃ，５ｄ）とを含み、
絶縁部（５，５ａ，５ｂ，５ｃ，５ｄ）は、接地電位部（４）上に設けられており、
接点部（６，６ａ，６ｂ，６ｃ，６ｄ）は、絶縁部（５，５ａ，５ｂ，５ｃ，５ｄ）上に設けられており、
少なくとも２つの電気接点（３，７）は、分離された電気接点（３，７）の絶縁部（５，５ａ，５ｂ，５ｃ，５ｄ）の間に間隙（Ｇ）を有することによって、および分離された電気接点（３，７）の接点部（６，６ａ，６ｂ，６ｃ，６ｄ）の間に間隙（Ｇ）を有することによって、分離される。
実施形態２：先行する実施形態による電気接点構成（１）であって、
任意の電気接点（３，７）の絶縁部（５，５ａ，５ｂ，５ｃ，５ｄ）は、互いに間隙（Ｇ）を隔てて位置決めされ、
任意の電気接点（３，７）の接点部（６，６ａ，６ｂ，６ｃ，６ｄ）は、互いに間隙（Ｇ）を隔てて位置決めされる。
実施形態３：実施形態１または２による電気接点構成（１）であって、
分離された電気接点（３，７）の接地電位部（４）は、互いに間隙（Ｇ）を隔てて位置決めされ、
任意の電気接点（３，７）の接地電位部（４）は、互いに間隙（Ｇ）を隔てて位置決めされる。
実施形態４：先行する実施形態のいずれかによる電気接点構成（１）であって、
交流接点、正の直流接点および負の直流接点である少なくとも３つの電気接点（３，７）を備えるか、または
交流接点、正の直流接点、負の直流接点、ゲート接点、および補助回路接点である、少なくとも５つの電気接点（３，７）を備える。
実施形態５：実施形態４による電気接点構成（１）であって、
少なくとも３つまたは少なくとも５つの電気接点（３，７）のうちの少なくとも１つの電気接点は、少なくとも３つまたは少なくとも５つの電気接点（３，７）のうちの別の電気接点上に設けられるか、または、
少なくとも３つまたは少なくとも５つの電気接点（３，７）の１つは、少なくとも３つまたは少なくとも５つの電気接点（３，７）の他の１つ上に設けられるか、または、
負の直流接点は、交流接点上に設けられるか、または、
負の直流接点は、交流接点の接点部（６ａ）上または交流接点の絶縁部（５ａ）上に設けられる。
実施形態６：先行する実施形態のいずれかによる電気接点構成（１）であって、
少なくとも１つの半導体素子（２）のゲートに接触するためのゲート接点部（６ｄ）の形態の接点部を有するゲート接点（７）の形態の少なくとも１つの電気接点（７）を備え、
ゲート接点部（６ｄ）は、他の電気接点（３）の絶縁部（５，５ａ，５ｂ，５ｃ）上に設けられるか、または、
少なくとも１つの半導体素子（２）のゲートに接触するためのゲート接点部（６ｄ）の形態の接点部を有するゲート接点（７）の形態の少なくとも１つの電気接点（７）を備え、
接触される少なくとも１つの半導体素子がハイサイド半導体素子である場合、ゲート接点部（６ｄ）は、交流接点（６ａ）の絶縁部（５ａ）上に設けられ、および／または、
少なくとも１つの半導体素子（２）のゲートに接触するためのゲート接点部（６ｄ）の形態の接点部を有するゲート接点（７）の形態の少なくとも１つの電気接点（７）を備え、
接触される少なくとも１つの半導体素子がローサイド半導体素子である場合、前記ゲート接点部（６ｄ）は、負の直流接点（６ｃ）の絶縁部（５ｃ）上に設けられるか、または、
少なくとも１つの半導体素子（２）のゲートに接触するためのゲート接点部（６ｄ）の形態の接点部を有するゲート接点（７）の形態の少なくとも１つの電気接点（７）を備え、
ゲート接点部（６ｄ）は、ゲート絶縁部の形態の絶縁部（５ｄ）上に設けられており、
ゲート絶縁部（５ｄ）は、少なくとも１つの他の電気接点（３）の接点部（６，６ａ，６ｂ，６ｃ）上に設けられるか、または、
少なくとも１つの半導体素子（２）のゲートに接触するためのゲート接点部（６ｄ）の形態の接点部を有するゲート接点（７）の形態の少なくとも１つの電気接点（７）を備え、
ゲート接点部（６ｄ）は、ゲート絶縁部の形態の絶縁部（５ｄ）上に設けられており、
ゲート絶縁部（５ｄ）は、エミッタ接点の接点部（６ａ）上に設けられている。
実施形態７：先行する実施形態のいずれかによる電気接点構成（１）であって、
接点部（６，６ａ，６ｂ，６ｃ，６ｄ）は、少なくとも１つのメタライゼーション領域を含むか、または、
接点部（６，６ａ，６ｂ，６ｃ，６ｄ）は、少なくとも１つのメタライゼーション領域から形成され、
電気接点（３，７）は、電気接点（３，７）のメタライゼーション領域が１００Ｖ以上の電圧電位差で動作可能であるように、互いに対して位置決めされるか、または、
２つの隣接する電気接点（３，７）は、２つの隣接する電気接点（３，７）のメタライゼーション領域が１００Ｖ以上の電圧電位差で動作可能であるように、電気接点（３，７）間に間隙（Ｇ）を伴って、位置決めされる。
実施形態８：少なくとも１つのメタライゼーション領域には絶縁間隙がない、実施形態７による電気接点構成（１）。
実施形態９：先行する実施形態のいずれかによる電気接点構成（１）であって、
絶縁部（５，５ａ，５ｂ，５ｃ，５ｄ）はセラミック絶縁材料を含むか、もしくはセラミック絶縁材料で形成されるか、または、
絶縁部（５，５ａ，５ｂ，５ｃ，５ｄ）は、直接接合された銅基板、活性金属ろう付け基板、直接接合されたアルミニウム基板、絶縁された金属基板、フレックスフォイル技術、の少なくとも１つを含むか、またはそれから形成されるか／それによる。
実施形態１０：先行する実施形態のいずれかによる電気接点構成（１）であって、
絶縁部（５，５ａ，５ｂ，５ｃ，５ｄ）および接点部（６，６ａ，６ｂ，６ｃ，６ｄ）は、接地電位部（４）を接点部（６，６ａ，６ｂ，６ｃ，６ｄ）から電気的に絶縁するために１ｍｍ以上または３ｍｍ以上の経路長とともに設計されるか、または、
絶縁部（５，５ａ，５ｂ，５ｃ，５ｄ）および接点部（６，６ａ，６ｂ，６ｃ，６ｄ）は、絶縁部（５，５ａ，５ｂ，５ｃ，５ｄ）の縁部の接点部自由縁を提供するように設計されており、それは、接地電位部（４）を接点部（６，６ａ，６ｂ，６ｃ，６ｄ）から電気的に絶縁するための経路長が１ｍｍ以上である。
実施形態１１：先行する実施形態のいずれかによる電気接点構成（１）であって、
絶縁部（５，５ａ，５ｂ，５ｃ，５ｄ）および接点部（６，６ａ，６ｂ，６ｃ，６ｄ）は、接地電位部（４）と接点部（６，６ａ，６ｂ，６ｃ，６ｄ）との間に、互いに垂直な少なくとも２方向に延在する電界（Ｅ）のマイグレーション経路を提供するように設計される。
実施形態１２：先行する実施形態のいずれかによる電気接点構成（１）を備えるパワー半導体モジュール（１０）。
実施形態１３：パワー半導体モジュール（１０）の少なくとも１つのパワー半導体素子（２）に電気的に接触するための電気接点構成（１）の製造方法であって、
電気接点構成（１）は、少なくとも２つの電気接点（３，７）を含み、
本方法は、電気接点（３，７）のうちの少なくとも２つを製造するために、
接地電位部（４）を形成するステップと、
接地電位部（４）上に絶縁部（５，５ａ，５ｂ，５ｃ，５ｄ）を形成するステップと、
絶縁部（５，５ａ，５ｂ，５ｃ，５ｄ）上に接点部（６，６ａ，６ｂ，６ｃ，６ｄ）を形成するステップとを含み、
少なくとも２つの電気接点（３，７）が、分離された電気接点（３，７）の絶縁部（５，５ａ，５ｂ，５ｃ，５ｄ）の間に間隙（Ｇ）を有することによって、および分離された電気接点（３，７）の接点部（６，６ａ，６ｂ，６ｃ，６ｄ）の間に間隙（Ｇ）を有することによって、分離されるように製造される）。
実施形態１４：先行する実施形態１～１０のいずれかによる電気接点構成（１）を有するパワー半導体モジュール（１０）の製造方法であって、
実施形態１３による方法のステップと、少なくとも１つのパワー半導体素子（２）を製造するステップと、
パワー半導体素子（２）を電気接点構成（１）と電気的に接続するステップとを含む。
実施形態１５：パワー半導体モジュール（１０）の少なくとも１つのパワー半導体素子（２）、特にパワー半導体切換素子に電気的に接触するための電気接点構成（１）であって、
電気接点構成（１）は、少なくとも１つのボンドワイヤ（９）と、少なくとも２つの電気接点とを備え、
電気接点（３）の各々は、
接地電位部（４）と、
接点部（６ａ，６ｂ，６ｃ）と、
接地電位部（４）を接点部（６ａ，６ｂ，６ｃ）から電気的に絶縁するための絶縁部（５ａ，５ｂ，５ｃ）とを備え、
絶縁部（５ａ，５ｂ，５ｃ）は、接地電位部（４）上に設けられ、
接点部（６ａ，６ｂ，６ｃ）は、絶縁部（５ａ，５ｂ，５ｃ）上に設けられ、
少なくとも２つの電気接点（３）は、少なくとも２つの分離された電気接点（３）の絶縁部（５ａ，５ｂ，５ｃ）の間に間隙（Ｇ）を有することによって、および少なくとも２つの分離された電気接点（３）の接点部（６ａ，６ｂ，６ｃ）の間に間隙（Ｇ）を有することによって、分離され、
少なくとも１つのボンドワイヤ（９）は、少なくとも２つの電気接点のうちの第１の電気接点（３）の第１の接点部（６ｂ）に配置された少なくとも１つの半導体素子（２）を、少なくとも２つの電気接点のうちの第２の電気接点（３）の第２の接点部（６ａ）と接続する。
本考案は、図面および前述の説明において詳細に図示および説明されているが、そのような図示および説明は、例示的であり、限定的ではないと見なされるべきであり、本考案は、開示される実施形態に限定されない。開示される実施形態に対する他の変形形態は、図面、本開示、および特許請求の範囲の検討から、特許請求される発明を実施する際に当業者によって理解され、実施され得る。請求項において、「備える／含む（comprising）」という語は、他の要素またはステップを除外せず、不定冠詞「a」または「an」は、複数を除外しない。特定の手段が相互に異なる従属請求項に記載されているという単なる事実は、これらの手段の組み合わせを有利に使用することができないことを示すものではない。請求項におけるいかなる参照符号も、範囲を限定するものとして解釈されるべきではない。
１ 電気接点構成
２ パワー半導体素子
３ 電気接点
４ 接地電位部
５ 絶縁部
５ａ 交流接点の絶縁部
５ｂ 正の直流接点の絶縁部
５ｃ 負の直流接点の絶縁部
５ｄ ゲート接点の絶縁部
６ 接点部
６ａ 交流接点の接点部
６ｂ 正の直流接点の接点部
６ｃ 負の直流接点の接点部
６ｄ ゲート接点部
７ ゲート接点
８ ベースプレート
９ ボンドワイヤ
１０ パワー半導体モジュール
１１ ＮＴＣ入力ポート
１２ ＮＴＣ出力ポート
１３ 基板
Ｅ 電界
Ｇ 間隙
Ｐ マイグレーション経路
第１の局面によれば、この目的は、パワー半導体モジュールの少なくとも２つのパワー半導体素子に電気的に接触するための電気接点構成によって解決される。電気接点構成は、少なくとも２つのボンドワイヤと、交流接点、正の直流接点、および負の直流接点を含む少なくとも３つの電気接点とを備え、電気接点の各々は、接地電位部と、接点部と、接地電位部を接点部から電気的に絶縁するための絶縁部とを含み、絶縁部は、接地電位部上に設けられ、接点部は絶縁部上に設けられ、少なくとも３つの電気接点のうちの少なくとも２つは、少なくとも２つの分離された電気接点の絶縁部間に間隙を有することによって、および少なくとも２つの分離された電気接点の接点部間に間隙を有することによって、分離される。少なくとも１つの第１のボンドワイヤは、正の直流接点の接点部上に配置された第１のパワー半導体素子を交流接点の接点部と接続し、少なくとも１つの第２のボンドワイヤは、交流接点の接点部上に配置された第２のパワー半導体素子を負の直流接点の接点部と接続する。
第３の局面によれば、この目的は、パワー半導体モジュールの少なくとも２つのパワー半導体素子に電気的に接触するための電気接点構成を伴うパワー半導体モジュール、特に、第１の局面による電気接点構成を伴う第２の局面によるパワー半導体モジュールを製造するための方法によっても解決される。電気接点構成は、少なくとも２つのボンドワイヤと、交流接点、正の直流接点、および負の直流接点を含む少なくとも３つの電気接点とを備える。この方法は、電気接点の少なくとも３つを製造するために、接地電位部を形成するステップと、接地電位部上に絶縁部を形成するステップと、絶縁部上に接点部を形成するステップとを含み、少なくとも３つの電気接点のうちの少なくとも２つは、少なくとも２つの分離された電気接点の絶縁部間に間隙を有することによって、および少なくとも２つの分離された電気接点の接点部間に間隙を有することによって、分離される。この方法は、さらに、正の直流接点の接点部に第１のパワー半導体素子を配置するステップと、少なくとも１つの第１のボンドワイヤを使用して、第１のパワー半導体素子を交流接点の接点部と接続するステップと、交流接点の接点部上に第２のパワー半導体素子を配置するステップと、少なくとも１つの第２のボンドワイヤを用いて、第２のパワー半導体素子を負の直流接点の接点部と接続するステップとを含む。

Claims (15)

  1. パワー半導体モジュール（１０）の少なくとも２つのパワー半導体素子（２）に電気的に接触するための電気接点構成（１）であって、
    前記電気接点構成（１）は、少なくとも２つのボンドワイヤ（９）と、交流接点、正の直接点、および正の直接点を含む少なくとも３つの電気接点（３）とを備え、
    前記電気接点（３）の各々は、
    接地電位部（４）と、
    接点部（６ａ，６ｂ，６ｃ）と、
    前記接地電位部（４）を前記接点部（６ａ，６ｂ，６ｃ）から電気的に絶縁するための絶縁部（５ａ，５ｂ，５ｃ）とを備え、
    前記絶縁部（５ａ，５ｂ，５ｃ）は、前記接地電位部（４）上に設けられ、
    前記接点部（６ａ，６ｂ，６ｃ）は、前記絶縁部（５ａ，５ｂ，５ｃ）上に設けられ、
    前記少なくとも３つの電気接点（３）の少なくとも２つは、少なくとも２つの分離された電気接点（３）の前記絶縁部（５ａ，５ｂ，５ｃ）の間に間隙（Ｇ）を有することによって、および前記少なくとも２つの分離された電気接点（３）の前記接点部（６ａ，６ｂ，６ｃ）の間に前記間隙（Ｇ）を有することによって、分離され、
    少なくとも１つの第１のボンドワイヤ（９）が、前記正の直接点の接点部（６ｂ）上に配置された第１のパワー半導体素子（２）を前記交流接点の接点部（６ａ）と接続し、少なくとも１つの第２のボンドワイヤ（９）が、前記交流接点の前記接点部（６ａ）に配置された第２のパワー半導体素子（２）を前記負の直流接点の接点部（６ｃ）と接続する、電気接点構成（１）。
  2. 前記少なくとも２つの分離された電気接点（３）の各々は、別個の基板（１３ａ，１３ｂ，１３ｃ，１３ｄ）を含み、各別個の基板は、それぞれの電気接点（３）の前記接地電位部（４）、前記接点部（６ａ，６ｂ，６ｃ）、および前記絶縁部（５ａ，５ｂ，５ｃ）を含み、
    前記少なくとも２つの別個の基板（１３ａ，１３ｂ，１３ｃ，１３ｄ）は、共通のベースプレート（８）上に配置される、請求項１に記載の電気接点構成（１）。
  3. 前記少なくとも１つの第１のボンドワイヤ（９）は、前記正の直接点の前記接点部（６ｂ）上に配置された前記第１のパワー半導体素子（２）を前記交流接点の前記接点部（６ａ）に直接接続し、および／もしくは、前記少なくとも１つの第２のボンドワイヤ（９）は、前記交流接点の前記接点部（６ａ）上に配置された前記第２のパワー半導体素子（２）を前記負の直流接点の前記接点部（６ｃ）に直接接続するか、または
    前記少なくとも１つの第１のボンドワイヤ（９）は、前記第１のパワー半導体素子（２）を、さらなる絶縁部（５ｄ）上に配置されたさらなる第１の接点部に接続し、前記第１の接点部は、前記交流接点の前記接点部（６ａ）と接続され、および／もしくは、前記少なくとも１つの第２のボンドワイヤ（９）は、前記第２のパワー半導体素子（２）を、さらなる絶縁部（５ｄ）上に配置されたさらなる第２の接点部に接続し、前記第２の接点部は、前記負の直流接点の前記接点部（６ｃ）と接続される、請求項１または２に記載の電気接点構成（１）。
  4. 任意の電気接点（３，７）の前記絶縁部（５，５ａ，５ｂ，５ｃ，５ｄ）は、互いの間に前記間隙（Ｇ）をおいて位置決めされ、
    任意の電気接点（３，７）の前記接点部（６，６ａ，６ｂ，６ｃ，６ｄ）は、互いの間に前記間隙（Ｇ）をおいて位置決めされる、先行する請求項のいずれか１項に記載の電気接点構成（１）。
  5. 前記少なくとも２つの分離された電気接点（３，７）の前記接地電位部（４）は、互いの間に前記間隙（Ｇ）をおいて位置決めされ、
    任意の電気接点（３，７）の前記接地電位部（４）は、互いの間に前記間隙（Ｇ）をおいて位置決めされる、先行する請求項のいずれか１項に記載の電気接点構成（１）。
  6. ゲート接点（７）および補助回路接点のうちの少なくとも１つをさらに含む少なくとも５つの電気接点（３，７）を備える、先行する請求項のいずれか１項に記載の電気接点構成（１）。
  7. 前記少なくとも３つまたは少なくとも５つの電気接点（３，７）のうちの少なくとも１つの電気接点は、前記少なくとも３つまたは少なくとも５つの電気接点（３，７）のうちの別の電気接点上に設けられるか、または、
    前記少なくとも３つまたは少なくとも５つの電気接点（３，７）の１つは、前記少なくとも３つまたは少なくとも５つの電気接点（３，７）の他の１つ上に設けられるか、または、
    前記負の直流接点は、前記交流接点上に設けられるか、または、
    前記負の直流接点は、前記交流接点の前記接点部（６ａ）上または前記交流接点の前記絶縁部（５ａ）上に設けられる、請求項５に記載の電気接点構成（１）。
  8. 前記少なくとも１つの半導体素子（２）のゲートに接触するためのゲート接点部（６ｄ）の形態の接点部を有するゲート接点（７）の形態の少なくとも１つの電気接点（７）を備え、
    前記ゲート接点部（６ｄ）は、他の電気接点（３）の前記絶縁部（５，５ａ，５ｂ，５ｃ）上に設けられるか、または、
    前記少なくとも１つの半導体素子（２）のゲートに接触するためのゲート接点部（６ｄ）の形態の接点部を有するゲート接点（７）の形態の少なくとも１つの電気接点（７）を備え、
    接触される少なくとも１つの半導体素子がハイサイド半導体素子である場合、前記ゲート接点部（６ｄ）は、交流接点（６ａ）の前記絶縁部（５ａ）上に設けられ、および／または
    前記少なくとも１つの半導体素子（２）のゲートに接触するためのゲート接点部（６ｄ）の形態の接点部を有するゲート接点（７）の形態の少なくとも１つの電気接点（７）を備え、
    接触される少なくとも１つの半導体素子がローサイド半導体素子である場合、前記ゲート接点部（６ｄ）は、負の直流接点（６ｃ）の前記絶縁部（５ｃ）上に設けられるか、または、
    前記少なくとも１つの半導体素子（２）のゲートに接触するためのゲート接点部（６ｄ）の形態の接点部を有するゲート接点（７）の形態の少なくとも１つの電気接点（７）を備え、
    前記ゲート接点部（６ｄ）は、ゲート絶縁部の形態の絶縁部（５ｄ）上に設けられており、
    前記ゲート絶縁部（５ｄ）は、前記少なくとも１つの他の電気接点（３）の前記接点部（６，６ａ，６ｂ，６ｃ）上に設けられるか、または、
    前記少なくとも１つの半導体素子（２）のゲートに接触するためのゲート接点部（６ｄ）の形態の接点部を有するゲート接点（７）の形態の少なくとも１つの電気接点（７）を備え、
    前記ゲート接点部（６ｄ）は、ゲート絶縁部の形態の絶縁部（５ｄ）上に設けられており、
    前記ゲート絶縁部（５ｄ）は、エミッタ接点の接点部（６ａ）上に設けられている、請求項６または７に記載の電気接点構成（１）。
  9. 前記接点部（６，６ａ，６ｂ，６ｃ，６ｄ）は、少なくとも１つのメタライゼーション領域を含むか、または、
    前記接点部（６，６ａ，６ｂ，６ｃ，６ｄ）は、少なくとも１つのメタライゼーション領域から形成され、
    前記電気接点（３，７）は、前記電気接点（３，７）の前記メタライゼーション領域が１００Ｖ以上の電圧電位差で動作可能であるように、互いに対して位置決めされるか、または、
    ２つの隣接する電気接点（３，７）は、前記２つの隣接する電気接点（３，７）の前記メタライゼーション領域が１００Ｖ以上の電圧電位差で動作可能であるように、前記電気接点（３，７）間に前記間隙（Ｇ）を伴って、位置決めされ、および／または、
    異なる分離された電気接点（３，７）の前記接点部（６，６ａ，６ｂ，６ｃ，６ｄ）は、前記少なくとも１つのメタライゼーション領域に絶縁間隙がないように、分離された接点部（６，６ａ，６ｂ，６ｃ，６ｄ）が別の絶縁部（５，５ａ，５ｂ，５ｃ，５ｄ）上に設けられることを確実にするよう、分離される、先行する請求項のいずれか１項に記載の電気接点構成（１）。
  10. 前記絶縁部（５，５ａ，５ｂ，５ｃ，５ｄ）はセラミック絶縁材料を含むか、もしくはセラミック絶縁材料で形成されるか、または、
    前記絶縁部（５，５ａ，５ｂ，５ｃ，５ｄ）は、直接接合された銅基板、活性金属ろう付け基板、直接接合されたアルミニウム基板、絶縁された金属基板、またはフレックスフォイル技術の少なくとも１つの一部を含むか、少なくとも１つの一部から形成されるか／少なくとも１つの一部によるか、または少なくとも１つの一部である、先行する請求項のいずれか１項に記載の電気接点構成（１）。
  11. 前記絶縁部（５，５ａ，５ｂ，５ｃ，５ｄ）および前記接点部（６，６ａ，６ｂ，６ｃ，６ｄ）は、前記接地電位部（４）を前記接点部（６，６ａ，６ｂ，６ｃ，６ｄ）から電気的に絶縁および／または分離するために１ｍｍ以上または３ｍｍ以上の経路長とともに設計されるか、または、
    前記絶縁部（５，５ａ，５ｂ，５ｃ，５ｄ）および前記接点部（６，６ａ，６ｂ，６ｃ，６ｄ）は、前記絶縁部（５，５ａ，５ｂ，５ｃ，５ｄ）の縁部の接点部自由縁を提供するように設計されており、それは、前記接地電位部（４）を前記接点部（６，６ａ，６ｂ，６ｃ，６ｄ）から電気的に絶縁および／または分離するための経路長が１ｍｍ以上である、先行する請求項のいずれか１項に記載の電気接点構成（１）。
  12. 前記絶縁部（５，５ａ，５ｂ，５ｃ，５ｄ）および前記接点部（６，６ａ，６ｂ，６ｃ，６ｄ）は、前記接地電位部（４）と前記接点部（６，６ａ，６ｂ，６ｃ，６ｄ）との間に、互いに垂直な少なくとも２方向に延在するマイグレーション経路（Ｐ）を提供するように設計される、先行する請求項のいずれか１項に記載の電気接点構成（１）。
  13. 先行する請求項のいずれか１項に記載の電気接点構成（１）を備える、パワー半導体モジュール（１０）。
  14. パワー半導体モジュール（１０）、特に請求項１３に記載のパワー半導体モジュール（１０）であって、
    －ハイサイドパワー半導体素子（２）とローサイドパワー半導体素子（２）とを含む複数のパワー半導体素子（２）と、
    －１つ以上の接点部（６ａ）を有する交流接点と、
    －１つ以上の接点部（６ｂ）を有する正の直流接点と、
    －１つ以上の接点部（６ｃ）を有する負の直流接点と、
    －対応するゲート接点部（６ｄ）を有する２つのゲート接点（７）とを備え、
    －各前記接点部（６ａ，６ｂ，６ｃ，６ｄ）は、別個の絶縁部（５ｄ）上に配置され、
    －前記ハイサイドパワー半導体素子（２）は、ボンドワイヤ（９）を介して前記正の直流接点の接点部（６ｂ）に接続される第１の基板（１３ａ）上に配置され、
    －前記ハイサイドパワー半導体素子（２）のゲート線は、第３の基板（１３ｃ）にボンドを介して接続される第２の基板（１３ｂ）上に配置され、
    －前記ローサイドパワー半導体素子（２）は、ボンドワイヤ（９）を介して前記交流直流接点の接点部（６ａ）に接続される前記第３の基板（１３ｃ）上に配置され、
    －前記ローサイドパワー半導体素子（２）のゲート線は、ボンドワイヤ（９）を介して前記負の直流接点の接点部（６ｃ）に接続される第４の基板（１３ｄ）上に配置され、
    －前記第１の基板から前記第４の基板（１３ａ，１３ｂ，１３ｃ，１３ｄ）は、互いに離間している、パワー半導体モジュール（１０）。
  15. パワー半導体モジュール（１０）の少なくとも２つのパワー半導体素子（２）に電気的に接触するための電気接点構成（１）を伴う前記パワー半導体モジュール（１０）、特に、請求項１～１２のいずれかに記載の電気接点構成（１）を伴う請求項１３または１４に記載のパワー半導体モジュール（１０）を製造するための方法であって、
    前記電気接点構成（１）は、少なくとも２つのボンドワイヤ（９）と、交流接点、正の直接点、および正の直接点を含む少なくとも３つの電気接点（３）とを備え、
    前記方法は、前記電気接点（３）のうちの少なくとも３つを製造するために、
    接地電位部（４）を形成するステップと、
    前記接地電位部（４）上に絶縁部（５ａ，５ｂ，５ｃ）を形成するステップと、
    前記絶縁部（５ａ，５ｂ，５ｃ）上に接点部（６ａ，６ｂ，６ｃ）を形成するステップとを含み、
    前記少なくとも３つの電気接点（３）のうちの少なくとも２つは、少なくとも２つの分離された電気接点（３）の前記絶縁部（５ａ，５ｂ，５ｃ）の間に間隙（Ｇ）を有することによって、および前記少なくとも２つの分離された電気接点（３，７）の前記接点部（６ａ，６ｂ，６ｃ）の間に前記間隙（Ｇ）を有することによって、分離されるように製造され、
    前記方法は、さらに、
    前記正の直接点の接点部（６ｂ）上に第１のパワー半導体素子（２）を配置するステップと、
    少なくとも１つの第１のボンドワイヤ（９）を用いて、前記第１のパワー半導体素子（２）を前記交流接点の接点部（６ａ）と接続するステップと、
    前記交流接点の前記接点部（６ａ）上に第２のパワー半導体素子（２）を配置するステップと、
    少なくとも１つの第２のボンドワイヤ（９）を用いて、前記第２のパワー半導体素子（２）を前記負の直流接点の接点部（６ｃ）と接続するステップとを含む、パワー半導体モジュール（１０）の少なくとも２つのパワー半導体素子（２）に電気的に接触するための電気接点構成（１）を伴うパワー半導体モジュール（１０）を製造するための方法。
JP2023519926A 2020-11-23 2021-11-23 電気接点構成、パワー半導体モジュール、電気接点構成の製造方法、およびパワー半導体モジュールの製造方法 Active JP7487411B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP20209225.0A EP4002454A1 (en) 2020-11-23 2020-11-23 Electrical contact arrangement, power semiconductor module, method for manufacturing an electrical contact arrangement and method for manufacturing a power semiconductor module
EP20209225.0 2020-11-23
PCT/EP2021/082671 WO2022106721A1 (en) 2020-11-23 2021-11-23 Electrical contact arrangement, power semiconductor module, method for manufacturing an electrical contact arrangement and method for manufacturing a power semiconductor module

Publications (2)

Publication Number Publication Date
JP2023541323A true JP2023541323A (ja) 2023-09-29
JP7487411B2 JP7487411B2 (ja) 2024-05-20

Family

ID=73554232

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023519926A Active JP7487411B2 (ja) 2020-11-23 2021-11-23 電気接点構成、パワー半導体モジュール、電気接点構成の製造方法、およびパワー半導体モジュールの製造方法

Country Status (5)

Country Link
US (1) US20230343715A1 (ja)
EP (2) EP4002454A1 (ja)
JP (1) JP7487411B2 (ja)
CN (1) CN116325151A (ja)
WO (1) WO2022106721A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0427143A2 (de) * 1989-11-07 1991-05-15 IXYS Semiconductor GmbH Leistungshalbleitermodul
FR2786657A1 (fr) * 1998-11-27 2000-06-02 Alstom Technology Composant electronique de puissance comportant des moyens de refroidissement et procede de fabrication d'un tel composant
US20110075451A1 (en) * 2009-09-30 2011-03-31 Infineon Technologies Ag Power Semiconductor Module and Method for Operating a Power Semiconductor Module
US20130043593A1 (en) * 2011-08-16 2013-02-21 Infineon Technologies Ag Semiconductor Arrangement
EP3113223A1 (en) * 2015-07-02 2017-01-04 ABB Technology AG Power semiconductor module

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016150583A1 (en) 2015-03-24 2016-09-29 Abb Technology Ag Power semiconductor device and power semiconductor module comprising a power semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0427143A2 (de) * 1989-11-07 1991-05-15 IXYS Semiconductor GmbH Leistungshalbleitermodul
FR2786657A1 (fr) * 1998-11-27 2000-06-02 Alstom Technology Composant electronique de puissance comportant des moyens de refroidissement et procede de fabrication d'un tel composant
US20110075451A1 (en) * 2009-09-30 2011-03-31 Infineon Technologies Ag Power Semiconductor Module and Method for Operating a Power Semiconductor Module
US20130043593A1 (en) * 2011-08-16 2013-02-21 Infineon Technologies Ag Semiconductor Arrangement
EP3113223A1 (en) * 2015-07-02 2017-01-04 ABB Technology AG Power semiconductor module

Also Published As

Publication number Publication date
EP4002454A1 (en) 2022-05-25
WO2022106721A1 (en) 2022-05-27
JP7487411B2 (ja) 2024-05-20
EP4197034A1 (en) 2023-06-21
US20230343715A1 (en) 2023-10-26
CN116325151A (zh) 2023-06-23

Similar Documents

Publication Publication Date Title
US9659912B2 (en) Low-inductance circuit arrangement comprising load current collecting conductor track
US7227259B2 (en) Low-inductance circuit arrangement for power semiconductor modules
US9159715B2 (en) Miniaturized semiconductor device
US11127662B2 (en) Semiconductor device
JP2023062046A (ja) 半導体モジュール
US12094793B2 (en) Package with electrically insulated carrier and at least one step on encapsulant
US20200388605A1 (en) Semiconductor Substrate and Semiconductor Arrangement
KR20170024254A (ko) 파워 반도체 모듈 및 이의 제조 방법
US11133303B2 (en) Semiconductor device and semiconductor arrangement comprising semiconductor devices
JP2021114893A (ja) 電子回路ユニット
US11973065B2 (en) Semiconductor arrangements
JP7487411B2 (ja) 電気接点構成、パワー半導体モジュール、電気接点構成の製造方法、およびパワー半導体モジュールの製造方法
US20120199989A1 (en) Circuit arrangement and manufacturing method thereof
CN111584422B (zh) 半导体装置及其制造方法
CN111261625A (zh) 半导体装置
WO2022224935A1 (ja) 半導体装置
US20240186256A1 (en) Semiconductor device
US20240234361A9 (en) Semiconductor device
US20220173023A1 (en) Package with load terminals on which coupled power component and logic component are mounted
WO2022074971A1 (ja) 半導体装置
US20240047433A1 (en) Semiconductor device
CN117712093A (zh) 功率器件、功率器件封装模块及方法、电机驱动系统

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230407

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230407

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20230407

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230905

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231201

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20240130

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20240205

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240301

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240409

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240508

R150 Certificate of patent or registration of utility model

Ref document number: 7487411

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150