CN111312678A - 功率半导体模块和用于制造功率半导体模块的方法 - Google Patents

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A·格拉斯曼
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Abstract

功率半导体模块包括第一衬底，其中，该第一衬底包括铝；布置在第一衬底上的第一氧化铝层；布置在第一氧化铝层上的导电层；第一半导体芯片，其中，该第一半导体芯片布置在导电层上并且与该导电层电连接；电绝缘材料，该电绝缘材料包围该第一半导体芯片，其中，该第一氧化铝层构造用于将第一半导体芯片与第一衬底电隔离。

Description

功率半导体模块和用于制造功率半导体模块的方法
技术领域
本发明涉及一种功率半导体模块和一种用于制造功率半导体模块的方法。
背景技术
功率半导体模块(即设计用于以高电流和/或高电压运行的半导体模块)可能在所使用的构造和连接技术上有所不同。一种可能性是将衬底、半导体芯片和模块的可能其他部件嵌入在电绝缘体中。在此可能至关重要的是，将功率半导体模块的各个部件(例如功率区域、逻辑/控制区域、功率半导体芯片和冷却体)彼此电隔离。这可以通过提供电绝缘层来实现。可以将满足对击穿强度或导热能力的特殊要求的电绝缘层用于改进的功率半导体模块或功率半导体模块的改进的生产方法中。
本发明所基于的任务通过独立权利要求的特征解决。在从属权利要求中说明本发明的有利构型和扩展方案。
发明内容
具体示例涉及一种功率半导体模块，该功率半导体模块包括：第一衬底，其中，该第一衬底包括铝；布置在第一衬底上的第一氧化铝层；布置在第一氧化铝层上的导电层；第一半导体芯片，其中，该第一半导体芯片布置在导电层上并且与该导电层电连接；电绝缘材料，其中，该电绝缘材料包围该第一半导体芯片，其中，第一氧化铝层构造用于将第一半导体芯片与第一衬底电隔离。
具体示例涉及一种功率半导体模块，该功率半导体模块包括：铝衬底，该铝衬底包括功率半导体模块的壳体和/或冷却体；氧化铝层，该氧化铝层布置在该铝衬底上；电路板，该电路板布置在该氧化铝层上方，其中，功率半导体芯片嵌入到电路板中，其中，该氧化铝层构造用于将该功率半导体芯片与该铝衬底电隔离。
具体示例涉及一种用于制造功率半导体模块的方法，该方法包括：提供第一衬底，其中，该第一衬底包括铝；为了产生第一氧化铝层，对第一衬底进行阳极氧化；在第一氧化铝层上形成导电层；将第一半导体芯片布置在导电层上并且将该第一半导体芯片与该导电层电连接；将第一半导体芯片封装在电绝缘体内，其中，该第一氧化铝层构造用于将第一半导体芯片与第一衬底电隔离。
具体示例涉及一种用于制造功率半导体模块的方法，该方法包括：提供铝衬底，该铝衬底包括功率半导体模块的壳体和冷却体中的一个或多个；为了产生氧化铝层，对铝衬底进行阳极氧化；将电路板布置在氧化铝层上方，其中，功率半导体芯片嵌入到电路板中，其中，氧化铝层构造用于将功率半导体芯片与铝衬底电隔离。
具体示例涉及一种功率半导体模块，该功率半导体模块包括：衬底，该衬底能够导电并且具有第一侧和相对置的第二侧；半导体芯片，该半导体芯片布置在衬底的第一侧上，其中，该半导体芯片与衬底电连接；电绝缘材料，其中，该电绝缘材料包围半导体芯片；至少布置在衬底的第二侧上的氧化物层。
附图说明
所附的附图示出示例并且用于结合说明书来阐释本发明的基本特征。附图的元素不一定必须按比例缩放。相同的附图标记可以表示相应的、类似的或相同的部分。
图1A和1B示出功率半导体模块的示意性截面图；
图2示出功率半导体模块的示意性截面图，该功率半导体模块具有逻辑/控制区域以及功率区域，所述逻辑/控制区域和功率区域布置在共同的衬底上；
图3A和图3B示出功率半导体模块的示意性截面图，所述功率半导体模块包括诸如壳体或冷却体的铝衬底；
图4示出用于制造功率半导体模块的方法的流程图；
图5示出用于制造具有铝壳体和/或铝冷却体的功率半导体模块的方法的流程图；
图6示出功率半导体模块的示意性截面图，其中，衬底由氧化物层至少部分地覆盖；
图7示出功率半导体模块的示意性截面图，其中，在衬底与氧化物层之间布置有附加的层；
图8示出具有外接通部的功率半导体模块的示意性截面图；
图9示出功率半导体模块的示意性截面图，其中，氧化物层至少部分地覆盖衬底的两个相对置的侧；
图10示出具有模块载体的功率半导体模块的示意性截面图。
具体实施方式
在下文中描述一种功率半导体模块，该功率半导体模块可以包含一个或多个半导体芯片。所述半导体芯片可以是不同类型的、通过不同技术制造并且例如包括集成电路和/或无源元件。半导体芯片例如可以设计为功率半导体芯片——例如功率MOSFET(金属氧化物半导体场效应晶体管)、IGBT(绝缘栅双极型晶体管)、JFETs(结型场效应晶体管)、功率双极型晶体管或功率二极管。此外，半导体芯片可以包括控制电路或微处理器。在一种实施方式中，可以出现具有垂直结构的半导体芯片，即可以如此制造半导体芯片，使得电流可以在垂直于半导体芯片的主表面的方向上流动。在一种实施方式中，具有垂直结构的半导体芯片可以在其两个主表面上(即在其上侧和下侧上)具有接通元件。例如，功率MOSFET的源极和栅极可以位于一个主表面上，而功率MOSFET的漏极布置在另一主表面上。半导体芯片可以由诸如Si、SiC、SiGe、GaAs或GaN的特定半导体材料制成，并且还可以包含非半导体的无机和/或有机材料(诸如绝缘体、塑料或金属)。此外，半导体芯片可以是被封装的或未被封装的。
图1A示出功率半导体模块100的截面图，该功率半导体模块包括第一衬底102、布置在第一衬底102上的第一氧化铝层104(Al2O3层)、布置在第一氧化铝层104上的导电层106以及第一半导体芯片108。第一半导体芯片108布置在导电层106上并且与该导电层电连接。此外，功率半导体模块100具有包围第一半导体芯片108的电绝缘材料110。第一氧化铝层104构造用于将第一半导体芯片108与第一衬底102电隔离。
第一衬底102可以完全地或至少部分地由铝构成。第一衬底102可以是引线框架的一部分或者也可以具有层结构，该层结构由交替布置的导电层和绝缘层构成，即该第一衬底102例如可以是DAB(直接铝键合)型衬底。第一衬底102可以是芯片焊盘，即该第一衬底构造用于承载半导体芯片。第一衬底102可以与第一半导体芯片108电连接或者可以与第一半导体芯片108电隔离。第一衬底102可以至少部分地露出在电绝缘材料110上，并且该第一衬底可以具有一个或多个外连接端，所述外连接端构造用于将第一半导体芯片108电接通。
第一氧化铝层104可以直接布置在第一衬底102上。第一氧化铝层104可以完全地或至少部分地覆盖第一衬底102。第一氧化铝层104例如可以(仅)覆盖第一衬底102的上表面102_1。第一衬底102的其余表面可以没有第一氧化铝层104。第一氧化铝层104可以完全地或部分地覆盖上表面102_1，例如上表面102_1的大部分可以由第一氧化铝层104所覆盖。第一衬底102的未被第一氧化铝层104覆盖的那些表面可以由第二氧化铝层(在图1A中未示出)覆盖。第二氧化铝层可以是天然氧化铝层，即，该天然氧化铝层可以通过将第一衬底102暴露于环境空气中而形成。
第一氧化铝层104可以具有大于第一衬底102的天然氧化铝层厚度的厚度。第一氧化铝层104的厚度例如可以大于400nm、大于600nm、大于800nm、大于1μm或大于2μm，并且例如处于1μm和20μm之间。相反，天然氧化铝层的厚度可以远小于1μm，并且例如只有约200nm。氧化铝层104的厚度例如可以大于导电层106的厚度并且例如小于第一衬底102的厚度。
第一氧化铝层104可以是阳极氧化层，即，该第一氧化铝层可以通过铝的电解氧化形成。可以使用常见的阳极氧化工艺来形成第一氧化铝层104。第一氧化铝层104的形成可以包括第一衬底102的天然氧化铝层的增厚(例如通过阳极氧化工艺)。
第一氧化铝层104可以是电绝缘层并且可以构造用于将第一氧化铝层104上方的导电层106与第一氧化铝层下方的第一衬底102电隔离——尤其直至形成约1kV或甚至2kV以上的电压差。
导电层106可以直接布置在第一氧化铝层104上。导电层106可以是金属化层，并且该导电层可以是单层或(不同的)金属层的层堆叠。导电层106例如可以通过沉积法制成。导电层106例如可以是Ag、Al、Au或Cu或金属合金。
导电层106可以是功率半导体模块100的重分配层(Umverdrahtungsschicht)并且可以具有多个印制导线。导电层106可以构造用于在布置在导电层106上的各种电气或电子部件(例如第一半导体芯片108)或无源部件(例如电阻或电容)之间提供电连接。布置在导电层106上的电气或电子部件(例如第一半导体芯片108)可以是功率半导体模块100的逻辑/控制区域或低压电路的一部分。该逻辑/控制区域例如可以设计用于不超过48V的运行电压。
第一半导体芯片108例如可以是控制芯片或驱动芯片，该第一半导体芯片设计用于控制功率半导体模块100的功率半导体芯片。第一半导体芯片108可以通过合适的连接技术与导电层106连接——例如通过烧结连接。尤其可以使用如下连接技术：该连接技术允许在低温下(例如低于约250℃的温度)将第一半导体芯片108与导电层106连接。由于第一氧化铝层104可能是温度敏感的，因此低的处理温度可能是重要的。过高的温度可能导致第一氧化铝层104损坏，并且因此使导电层106与第一衬底102不再电隔离。
电绝缘材料110可以构造用于对第一半导体芯片108和功率半导体模块100的可能的其他电气或电子部件进行封装。电绝缘材料110例如可以是灌注料或层压体并且可以具有聚合物。根据一个示例，电绝缘材料110是封装体。
第一衬底102可以至少部分地露出在电绝缘材料110上。例如，电绝缘材料110可以仅布置在第一衬底102的上表面102_1上，而相对置的下表面102_2以及可能的侧面102_3没有被电绝缘材料110覆盖。
将导电层106布置在用作电绝缘层的第一氧化铝层104上可以具有以下优点：与(例如借助DAB蚀刻技术)对第一衬底102的结构化相比，可以将导电层106更精细地结构化。因此，在导电层106中可以产生功率半导体模块100的逻辑/控制区域所期望的精细结构(例如印制导线)，而这在第一衬底102本身中是不可能的。
图1B示出功率半导体模块100'的截面图，该功率半导体模块可以与功率半导体模块100相同或至少类似。功率半导体模块100'可以具有关于功率半导体模块100描述的所有部件并且附加地具有在下文中描述的部件。
功率半导体模块100'具有第一衬底102并且附加地具有与第一衬底102不同的第二衬底116。该第二衬底116可以包括上金属化层116_1和下金属化层116_2以及嵌入到所述上金属层和下金属层中的电绝缘层116_3。第二衬底116可以侧向地布置在第一衬底102旁边并且以确定间隔相对于第一衬底布置。第一衬底102的下表面102_2可以与下金属化层116_2共面并且可以露出在电绝缘材料110上。第二衬底116例如可以是DAB型衬底。电绝缘材料110可以布置在第一衬底102与第二衬底116之间的间隙中。第一衬底102和第二衬底116可以具有相同的或不同的高度(或厚度)。两个衬底102、116具有相同的高度或厚度的情况可以提供以下优点：半导体模块100'的制造中的确定的工艺更易于实现。例如，用于在模制过程中固定部件的引线框架可以更简单地构型。
如上所述，在功率半导体模块100'中，在第一衬底102上可以布置有逻辑/控制区域的电路。在第二衬底116上可以布置有功率区域的电路。在功率区域上可以施加有大于48V的电压——例如100V或更高、500V或更高、甚至1kV或更高的电压。此外，功率区域可以设计用于以大电流(例如从10A至500A的电流)的运行。
功率区域可以具有一个或多个半导体芯片——例如第二半导体芯片112，该第二半导体芯片布置在第二衬底上——例如布置在上金属层116_1上。第二半导体芯片112(例如布置在第二半导体芯片112的下侧上的电极)可以与上金属层116_1电连接。第二半导体芯片112例如可以是设计用于以上述高电压或大电流运行的功率半导体芯片。第二半导体芯片112例如可以是IGBT或MOSFET类型的半导体芯片。
功率半导体模块100'的逻辑/控制区域和功率区域可以彼此(例如借助连接元件118)电连接。连接元件118例如可以包括导线、导电带、金属夹、重分配层、敷镀通孔(英语“vias”：通孔)等。连接元件118例如可以以一端与第二半导体芯片112上侧上的电极或上金属层116_1连接，并且以另一端与导电层106连接。功率半导体模块100'还可包括多个连接元件118，所述连接元件与逻辑/控制区域或功率区域的不同部分连接。第一半导体芯片108可以是用于第二(功率)半导体芯片112的控制芯片或驱动芯片。
根据一个示例，逻辑/控制区域可以包括其他的电气或电子部件120(例如其他半导体芯片或电阻或电容等)。其他的电气或电子部件120可以布置在导电层106上并且与该导电层电连接。
第一衬底102可以具有一个或多个第一外接通部122，所述一个或多个第一外接通部设计用于将第一半导体芯片108电接通。所述一个或多个第一外接通部例如可以设计用于约-15V至30V的电压。第二衬底116同样可以具有一个或多个第二外接通部124。所述一个或多个第二外接通部124可以是功率半导体模块100'的功率接通部。
根据一个示例，第一衬底102具有如关于功率半导体模块100所描述的第二(天然)氧化铝层114。第二氧化铝层114可以布置在第一氧化铝层104旁边。根据一个示例，第二衬底116还可以具有第二氧化铝层(在图1B中未示出)。所述第二氧化铝层例如可以布置在第二半导体芯片112或第二外接通部124旁边但不布置在其下方。
功率半导体模块100'的第二半导体芯片112、第二外接通部124以及功率区域的可能的其他部件可以分别通过钎焊连接、熔焊连接、烧结连接等布置在第二衬底116上。尤其可以使用需要加热到超过250℃的连接技术。相反，第一衬底102可以借助如下连接技术来装配：所述连接技术需要加热到低于250℃(如关于图1A所描述)。由此可以防止第一氧化铝层104由于过高的温度而损坏。
图2示出功率半导体模块200的截面图，该功率半导体模块200可以与功率半导体模块100相同或至少类似。功率半导体模块200可以具有关于功率半导体模块100所描述的所有部件并且附加地具有在下文中描述的部件。功率半导体模块200与功率半导体模块100'基本上可以通过以下方式进行区分：功率半导体模块200不具有两个单独的衬底102、116，而是具有单个的共同的第一衬底102。
功率半导体模块200的第一衬底102例如可以是DAB型的衬底并且具有上金属层201、下金属层202以及布置在金属层201、202之间的电绝缘层203。具有第一半导体芯片108的逻辑/控制区域和具有第二半导体芯片112的功率区域都可以布置在第一衬底102上。逻辑/控制区域布置在导电层106上，该导电层通过第一氧化铝层104与功率区域(例如第二半导体芯片112)隔离。
根据一个示例，第一衬底102可以具有第一氧化铝层104和第二氧化铝层114。根据一个示例，第一氧化铝层104可以完全覆盖除了缺口之外的上金属层201，其中，在所述缺口中布置有诸如第二半导体芯片112或第二外接通部124的部件，并且这些部件与上金属层201电连接。
根据一个示例，在功率半导体模块200中，可以仅使用如下连接技术来将诸如第一和第二半导体芯片108、112的部件安装到第一衬底上：该连接技术需要加热到低于250℃。这例如可以是烧结连接。由此，可以避免在功率半导体模块200的制造期间对第一氧化铝层104造成损坏。
图3A示出功率半导体模块300的截面图，该功率半导体模块包括铝衬底302、氧化铝层304和电路板306，该氧化铝层布置在铝衬底302上，该电路板布置在氧化铝层304上。功率半导体芯片308嵌入到电路板306中。氧化铝层304构造用于将功率半导体芯片308与铝衬底302电隔离。
根据一个示例，铝衬底302涉及功率半导体模块300的壳体和/或冷却体，该铝衬底构造用于耗散由功率半导体芯片308产生的热量。
氧化铝层304可以是人工产生的(阳极氧化的)层并且例如可以具有与功率半导体模块100和100'的第一氧化铝层104相同或类似的厚度。氧化铝层304可以完全或部分地覆盖铝衬底302的上侧。氧化铝层304尤其可以完全覆盖电路板306下方的铝衬底302，并且该氧化铝层可以突出超过电路板306的侧边缘。氧化铝层304可以设计用于将铝衬底302与电路板306彼此电隔离直至1kV的电压差、或者直至2kV或甚至更大的电压差。
电路板306可以包括电绝缘材料——例如聚合物或层压体。电路板306例如可以包括由环氧树脂和玻璃纤维织物(诸如FR-4)构成的复合材料。电路板306可以包括封装体。此外，电路板306可以具有一个或多个金属化层或重分配层，所述一个或多个金属化层或重分配层可以设计用于在功率半导体模块300的各个电气或电子部件之间提供电连接。
根据一个示例，除了功率半导体芯片308之外，在电路板306中还可以嵌入其他电气或电子部件(例如其他半导体芯片、电容器、电阻等)。功率半导体模块300尤其可以包括其他半导体芯片，所述其他半导体芯片设计用于控制功率半导体芯片308。
功率半导体芯片308可以设计用于处理与关于半导体芯片112所描述的相同的高电压或高电流。功率半导体芯片可以通过氧化铝层304与铝衬底302电隔离。
图3B示出功率半导体模块300'的截面图，该功率半导体模块3可以与功率半导体模块300相同或至少类似。功率半导体模块300'可以具有关于功率半导体模块300所描述的所有部件并且附加地包括在下文中描述的部件。
可以在氧化铝层304与电路板306之间布置导热膏310的层。导热膏310可以是不导电的或导电的。由于已经通过氧化铝层304在铝衬底302与电路板306之间提供了电隔离，因此不需要通过导热膏310的层来提供这种电隔离。出于这种原因，可以在功率半导体模块300'中使用导电的导热膏310，与非导电的导热膏相比，这种导电的导热膏可以具有更低热阻的优点。出于相同的原因，导热膏310的层也可以特别地薄、必要时也可以不连续，并且例如仅用于补偿电路板306与氧化铝层304之间的不平整。
功率半导体模块300'可以包括功率半导体芯片308以及一个或多个另外的半导体芯片312。另外的半导体芯片312也可以是功率半导体芯片并且例如可以与功率半导体芯片308相同。另外的半导体芯片312也可以是控制芯片，该控制芯片设计用于控制功率半导体芯片308。
功率半导体芯片308和/或另外的半导体芯片312可以分别布置在芯片载体314上。芯片载体314例如可以是诸如铜板的金属衬底。功率半导体芯片308或另外的半导体芯片312例如可以通过钎焊连接、熔焊连接或烧结连接与芯片载体314连接。芯片载体314可以设计为散热器，该散热器用于高效地耗散由功率半导体芯片308或另外的半导体芯片312产生的热量。
电路板306可以具有上金属化层316。该上金属化层316可以设计用于提供至功率半导体芯片308以及至可能的另外的半导体芯片312的电连接。上金属化层316例如可以具有结构化的印制导线，所述结构化的印制导线借助敷镀通孔318与功率半导体芯片308以及另外的半导体芯片312或芯片载体314连接。
电路板306可以具有下金属化层320。该下金属化层320可以设计用于将由半导体芯片308、312产生的热量向铝衬底302耗散。下金属化层320可以——例如借助敷镀通孔(在图3B中未示出)——与芯片载体314电连接。
根据一个示例，下金属化层320可以仅设置用于这种散热并且在功率半导体模块300'中不具有电学功能。下金属化层320例如可以是完全覆盖电路板306下侧的非结构化层(即不具有诸如印制导线的结构)。根据另一示例，下金属化层320还可以提供电连接(即具有电学功能)。
图4示出用于制造功率半导体模块的方法400的流程图。方法400例如可以用于制造功率半导体模块100、100'或200。
方法400包括：在401中提供第一衬底，其中，该第一衬底包括铝；在402中对第一衬底进行阳极氧化，以便产生第一氧化铝层；在403中在第一氧化铝层上形成导电层；在404中将第一半导体芯片布置在导电层上并且将该第一半导体芯片与该导电层电连接；在405中将第一半导体芯片封装在电绝缘体中，其中，第一氧化铝层构造用于将第一半导体芯片与第一衬底电隔离。
方法400还可以包括：将导电层结构化，以便在导电层中产生印制导线。
对第一衬底进行阳极氧化还可以包括：在对第一衬底进行阳极氧化之前，借助掩模(例如光掩膜)覆盖第一衬底。以这种方式，可以仅在第一衬底的预定义区域上产生第一氧化铝层。
图5示出用于制造功率半导体模块的方法500的流程图。方法500例如可以用于制造功率半导体模块300或300'。
方法500包括：在501中提供铝衬底，这种铝衬底包括功率半导体模块的壳体和冷却体中的一个或多个；在502中对铝衬底进行阳极氧化，以便产生氧化铝层；在503中将电路板布置在氧化铝层上方，其中，将功率半导体芯片嵌入到电路板中，其中，氧化铝层构造用于将功率半导体芯片与铝衬底电隔离。
方法500还可以包括将导热膏施加到氧化铝层上，其中，将电路板布置在导热膏上，其中，导热膏是导电的。
图6示出另一功率半导体模块600。除了在下文中描述的区别之外，功率半导体模块600可以与功率半导体模块100至300'类似。
功率半导体模块600包括衬底602、氧化物层604、半导体芯片606和电绝缘材料608。根据一个示例，衬底602可以与第一衬底102类似或相同，氧化物层604可以与第一氧化铝层104类似或相同，半导体芯片606可以与第一半导体芯片108类似或相同，并且绝缘材料608可以与绝缘材料110类似或相同。
功率半导体模块600的衬底602是导电的并且具有第一侧602_1和相对置的第二侧602_2。半导体芯片608布置在衬底602的第一侧602_1上，并且氧化物层604至少布置在衬底602的第二侧602_2上。氧化物层604尤其可以完全覆盖第二侧602_2。
根据一个示例，衬底602具有Cu或全部由Cu构成。衬底602例如可以是引线框架的一部分。衬底602可以是专用芯片载体。
氧化物层604可以是氧化铝层并且可以是例如结合第一氧化铝层104所描述的阳极氧化层。根据一个示例，氧化物层604构造用于将第二侧602_2上的衬底602隔离。氧化物层604尤其可以构造用于将功率模块600的外表面上的衬底602隔离。
绝缘材料608可以构造用于对半导体芯片606进行封装。绝缘材料608例如可以是灌注料。氧化物层604可以不由绝缘材料608覆盖。例如，绝缘材料608可以不布置在衬底602的第二侧602_2上。
图7示出另外的功率半导体模块700。该功率半导体模块700可以与功率半导体模块600类似或相同并且仅具有在下文中描述的区别。
功率半导体模块700具有附加的层702，该附加的层布置在衬底602与氧化物层604之间。附加的层702例如可以具有Al、Ti或Ni或者由它们构成。附加的层702例如还可以具有由一种或多种这些金属构成的合金或由该合金构成。
衬底602例如可以由Cu构成或具有Cu，并且附加的层702可以用于为氧化物层604提供胚层或粘附层。附加的层702例如可以轧制到衬底602上(即术语“层”不一定表示生长的层，而是例如也可以表示布置在衬底602上的片或箔)。
根据一个示例，衬底602可以具有垂直于第一侧602_1和第二侧602_2的厚度，该厚度大于附加的层702的厚度。但是，附加的层702的厚度也可以大于衬底602的厚度。
图8示出另外的功率半导体模块800。该功率半导体模块800可以与功率半导体模块600或700类似或相同，并且仅具有在下文中描述的区别。
功率半导体模块800具有一个或多个接通部802，所述一个或多个接通部可以构造用于从外部接通半导体芯片606。所述一个或多个接通部802例如可以侧向布置在衬底602旁边——要么布置在具有衬底602的平面内要么布置在具有衬底602的平面上方或下方。
根据一个示例，一个或多个接通部802可以是与衬底602相同的引线框架的一部分。一个或多个接通部802可以具有与衬底602相同的厚度或不同的厚度——例如较小的厚度。
根据一个示例，氧化物层604(如果存在的话，附加的层702)可以仅布置在衬底602上而不布置在一个或多个接通部802上。例如可能的是，在功率半导体模块800的制造中，仅在衬底602上产生氧化物层604(以及附加的层702)。然而可能的是，不仅在衬底602上而且在一个或多个接通部802上产生氧化物层604(以及附加的层702)，并且随后又从接通部802上将该氧化物层去除。
图9示出另外的功率半导体模块900。该功率半导体模块900可以与功率半导体模块600至800类似或相同，并且仅具有在下文中描述的区别。
在功率半导体模块900中，氧化物层604不仅布置在衬底602的第二侧602_2上，而且至少部分地布置在第一侧602_1上。根据一个示例，附加的层702可以(完全)布置在衬底602与氧化物层604之间，并且也至少部分地位于第一侧602_1上。
氧化物层604以及附加的层702(如果存在的话)可以如此覆盖衬底602的第一侧602_1，使得衬底602在氧化物层604或附加的层702上的开口902中露出。半导体芯片606可以布置在开口902中并且与衬底602电连接。
根据一个示例，功率半导体模块900可以具有一个或多个另外的半导体芯片904。这些另外的半导体芯片904例如可以布置在氧化物层604上的第一侧602_1上并且由此与衬底602电隔离。一个或多个另外的半导体芯片904例如可以借助结合线、带或夹子与半导体芯片606和/或功率半导体模块900的外接通部电连接。
功率半导体模块900可以具有绝缘材料608(在图9中未示出)，该绝缘材料可以对半导体芯片606以及一个或多个另外的半导体芯片904进行封装。
图10示出另外的功率半导体模块1000。该功率半导体模块1000可以与功率半导体模块600至900类似或相同并且仅具有在下文中描述的区别。
功率半导体模块1000具有衬底602、氧化物层604、半导体芯片606、绝缘体608和附加的模块载体1002，该模块载体布置在氧化物层604上。衬底602例如可以通过机械固定机构(诸如螺钉、螺栓或夹子)或者也可以借助粘合剂层固定在模块载体1002上。氧化物层604可以构造用于将衬底602(并且因此还有半导体芯片606)与模块载体1002电隔离。
模块载体1002例如可以是冷却体，该冷却体构造用于耗散由半导体芯片606产生的热量。冷却体可以设计用于空气冷却或液体冷却。例如，冷却体可以具有带有冷却液的通道。根据一个示例，衬底602或氧化物层604可以布置在冷却体的外表面上(如图10所示)。这种冷却可以称为“间接冷却”。在此可能的是，在氧化物层604与冷却体之间的冷却体表面上布置有导热膏1004的层，并且该导热膏的层有助于在衬底602与冷却体之间提供热连接。
然而可能的是，在功率半导体模块1000中使用所谓的“直接冷却”。这意味着氧化物层604与冷却液直接接触，因此与冷却剂一起形成通道内壁的一部分。在这种情况下，氧化物层604尤其可以用于使衬底602与冷却液电隔离。
在下文中，根据示例进一步阐述功率半导体模块和用于制造功率半导体模块的方法。
示例1是功率半导体模块，该功率半导体模块包括：第一衬底，其中，该第一衬底包括铝；氧化铝层，其布置在第一衬底上；导电层，其布置在第一氧化铝层上；第一半导体芯片，其中，该第一半导体芯片布置在导电层上并且与该导电层电连接；电绝缘材料，该电绝缘材料包围该第一半导体芯片，其中，该第一氧化铝层构造用于将第一半导体芯片与第一衬底电隔离。
示例2是根据示例1所述的功率半导体模块，其中，第一氧化铝层具有400nm或更大的厚度。
示例3是根据示例1或2所述的功率半导体模块，其中，第一氧化铝层是阳极氧化层。
示例4是根据以上示例中任一项所述的功率半导体模块，其中，导电层是包括印制导线的结构化层。
示例5是根据以上示例中任一项所述的功率半导体模块，其中，导电层是由至少两个金属层构成的层堆叠。
示例6是根据以上示例中任一项所述的功率半导体模块，其中，第一半导体芯片通过烧结连接与导电层连接。
示例7是根据以上示例中任一项所述的功率半导体模块，该功率半导体模块还包括布置在第一衬底上的第二氧化铝层，其中，第一氧化铝层的第一厚度大于第二氧化铝层的第二厚度。
示例8是根据以上示例中任一项所述的功率半导体模块，该功率半导体模块还包括第二衬底，其中，第二衬底包括嵌入到上金属层和下金属层中的电绝缘层，其中，第二半导体芯片布置在第二衬底上并且与该第二衬底电连接，其中，第一衬底和第二衬底通过电绝缘材料彼此电隔离。
示例9是根据示例8所述的功率半导体模块，其中，第二半导体芯片通过钎焊连接与第二衬底连接。
示例10是根据以上示例中任一项所述的功率半导体模块，其中，第一衬底包括嵌入到上金属层和下金属层中的电绝缘层，其中，第一氧化铝层和第二半导体芯片布置在上金属层上，其中，第一半导体芯片通过第一氧化铝层与上金属层电隔离。
示例11是根据示例10所述的功率半导体模块，其中，第一半导体芯片通过第一烧结连接与导电层电连接，其中，第二半导体芯片通过第二烧结连接与上金属层电连接。
示例12是功率半导体模块，该功率半导体模块包括：铝衬底、氧化铝层以及电路板，该铝衬底包括功率半导体模块的壳体和/或冷却体，该氧化铝层布置在该铝衬底上，该电路板布置在该氧化铝层上方，其中，功率半导体芯片嵌入到电路板中，其中，该氧化铝层构造用于将功率半导体芯片与铝衬底电隔离。
示例13是根据示例12所述的功率半导体模块，其中，氧化铝层是阳极氧化层。
示例14是根据示例12或13所述的功率半导体模块，该功率半导体模块还包括布置在氧化铝层与电路板之间的导热膏的层。
示例15是根据示例14所述的功率半导体模块，其中，导热膏是导电的。
示例16是一种用于制造功率半导体模块的方法，该方法包括：提供第一衬底，其中，该第一衬底包括铝；对第一衬底进行阳极氧化，以便产生第一氧化铝层；在第一氧化铝层上形成导电层；将第一半导体芯片布置在导电层上并且将该第一半导体芯片与该导电层电连接；将第一半导体芯片封装在电绝缘体中，其中，该第一氧化铝层构造用于将第一半导体芯片与第一衬底电隔离。
示例17是根据示例16所述的方法，该方法还包括导电层的结构化，以便产生印制导线。
示例18是用于制造功率半导体模块的方法，该方法包括：提供铝衬底，该铝衬底包括功率半导体模块的壳体和/或冷却体；对铝衬底进行阳极氧化，以便产生氧化铝层；将电路板布置在氧化铝层上，其中，功率半导体芯片嵌入到电路板中，其中，氧化铝层构造用于将功率半导体芯片与铝衬底电隔离。
示例19是根据示例18所述的方法，该方法还包括：将导热膏施加到氧化铝层上，其中，将电路板布置在导热膏上，其中，导热膏是导电的。
示例20是用于制造功率半导体模块的设备，该设备包括用于执行根据示例16至19中的任一项所述的方法的装置。
示例21是功率半导体模块，该功率半导体模块包括：衬底，其中，该衬底导电并且具有第一侧和相对置的第二侧；半导体芯片，其布置在衬底的第一侧上，其中，该半导体芯片与衬底电连接；电绝缘材料，该电绝缘材料包围半导体芯片；氧化物层，其至少布置在衬底的第二侧上。
示例22是根据示例21所述的功率半导体模块，该功率半导体模块还包括布置在氧化物层上的冷却体。
示例23是根据示例22所述的功率半导体模块，该功率半导体模块还包括布置在氧化物层与冷却体之间的导热膏层。
示例24是根据示例22所述的功率半导体模块，其中，氧化物层形成用于冷却体的冷却液的通道内壁。
对于本领域技术人员显而易见的是，在不脱离本发明的保护范围的情况下，多种替代的和/或等效的实施方式可以替代所示的和所描述的特定实施方式。本申请旨在涵盖在此讨论的特定实施方式的所有改型或变型。

Claims (16)

1.一种功率半导体模块(100，100'，200)，其包括：
第一衬底(102)，其中，所述第一衬底(102)是直接铝键合衬底，
第一氧化铝层(104)，所述第一氧化铝层布置在所述第一衬底(102)上，
导电层(106)，所述导电层布置在所述第一氧化铝层(104)上，
第一半导体芯片(108)，其中，所述第一半导体芯片(108)布置在所述导电层(106)上并且与所述导电层电连接，
电绝缘材料(110)，所述电绝缘材料包围所述第一半导体芯片(108)，
其中，所述第一氧化铝层(104)构造用于将所述第一半导体芯片(108)与所述第一衬底(102)电隔离。
2.根据权利要求1所述的功率半导体模块(100，100'，200)，其中，所述第一氧化铝层(104)具有400nm或更大的厚度。
3.根据权利要求1或2所述的功率半导体模块(100，100'，200)，其中，所述第一氧化铝层(104)是阳极氧化层。
4.根据以上权利要求中任一项所述的功率半导体模块(100，100'，200)，其中，所述导电层(106)是包括印制导线的结构化层。
5.根据以上权利要求中任一项所述的功率半导体模块(100，100'，200)，其中，所述导电层(106)是由至少两个金属层构成的层堆叠。
6.根据以上权利要求中任一项所述的功率半导体模块(100，100'，200)，其中，所述第一半导体芯片(108)通过烧结连接与所述导电层(106)连接。
7.根据以上权利要求中任一项所述的功率半导体模块(100，100'，200)，其还包括：
第二氧化铝层(114)，所述第二氧化铝层布置在所述第一衬底(102)上，
其中，所述第一氧化铝层(104)的第一厚度大于所述第二氧化铝层(114)的第二厚度。
8.一种功率半导体模块(100')，其包括：
第一衬底(102)，其中，所述第一衬底包括铝，
第一氧化铝层(104)，所述第一氧化铝层布置在所述第一衬底(102)上，
导电层(106)，所述导电层布置在所述第一氧化铝层(104)上，
第一半导体芯片(108)，其中，所述第一半导体芯片布置在所述导电层(106)上并且与所述导电层电连接，并且所述第一半导体芯片是布置在所述第一衬底(102)上的逻辑或控制电路的一部分，
电绝缘材料(110)，所述电绝缘材料包围所述第一半导体芯片(108)，
其中，所述第一氧化铝层(104)构造用于将所述第一半导体芯片(108)与所述第一衬底(102)电隔离，
第二衬底(116)，其中，所述第二衬底(116)包括嵌入到上金属层和下金属层(116_1，116_2)中的电绝缘层(116_3)，
其中，第二半导体芯片(112)布置在所述第二衬底(116)上并且与所述第二衬底电连接，并且所述第二半导体芯片是布置在所述第二衬底上的功率电路的一部分，
其中，所述第一和第二衬底(102，116)通过所述电绝缘材料(110)彼此电隔离。
9.根据权利要求8所述的功率半导体模块(100')，其中，所述第二半导体芯片(112)通过钎焊连接与所述第二衬底(116)连接。
10.根据以上权利要求中任一项所述的功率半导体模块(200)，其中，所述第一衬底(102)包括嵌入到上金属层和下金属层(201，202)中的电绝缘层(203)，
其中，所述第一氧化铝层(104)和第二半导体芯片(112)布置在所述上金属层(201)上，
其中，所述第一半导体芯片(108)通过所述第一氧化铝层(104)与所述上金属层(201)电隔离。
11.根据权利要求10所述的功率半导体模块(200)，其中，所述第一半导体芯片(108)通过第一烧结连接与所述导电层(106)电连接，其中，所述第二半导体芯片(112)通过第二烧结连接与所述上金属层(201)电连接。
12.一种功率半导体模块(300，300')，其包括：
铝衬底(302)，所述铝衬底包括所述功率半导体模块的壳体和/或冷却体，
氧化铝层(304)，所述氧化铝层布置在所述铝衬底(302)上，
电路板(306)，所述电路板布置在所述氧化铝层(304)上方，其中，功率半导体芯片(308)嵌入到所述电路板(306)中，
导热膏(310)的层，所述导热膏的层布置在所述氧化铝层(304)与所述电路板(306)之间，
其中，所述氧化铝层(304)构造用于将所述功率半导体芯片(308)与所述铝衬底(302)电隔离。
13.一种用于制造功率半导体模块的方法(400)，所述方法包括：
提供(401)第一衬底，其中，所述第一衬底是直接铝键合衬底，
对所述第一衬底进行阳极氧化(402)，以便产生第一氧化铝层，
在所述第一氧化铝层上形成(403)导电层，
将第一半导体芯布置(404)在所述导电层上片并且将所述第一半导体芯片与所述导电层电连接，
将所述第一半导体芯片封装(405)在电绝缘体中，
其中，所述第一氧化铝层构造用于将所述第一半导体芯片与所述第一衬底电隔离。
14.一种用于制造功率半导体模块的方法(500)，所述方法包括：
提供(501)铝衬底，所述铝衬底包括所述功率半导体模块的壳体和/或冷却体，
对所述铝衬底进行阳极氧化(502)，以便产生氧化铝层，
将电路板布置(503)在所述氧化铝层上方，其中，将功率半导体芯片嵌入到所述电路板中，
将导热膏施加到所述氧化铝层上，其中，将所述电路板布置在所述导热膏上，其中，所述导热膏是导电的，
其中，所述氧化铝层构造用于将所述功率半导体芯片与所述铝衬底电隔离。
15.一种功率半导体模块(600，700，800，900，1000)，其包括：
衬底(602)，其中，所述衬底(602)是导电的并且具有第一侧(602_1)和相对置的第二侧(602_2)，
半导体芯片(606)，所述半导体芯片布置在所述衬底(602)的第一侧(602_1)上，其中，所述半导体芯片(606)与所述衬底(602)电连接，
电绝缘材料(608)，所述电绝缘材料包围所述半导体芯片(606)，
氧化物层(604)，所述氧化物层至少布置在所述衬底(602)的第二侧(602_2)上。
16.根据权利要求15所述的功率半导体模块(600，700，800，900，1000)，其还包括：
布置在所述氧化物层(604)上的冷却体(1002)。
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* Cited by examiner, † Cited by third party
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DE3343251A1 (de) 1983-11-30 1985-06-05 W.C. Heraeus Gmbh, 6450 Hanau Systemtraeger fuer elektrische bauelemente
TW238419B (zh) 1992-08-21 1995-01-11 Olin Corp
US5530284A (en) 1995-03-06 1996-06-25 Motorola, Inc. Semiconductor leadframe structure compatible with differing bond wire materials
DE19828190A1 (de) 1998-06-24 1999-09-23 Siemens Ag Anschlußanordnung
FR2810845B1 (fr) 2000-06-23 2002-08-23 Alstom Module de puissance a composants electroniques de puissance et procede de fabrication d'un tel module
DE10042839B4 (de) 2000-08-30 2009-01-29 Infineon Technologies Ag Elektronisches Bauteil mit Wärmesenke und Verfahren zu seiner Herstellung
CN100490140C (zh) 2003-07-15 2009-05-20 飞思卡尔半导体公司 双规引线框
US7232957B2 (en) 2003-09-25 2007-06-19 Sanyo Electric Co., Ltd. Hybrid integrated circuit device and method of manufacturing the same
US7361568B2 (en) * 2005-12-21 2008-04-22 Motorola, Inc. Embedded capacitors and methods for their fabrication and connection
US8154114B2 (en) * 2007-08-06 2012-04-10 Infineon Technologies Ag Power semiconductor module
US8253233B2 (en) * 2008-02-14 2012-08-28 Infineon Technologies Ag Module including a sintered joint bonding a semiconductor chip to a copper surface
KR20110029829A (ko) 2009-09-16 2011-03-23 에스티에스반도체통신 주식회사 압연식 리드프레임 및 그 제조방법
US8446726B2 (en) * 2010-10-28 2013-05-21 Infineon Technologies Ag Semiconductor module having an insert and method for producing a semiconductor module having an insert
KR101204187B1 (ko) 2010-11-02 2012-11-23 삼성전기주식회사 소성 접합을 이용한 파워 모듈 및 그 제조 방법
JP5578326B2 (ja) 2011-03-29 2014-08-27 日立金属株式会社 リード部品及びその製造方法、並びに半導体パッケージ
DE102011108198A1 (de) 2011-07-22 2012-03-29 Fela Holding Gmbh Metallkernleiterplatte mit Eloxalschicht
US8441128B2 (en) 2011-08-16 2013-05-14 Infineon Technologies Ag Semiconductor arrangement
DE102014105000B4 (de) 2014-04-08 2021-02-25 Infineon Technologies Ag Verfahren zur Herstellung und zum Bestücken eines Schaltungsträgers
US10032688B2 (en) 2014-07-07 2018-07-24 Infineon Technologies Austria Ag Electronic component and method for dissipating heat from a semiconductor die
CN105470378B (zh) 2015-12-29 2018-05-25 乐健科技（珠海）有限公司 高导热金属基板及其制作方法、led模组及其制作方法

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