CN116325151A - 电接触装置、功率半导体模块、用于制造电接触装置的方法和用于制造功率半导体模块的方法 - Google Patents
电接触装置、功率半导体模块、用于制造电接触装置的方法和用于制造功率半导体模块的方法 Download PDFInfo
- Publication number
- CN116325151A CN116325151A CN202180065650.2A CN202180065650A CN116325151A CN 116325151 A CN116325151 A CN 116325151A CN 202180065650 A CN202180065650 A CN 202180065650A CN 116325151 A CN116325151 A CN 116325151A
- Authority
- CN
- China
- Prior art keywords
- contact
- electrical
- power semiconductor
- insulating
- electrical contacts
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 159
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000000758 substrate Substances 0.000 claims description 83
- 230000005012 migration Effects 0.000 claims description 22
- 238000013508 migration Methods 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 238000001465 metallisation Methods 0.000 claims description 9
- 238000009413 insulation Methods 0.000 claims description 8
- 238000005516 engineering process Methods 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 238000005219 brazing Methods 0.000 claims description 4
- 239000012671 ceramic insulating material Substances 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- 239000011888 foil Substances 0.000 claims description 4
- 238000009791 electrochemical migration reaction Methods 0.000 description 15
- 230000008901 benefit Effects 0.000 description 11
- 230000005684 electric field Effects 0.000 description 8
- 239000000919 ceramic Substances 0.000 description 4
- 230000007797 corrosion Effects 0.000 description 3
- 238000006056 electrooxidation reaction Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 229910021645 metal ion Inorganic materials 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 229920006336 epoxy molding compound Polymers 0.000 description 1
- ZZUFCTLCJUWOSV-UHFFFAOYSA-N furosemide Chemical compound C1=C(Cl)C(S(=O)(=O)N)=CC(C(O)=O)=C1NCC1=CC=CO1 ZZUFCTLCJUWOSV-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920000052 poly(p-xylylene) Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000011253 protective coating Substances 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5385—Assembly of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
- H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
- H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Materials Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Inverter Devices (AREA)
Abstract
本发明涉及一种电接触装置(1),用于使功率半导体模块(10)的至少两个功率半导体器件(2)电接触,所述电接触装置(1)包括至少两个键合线(9)和至少三个电触头(3),所述至少三个电触头(3)包括交流触头、正直流触头和正直流触头,其中所述电触头(3)中的每个包括接地电位部分(4);接触部分(6a、6b、6c);以及绝缘部分(5a、5b、5c),用于使所述接地电位部分(4)与所述接触部分(6a、6b、6c)电绝缘,其中所述绝缘部分(5a、5b、5c)设置在所述接地电位部分(4)上;并且所述接触部分(6a、6b、6c)设置在所述绝缘部分(5a、5b、5c)上,其中所述至少三个电触头(3)中的至少两个电触头通过以下两者而被分离,即在该分离的至少两个电触头(3)的绝缘部分(5a、5b、5c)之间具有间隙(G)以及在所述分离的至少两个电触头(3)的接触部分(6a、6b、6c)之间具有所述间隙(G)。至少一个第一键合线(9)将布置在所述正直流触头的接触部分(6b)上的第一功率半导体器件(2)与所述交流触头的接触部分(6a)连接,并且至少一个第二键合线(9)将布置在所述交流触头的接触部分(6a)上的第二功率半导体器件(2)与所述负直流触头的接触部分(6c)连接。
Description
技术领域
本发明涉及一种用于电接触功率半导体模块的至少一个功率半导体器件的电接触装置,所述电接触装置包括多个电触头。本发明还涉及一种包括所述电接触装置的功率半导体模块。本发明还涉及一种用于制造具有所述电接触装置的功率半导体模块的方法。
背景技术
WO2016/150583A1涉及一种功率半导体器件,所述功率半导体器件包括顶侧表面和背侧表面,其中所述背侧表面被设计用于将所述功率半导体器件连接到衬底金属化,其中所述顶侧表面被定位成与所述背侧表面相对,其中所述顶侧表面包括至少一个迁移势垒,使得至少一个迁移势垒至少部分地形成所述功率半导体器件的所述顶侧表面。
发明内容
本发明的目的是提供一种改进的电接触装置和一种改进的功率半导体模块。例如,本发明的目的是提供更便宜的可生产的电接触装置和更便宜的可生产的功率半导体模块,同时减少电化学迁移和/或腐蚀的发生。
本发明的目的通过独立权利要求的特征来解决。经修改的实施方案在从属权利要求中被详述。
根据第一方面,该目的通过一种用于电接触功率半导体模块的至少两个功率半导体器件的电接触装置来解决。所述电接触装置包括至少两个键合线和至少三个电触头,所述至少三个电触头包括交流触头、正直流触头以及正直流触头,其中所述电触头中的每个包括接地电位部分;接触部分;以及绝缘部分,用于使所述接地电位部分与所述接触部分电绝缘,其中所述绝缘部分设置在所述接地电位部分上;并且所述接触部分设置在所述绝缘部分上,其中所述至少三个电触头中的至少两个电触头通过以下两者而被分离,即在该分离的至少两个电触头的绝缘部分之间具有间隙以及在所述分离的至少两个电触头的接触部分之间具有所述间隙。至少一个第一键合线将布置在所述正直流触头的接触部分上的第一功率半导体器件与所述交流触头的接触部分连接,并且至少一个第二键合线将布置在所述交流触头的所述接触部分上的第二功率半导体器件与所述负直流触头的接触部分连接。
所述功率半导体器件可以是晶体管,诸如以绝缘栅双极晶体管(IGBT)方式。IGBT是在功率电子设备中使用的半导体器件,因为它兼有双极晶体管的优点——所述优点是良好的导通状态特性、高反向电压、鲁棒性,以及场效应晶体管(诸如金属氧化物半导体场效应晶体管MOSFET)的优点——能够以最小的栅极电流控制场效应晶体管。
MOSFET是具有至少三个端子的有源半导体器件,所述端子是电极并且包括栅极、漏极和源极。关于功率MOSFET,存在两种设计,通常被称为平面MOSFET和沟槽MOSFET。沟槽MOSFET技术具有较高单元密度的优点。然而,基于此技术的MOSFET比平面MOSFET更难以制造。
功率MOSFET是金属氧化物半导体场效应晶体管的一种专门形式,其被优化用于以大约1立方厘米的器件体积传导和阻止高达几百安培的大电流和高达大约1000伏特的大电压。
所述功率半导体模块提供数个功率半导体器件的布置。这些功率半导体器件可以焊接或烧结在功率电子衬底上,所述衬底是基板,并且所述衬底承载所述功率半导体器件,在需要时提供电和热接触以及电绝缘。
所述接地电位部分可以包括一个或数个材料层,并且被布置成将所述电触头接地到所述半导体模块的基板。所述绝缘部分使所述接地电位部分与所述电触头部分电绝缘。例如,所述绝缘部分和所述接触部分可以被设置为单独的层。所述接触部分被布置成接触至少一个功率半导体器件。所述接触部分可以由衬底制成。所述接触部分可以与所述绝缘部分一起制造。所述接触部分可以是所述绝缘部分的一部分,这意味着,例如,所述接触部分可以嵌入所述绝缘部分中,或完全布置在所述绝缘部分上。
根据第二方面,该目的还通过包括根据第一方面的电接触装置的功率半导体模块来解决。所述电接触装置可以根据参考所述电接触装置的修改实施方案中的任何一个而被修改。根据第二方面的功率半导体模块的特征可以根据参考所述电接触装置的修改实施方案而被修改。
根据第三方面,该目的还通过一种用于制造功率半导体模块的方法来解决,所述功率半导体模块具有用于电接触所述功率半导体模块的至少两个功率半导体器件的电接触装置、特别是具有根据第一方面的电接触装置的根据第二方面的功率半导体模块。所述电接触装置包括至少两个键合线和至少三个电触头,所述至少三个电触头包括交流触头、正直流触头和正直流触头。为了制造至少三个电触头,所述方法包括以下步骤:制造接地电位部分;在所述接地电位部分上制造绝缘部分;以及在所述绝缘部分上制造接触部分,其中所述至少三个电触头中的至少两个电触头通过以下两者而被分离,即在该分离的至少两个电触头的所述绝缘部分之间具有间隙以及在所述分离的至少两个电触头的所述接触部分之间具有所述间隙。所述方法还包括:将第一功率半导体器件布置在所述正直流触头的接触部分上;使用至少一个第一键合线将所述第一功率半导体器件与所述交流触头的接触部分连接;将第二功率半导体器件布置在所述交流触头的所述接触部分上;以及使用至少一个第二键合线将所述第二功率半导体器件与所述负直流触头的接触部分连接。
根据第三方面的方法的特征可以根据参考所述电接触装置的修改实施方案的特征中的任何一个而被修改。
如在所有以上方面中呈现的本发明的优点是,不同的分离的电触头的接触部分被分离以确保它们不设置在同一绝缘部分(或衬底部分)上,而是接触部分设置在单独的绝缘部分(或衬底部分)上。布置在不同的电接触部分上的功率半导体模块之间的电连接通过一个或多个键合线建立。
从而,本发明防止或至少显著减慢功率半导体模块中的电化学迁移。这通过应用多衬底模块设计以消除由于在高表面电场下的短通路而易于金属迁移的衬底表面绝缘间隙来实现。
根据本发明的第一方面的电接触装置和第二方面的功率半导体模块的另一个优点是,它们可以被容易地改型到根据现有技术的模块布局,并且不需要任何成本密集的材料或其它有危险的设计和制造改变。
根据一个修改实施方案,任何电触头的绝缘部分和接触部分被定位成相互之间具有所述间隙。因此,通过此修改实施方案,为所述功率半导体模块的电触头中的每个提供本发明的先前所描述的优点。
根据一个修改实施方案,任何电触头的绝缘部分被定位成相互之间具有所述间隙,并且任何电触头的接触部分被定位成相互之间具有所述间隙。这具有使各个电触头的接地去耦的优点。
根据一个修改实施方案,分离的电触头的接地电位部分被定位成相互之间具有所述间隙。这具有将用于所述功率半导体模块的电触头中的每个的各个电触头的接地去耦的优点。替代地,所述电触头的接地电位部分可以是连接的或一体的(one-pieced),换句话说,在所述接地电位部分之间可以不存在间隙。
根据一个修改实施方案,任何电触头的接地电位部分被定位成相互之间具有所述间隙。换句话说,所述电接触装置至少可以包括三个电触头,所述三个电触头适合于具有不需要任何另外的电触头的功率半导体器件的数种类型的半导体模块。此修改实施方案的优点是改善了任何电触头的接地的去耦。
根据一个修改实施方案,所述电接触装置包括至少或恰好五个电触头,所述电触头是交流触头、正直流触头、负直流触头、栅极触头和辅助电路触头。从而,所述电接触装置适合于需要控制接触的半导体器件。另外,具有辅助接触的更复杂的电路可以是可实现的。
根据一个修改实施方案,至少三个或至少五个电触头中的至少一个设置在所述至少三个或至少五个电触头中的另一个上。这将是用于电接触装置的示例性设计,其中没有待被冷却的功率半导体器件放置在数个电触头的接触部分上。因此,可以提供所述电接触装置的更紧凑的配置。
根据一个修改实施方案,所述至少三个或至少五个电触头中的一个设置在所述至少三个或至少五个电触头中的另一个上。例如,负直流触头可以设置在交流触头上,由此,例如,负直流触头可以设置在交流触头的接触部分上或设置在交流触头的绝缘部分上。
根据一个修改实施方案,所述电接触装置包括呈栅极触头的形式的至少一个电触头,所述栅极触头具有呈栅极接触部分的形式的接触部分,用于接触至少一个半导体器件的栅极,其中所述栅极接触部分设置在另一个电触头的绝缘部分上。例如,在被接触的至少一个半导体器件是高侧半导体器件的情况下,所述栅极接触部分可以设置在交流触头的绝缘部分上。替代地,在被接触的至少一个半导体器件是低侧半导体器件的情况下,所述栅极接触部分可以设置在负直流触头的绝缘部分上。根据另一个示例,所述栅极接触部分可以设置在呈栅极绝缘部分的形式的绝缘部分上,其中所述栅极绝缘部分设置在至少一个其它电触头的接触部分上,或所述栅极绝缘部分设置在发射极触头的接触部分上。
在此上下文中的至少一个半导体器件可以是晶体管,例如IGBT或MOSFET。
根据一个修改实施方案,所述接触部分包括至少一个金属化区域,或所述接触部分由至少一个金属化区域组成或由至少一个金属化区域构成。在此实施方案中,所述电触头相对于彼此定位,以规定所述电触头的金属化区域能以等于或大于100V的电压电位差运行,或两个邻近的电触头被定位成在所述电触头之间具有间隙,以规定所述两个邻近的电触头的金属化区域能以等于或大于100V的电压电位差运行。这样,可以存在高电压电位差而没有电化学迁移和/或腐蚀的高风险。不同的分离的电触头的接触部分可以被分离,以确保分离的接触部分设置在单独的绝缘部分上,使得所述至少一个金属化可以没有绝缘间隙。
根据一个修改实施方案,所述绝缘部分包括陶瓷绝缘材料或由陶瓷绝缘材料制成。所述绝缘部分可以包括以下中的至少一个、可以由/通过以下中的至少一个制成/可以是以下中的至少一个的一部分:直接键合铜衬底、活性金属钎焊衬底、直接键合铝衬底、绝缘金属衬底、或柔性箔技术。
根据一个修改实施方案,所述绝缘部分和所述接触部分被设计为具有等于或大于1mm或等于或大于3mm的用于使所述接地电位部分与所述接触部分电绝缘和/或分离的的路径长度。所述绝缘部分和所述接触部分可以被设计为提供所述绝缘部分的边缘的无接触部分边界,所述无接触部分边界具有等于或大于1mm的用于将所述接地电位部分与所述接触部分电绝缘和/或分离的路径长度。
根据一个修改实施方案,至少一个电触头的绝缘部分和接触部分被设计为在所述接地电位部分和所述接触部分之间提供在至少两个相互垂直的方向延伸的电场的迁移路径。因此,进一步降低电化学迁移的风险。
附图说明
根据在下文中所描述的实施方案,本发明的这些和其它方面将变得明显,并且参考在下文中所描述的实施方案,阐明本发明的这些和其它方面。在各图中,类似的部件的各种实例由字母后缀表示。另外,类似的附图标记被用于具有大体上类似功能的元件,然而,这些元件不必在所有细节上都相同。
在附图中:
图1示出了用于半导体模块的电接触装置的示意性横截面视图,
图2示出了根据本发明的一个实施方案的用于功率半导体模块的电接触装置的示意性横截面视图,
图3示出了根据本发明的另一个实施方案的用于功率半导体模块的电接触装置的示意性横截面视图,以及
图4示出了根据本发明的一个实施方案的功率半导体模块的示意性俯视图。
具体实施方式
图1示出了用于功率半导体模块(例如图4中所示出的功率半导体模块10)的电接触装置1。电接触装置1被设计为多衬底装置,以提供例如降低的电化学迁移。
电接触装置1包括基板8,在该基板上两个电触头3(每个电触头具有接地电位部分4、绝缘部分5和接触部分6)布置在基板8上。两个电触头3通过间隔G相互间隔开。换句话说,所述电触头的接地电位部分4、绝缘部分5和接触部分6在基板8上相互之间具有间隙G。
通过使两个(或更多个)电触头3分离到多衬底装置的不同部分中,对于所述衬底的每个相应的部分,仅一个连续的接触部分6(顶侧金属化)是必需的。换句话说,每个电触头3的对应于电功率端子的接触部分6位于公共电位。然而,例如连接到在紧密相关电位(诸如用于对应的功率端子电压的控制栅极电压)上的控制端子的另一些接触部分可以布置在同一绝缘部分(即,所述衬底的同一部分)上。通常,这样的端子和对应的模块内部电触头将仅相差相对低的电位差,即,15V或更小。
相反,在常规功率模块中,多个不同的功率接触部分(即,用于正直流电、负直流电和/或交流电)通常布置在公共绝缘部分(例如公共陶瓷衬底)上。因此,在常规功率模块中,跨所述公共陶瓷衬底出现显著不同的电位,从而导致跨金属化区域的不同的接触部分之间的绝缘间隙的不希望的电化学迁移。因此,如果形成接触部分6的金属化区域没有任何绝缘间隙,则是有利的。
绝缘部分5被配置为使接地电位部分4与接触部分6电绝缘,并且绝缘部分5设置在接地电位部分4上。为了例示,在图1中示出了延伸通过绝缘部分5的电场E的一些场线。绝缘部分5和接触部分6被设计为在接地电位部分4和接触部分6之间提供迁移路径,该迁移路径在相互垂直的至少两个方向上延伸。在图1中,为了例示,示出了迁移通路P,或也被称为迁移路径P。迁移通路P是接触部分6和接地电位部分4之间的电化学迁移的路线。通过根据本发明的电触头3的布置,迁移路径P的长度可以显著增加。
注意,所描述的电触头3的设计防止或至少减轻在相邻的接触部分(例如接触部分6a和6b)之间的金属离子的电化学迁移。这在部分中通过承载接触部分6a和6b的绝缘部分5a和5b通过间隙G而中断来实现。因此,在接触部分6a和6b之间不存在直接迁移路径。此外,任何间接迁移路径是相当多地更长的,如由迁移路径P所指示的。
此外,如果在运行期间基板8连接到参考电位,诸如电接地,或冷却装置(诸如散热器)的电位,则迁移路径P有效地终止于接地电位部分4处,因为所有接地电位部分4在相同电位,即,基板8的电位。
此外,由于电触头3的几何设计,迁移路径P的至少一些部分不与电场平行地延伸,从而首先引起电化学迁移。此外,可以相同的方式引导两个相邻的绝缘部分(例如绝缘部分5a和5b)中的电场,因此防止金属离子从一个接触部分(例如接触部分6a)到另一个接触部分(例如接触部分6b)的间接迁移。
除了关于不期望的电化学迁移的优点之外,还注意到以下事实:由于间隙G的设置,相邻的接触部分(例如接触部分6a和6b)之间的爬电路径也相当多地增加,因此能够更好的电绝缘,特别是在潮湿或其他不受控制的环境中。
图2示出了根据本发明的一个实施方案的用于功率半导体模块(例如如图4中所示出的功率半导体模块10)的电接触装置1的示意性横截面视图。电接触装置1包括基板8,在该基板上三个电触头3被布置成相互之间具有间隙G,每个电触头具有接地电位部分4、绝缘部分5a、5b、5c和接触部分6a、6b、6c。电触头3是交流触头、正直流触头和负直流触头。在图2中被示出为中间电触头3的交流触头除了接地电位部分4(未用字母进一步指定)之外包括绝缘部分5a和接触部分6a。在图2左侧中示出的正直流触头除了接地电位部分4(未用字母进一步指定)之外还包括绝缘部分5b和接触部分6b。在图2右侧中示出的负直流触头除了接地电位部分4(未用字母进一步指定)之外还包括绝缘部分5c和接触部分6c。
交流触头和正直流触头各自具有布置在它们各自的接触部分6a、6b上的功率半导体器件2。正直流触头上的功率半导体器件2经由一个键合线9连接到交流触头的接触部分6a。此外,交流触头上的功率半导体器件2经由另一个键合线9连接到负直流触头的接触部分6c。
换句话说,交流触头的接地电位部分4、绝缘部分5a和接触部分6a形成用于直接布置在交流触头上的功率半导体器件2的第一衬底。对应地,正直流触头的接地电位部分4、绝缘部分5b和接触部分6b形成用于直接布置在正直流触头上的功率半导体器件2的第二衬底。
此外,关于如图1中所示出的实施方案所描述的特征对应地适用于如图2中所示出的实施方案,并且本文不再次被重复。
如参考图1和图2所描述的,在电触头之间具有间隙G的那些电触头3的布置可以应用于一个电接触装置的某些分离的电触头或应用于一个电接触装置中的所有电触头。
图3示出了根据本发明的另一个实施方案的用于功率半导体模块10的电接触装置1的示意性横截面视图。
电接触装置1包括基板8,在该基板上两个电触头3被布置成相互之间具有间隙G,每个电触头具有在基板8之上的接地电位部分4、绝缘部分5a、5b和接触部分6a、6b。设置在基板8上的电触头3是正直流触头(在图左侧3中示出)和交流触头(在图3右侧中示出)。
此外,是负直流触头的另一个电触头3被定位在其他电触头3中的一个上。在此,负直流触头布置在交流触头上。
交流触头除了接地电位部分4(未用字母进一步指定)之外还包括绝缘部分5a和接触部分6a。正直流触头除了接地电位部分4(未用字母进一步指定)之外还包括绝缘部分5b和接触部分6b。负直流触头除了接地电位部分4(未用字母进一步指定)之外还包括绝缘部分5c和接触部分6c。负直流触头的接地电位部分4布置在交流触头的接触部分6a之上。替代地,负直流触头的接地电位部分4可以布置在交流触头的绝缘部分5a之上。
在运行中,接触部分6a和6b的电位通常将不同于电接地。因此,负直流触头的接地电位部分4也可以被称为“基础电位部分”或“中间电位部分”。然而,为了更容易参考,术语“接地电位部分”也将被用于电触头3的导电部分,该电触头3堆叠在另一个部件(诸如交流触头或正直流触头)之上。
负直流触头的绝缘部分5c布置在负直流触头的接地电位部分4之上,并且负直流触头的接触部分6c布置在负直流触头的绝缘部分5c之上。
交流触头和正直流触头各自在它们各自的接触部分6a、6b上包括功率半导体器件2。正直流触头上的功率半导体器件2经由一个键合线9连接到交流触头的接触部分6a。此外,交流触头上的功率半导体器件2经由另一个键合线9连接到负直流触头的接触部分6c。
换句话说,第一功率半导体器件2布置在第一衬底的顶表面上,该第一衬底包括交流触头的接地电位部分4、绝缘部分5a和接触部分6a。对应地,第二功率半导体器件2布置在第二衬底的顶表面上,该第二衬底包括正直流触头的接地电位部分4、绝缘部分5b和接触部分6b。两个衬底沿它们的整个厚度通过间隙G相互分离。
图2和图3示出了包括三个电触头的电接触装置。然而,还可以存在另一些电触头,例如除了上文所提及的三个电触头之外,还可以存在栅极触头和/或辅助电路触头,例如参考图4所描述的。
此外,关于如图1和图2中所示出的实施方案所描述的特征对应地适用于如图3中所示出的实施方案,并且本文不再次被重复。
在如图1至图3中所示出的实施方案中,绝缘部分5、5a、5b和5c中的一些或全部以及接触部分6、6a、6b和6c中的一些或全部可以被设计为限定等于或大于1mm或等于或大于3mm的用于使接地电位部分4与接触部分6、6a、6b或6c电绝缘和/或分离的迁移路径P长度。
在如图1至图3中所示出的实施方案中,绝缘部分5、5a、5b和5c以及接触部分6、6a、6b和6c被设计为提供绝缘部分5、5a、5b或5c的背离基板8的边缘的无接触部分边界,所述无接触部分边界具有等于或大于1mm的用于使接地电位部分4与接触部分6、6a、6b、6c或6d电绝缘和/或分离的路径长度。在这些实施方案中,接地电位部分4也被设计为提供绝缘部分5、5a、5b或5c的面向基板8的边缘的无接触部分边界。因此,间隙G在接触部分6、6a、6b和6c、绝缘部分5、5a、5b和5c以及接地电位部分4之间具有不同的宽度。当然,在此方面的替代设计也是可能的。
换句话说,在所描绘的实施方案中,绝缘部分5、5a、5b或5c在平行于基板8的平面中从相应的接触部分6、6a、6b和6c突出第一距离,并且从相应的接地电位部分4突出第二距离。第一距离和第二距离可以相同或不同,对于典型的功率电子设备应用可以等于或大于1mm。绝缘部分5、5a、5b或5c的厚度可以与第一距离和/或第二距离相同或不同,并且对于典型的功率电子设备应用可以等于或大于1mm。
图4示出了根据本发明的一个实施方案的功率半导体模块10的示意性俯视图。
功率半导体模块10包括具有接触部分6a的交流触头3a、具有接触部分6b的正直流触头3b、具有接触部分6c的负直流触头3c以及具有栅极接触部分6d的两个栅极触头7。所述接触中的每个可以被配置为上文所描述的电触头3中的一个,即,包括接触部分(仅对于栅极触头7示出)、单独的绝缘部分(仅示出了绝缘部分5d)和基极接触部分(未示出)。相应的接地电位部分、绝缘部分和接触部分一起形成功率半导体模块10的相应的衬底。各个的衬底可以布置在公共基板(未示出)上,如上文关于图1所详述的。
此外,提供了数个功率半导体器件2。功率半导体器件2经由键合线9连接到相应的衬底的接触部分6a、6b、6c和栅极接触部分6d和/或其它接触部分。此外,示出了具有负温度系数(NTC)输入端口(in port)11和NTC输出端口(out port)12的热敏电阻器。
在此实施方案中,高侧功率半导体器件2布置在第一衬底13a上,该第一衬底经由第一键合线连接到正直流触头的接触部分6b。高侧功率半导体器件2的栅极线路布置在第二衬底13b上,该第二衬底例如经由第二键合线连接到交流电电位,即,该第二衬底连接到第三衬底13c,该第三衬底进而连接到交流触头的接触部分6a。
低侧功率半导体器件2布置在第三衬底13c上,该第三衬底经由第三键合线连接到交流直流触头的接触部分6a。低侧功率半导体器件2的栅极线路布置在第四衬底13d上,该第四衬底连接到正直流电电位,即,该第四衬底例如经由第四键合线连接到负直流触头的接触部分6c。这确保跨例如在第二衬底和第四衬底的栅极接触部分6d和其它接触部分之间的绝缘间隙的电位差的范围多达+/-15伏特的最大值,从而降低电化学迁移的风险。
如图4中所示出的,在所描述的实施方案中,栅极线路和对应的栅极接触部分6d布置在衬底上的金属化岛上,所述衬底也承载半导体模块的体电流,这可能导致相应的金属化部分之间的少量电化学迁移。为了避免所有迁移和/或为了进一步增加爬电距离,栅极线路和对应的栅极接触部分6d也可以形成在单独的衬底部分(未示出)上。
更详细地,功率半导体模块10与布置在第一衬底和第二衬底的相应的导电部分(未示出)上的多个功率半导体器件2(诸如IBGT、(MOS-)FET和二极管)形成半桥。每个功率半导体器件2在其安装表面上具有第一功率端子,即,与在其上布置它的触头的相应的导电部分电接触,并且在其相对的表面(即,背离该安装表面的表面)上具有第二功率端子。
低侧功率半导体器件和高侧功率半导体器件2的第二功率端子使用键合线9与另一个衬底的一个接触部分(未示出)连接,所述键合线桥接相应的衬底部分之间的对应的电位的差异。在所描绘的实施方案中,低侧功率半导体器件和高侧功率半导体器件2分别经由键合线9与第二衬底13b和第四衬底13d的相应的接触部分(未示出)连接。在其它实施方案中,它们可以直接与其它电触头的接触部分连接,诸如关于图2和图3所描述的实施方案的接触部分6a和6c。
更详细地,第一和第三衬底13a和13b中的每个包括单个导电部分,即,顶侧金属化,在其上布置三组半导体器件2,从而将它们的下部的第一功率端子连接到公共电位。在所描述的实施方案中,高侧功率半导体器件2布置在与正直流电电位连接的第一衬底13a的一个导电部分上,并且低侧功率半导体器件2布置在与交流电电位连接的第三衬底13c的一个导电部分上。每组包括IGBT(图4中在上面具有栅极端子的大正方形形状)和续流二极管(图4中较小的矩形形状)。每组的上部的第二功率端子平行连接并且使用多个缝合键合线9分别与第二和第三衬底13b和13d的顶侧金属化部连接。
另外,在所描述的实施方案中,每个有源功率半导体器件2具有控制或辅助栅极端子,该控制或辅助栅极端子可以由经由具有栅极接触部分6d的相应的栅极触头7提供的控制电压来控制。栅极接触部分7的接触部分6d可以被布置成与用于连接第二功率端子的接触部分在相同的绝缘部分5d上,或可以如上文关于图3指示的那样被堆叠。在功率半导体器件2是功率二极管的情况下,可以省略控制或辅助栅极端子和对应的栅极触头7。其它类型的辅助接触可以包括温度传感器的一个或多个电触头或发射极触头,其可以被用于短路感测。
图4的实施方案示出了作为具有增强的抗电化学迁移的鲁棒性的4衬底形式的功率半导体模块10。在此实施方案中,对应于不同电位的衬底13a至13d相互间隔开。
参考该图,可以看到,现有功率模块的非常简单并且直接的改型是可能的。所有基本芯片布置和功率电路线路可以保持几乎相同。根据该布置,可能必需在单独的衬底之间提供稍微更多的空间,并且当应用矩形衬底时可能需要键合线的一些重新布置。在该实施方案中,所有示出的绝缘部分(在此,绝缘部分5d)是矩形的。作为矩形绝缘部分的替代方案,应用例如L形或其它形状的绝缘部分也是一个选择。
关于如参考图1至图4所描述的电接触装置1和功率半导体模块10的所有上文所提及的实施方案,接触部分6、6a、6b、6c和6d包括至少一个金属化区域或由至少一个金属化区域组成或构成。电触头3或7相对于彼此定位,以规定电触头3或7的金属化区域能以等于或大于100V的电压电位差运行,或两个邻近的电触头3或7被定位成在电触头3或7之间具有间隙G,以规定两个邻近的电触头3或7的金属化区域能以等于或大于100V的电压电位差运行。这样,可以存在高电压电位差而没有电化学迁移和/或腐蚀的高风险。所述至少一个金属化可以没有绝缘间隙。
绝缘部分5、5a、5b、5c和5d中的每个可以包括陶瓷绝缘材料(例如,直接键合铜衬底、活性金属钎焊衬底或直接键合铝衬底的绝缘层)或可以由所述陶瓷绝缘材料制成,或可以基于具有聚合物绝缘的衬底(例如,绝缘金属衬底、印刷电路板或柔性箔)。最后,应提及的是,本发明的方法当然也可以与其它已知的措施组合以减少电化学迁移。这些可以是保护性涂层,诸如聚对二甲苯、ALD陶瓷层等,或具有较少活性金属(诸如Au、Pd、Ni)的金属化迹线的过度电镀,或具有低吸水率和低水蒸气扩散的封装材料(诸如环氧模塑化合物或水力坐封(hydroset)陶瓷)的应用。
虽然已经关于实施包括至少三个电触头和对应的功率端子的半桥的功率模块以及至少两个功率半导体器件描述了本发明,但是所公开的方法也可以应用在实施仅包括两个电触头和对应的功率端子的开关配置的功率模块以及至少一个功率半导体器件中。
本公开还包括以下实施方案:
实施方案1:一种用于电接触功率半导体模块(10)的至少一个功率半导体器件(2)的电接触装置(1),
所述电接触装置(1)包括至少两个电触头(3、7),
其中所述电触头(3、7)中的每个包括
接地电位部分(4);
接触部分(6、6a、6b、6c、6d);以及
绝缘部分(5、5a、5b、5c、5d),用于使所述接地电位部分(4)与所述接触部分(6、6a、6b、6c、6d)电绝缘,
其中所述绝缘部分(5、5a、5b、5c、5d)设置在所述接地电位部分(4)上;
并且
所述接触部分(6、6a、6b、6c、6d)设置在所述绝缘部分(5、5a、5b、5c、5d)上,
其中至少两个电触头(3、7)通过以下两者而被分离,即在该分离的电触头(3、7)的绝缘部分(5、5a、5b、5c、5d)之间具有间隙(G)以及在所述分离的电触头(3、7)的接触部分(6、6a、6b、6c、6d)之间具有所述间隙(G)。
实施方案2:根据前一个实施方案的电接触装置(1),
其中任何电触头(3、7)的绝缘部分(5、5a、5b、5c、5d)被定位成相互之间具有所述间隙(G),并且
任何电触头(3、7)的接触部分(6、6a、6b、6c、6d)被定位成相互之间具有所述间隙(G)。
实施方案3:根据实施方案1或2的电接触装置(1),
其中所述分离的电触头(3、7)的接地电位部分(4)被定位成相互之间具有所述间隙(G),或
其中任何电触头(3、7)的接地电位部分(4)被定位成相互之间具有所述间隙(G)。
实施方案4:根据前述实施方案中的任何一个的电接触装置(1),
包括至少三个电触头(3、7),所述至少三个电触头是交流触头、正直流触头和负直流触头;或
包括至少五个电触头(3、7),所述至少五个电触头是交流触头、正直流触头、负直流触头、栅极触头和辅助电路触头。
实施方案5:根据实施方案4的电接触装置(1),
其中所述至少三个电触头或所述至少五个电触头(3、7)中的至少一个设置在所述至少三个电触头或所述至少五个电触头(3、7)中的另一个上;或
其中所述至少三个电触头或所述至少五个电触头(3、7)中的一个设置在所述至少三个电触头或所述至少五个电触头(3、7)中的另一个上;或
其中所述负直流触头设置在所述交流触头上;或
其中所述负直流触头设置在所述交流触头的接触部分(6a)上或设置在所述交流触头的绝缘部分(5a)上。
实施方案6:根据前述实施方案中的任何一个的电接触装置(1),
包括呈栅极触头(7)的形式的至少一个电触头(7),所述栅极触头具有呈栅极接触部分(6d)的形式的接触部分,用于接触至少一个半导体器件(2)的栅极,
其中所述栅极接触部分(6d)设置在另一个电触头(3)的绝缘部分(5、5a、5b、5c)上;
或
包括呈栅极触头(7)的形式的至少一个电触头(7),所述栅极触头具有呈栅极接触部分(6d)的形式的接触部分,用于接触至少一个半导体器件(2)的栅极,
其中在被接触的至少一个半导体器件是高侧半导体器件的情况下,所述栅极接触部分(6d)设置在交流触头部分(6a)的绝缘部分(5a)上;和/或
包括呈栅极触头(7)的形式的至少一个电触头(7),所述栅极触头具有呈栅极接触部分(6d)的形式的接触部分,用于接触至少一个半导体器件(2)的栅极,
其中在被接触的至少一个半导体器件是低侧半导体器件的情况下,所述栅极接触部分(6d)设置在负直流触头(6c)的绝缘部分(5c)上;
或
包括呈栅极触头(7)的形式的至少一个电触头(7),所述栅极触头具有呈栅极接触部分(6d)的形式的接触部分,用于接触至少一个半导体器件(2)的栅极,
其中所述栅极接触部分(6d)设置在呈栅极绝缘部分的形式的绝缘部分(5d)上,
并且所述栅绝缘部分(5d)设置在至少一个其他电触头(3)的接触部分(6、6a、6b、6c)上;
或
包括呈栅极触头(7)的形式的至少一个电触头(7),所述栅极触头具有呈栅极接触部分(6d)的形式的接触部分,用于接触至少一个半导体器件(2)的栅极,
其中所述栅极接触部分(6d)设置在呈栅极绝缘部分的形式的绝缘部分(5d)上,
并且所述栅极绝缘部分(5d)设置在发射极触头的接触部分(6a)上。
实施方案7:根据前述实施方案中的任何一个的电接触装置(1),
其中所述接触部分(6、6a、6b、6c、6d)包括至少一个金属化区域;或
其中所述接触部分(6、6a、6b、6c、6d)由至少一个金属化区域构成;
其中所述电触头(3、7)相对于彼此定位,以规定所述电触头(3、7)的金属化区域能以等于或大于100V的电压电位差运行;或
其中两个邻近的电触头(3、7)被定位成在所述电触头(3、7)之间具有所述间隙(G),以规定所述两个邻近的电触头(3、7)的金属化区域能以等于或大于100V的电压电位差运行。
实施方案8:根据实施方案7的电接触装置(1),其中所述至少一个金属化区域没有绝缘间隙。
实施方案9:根据前述实施方案中的任何一个的电接触装置(1),
其中所述绝缘部分(5、5a、5b、5c、5d)包括陶瓷绝缘材料或由陶瓷绝缘材料制成;或
其中所述绝缘部分(5、5a、5b、5c、5d)包括以下中的至少一个、或由/通过以下中的至少一个制成:直接键合铜衬底、活性金属钎焊衬底、直接键合铝衬底、绝缘金属衬底、柔性箔技术。
实施方案10:根据前述实施方案中的任何一个的电接触装置(1),
其中所述绝缘部分(5、5a、5b、5c、5d)和所述接触部分(6、6a、6b、6c、6d)被设计为具有等于或大于1mm或等于或大于3mm的用于使所述接地电位部分(4)与所述接触部分(6、6a、6b、6c、6d)电绝缘的路径长度,或
其中所述绝缘部分(5、5a、5b、5c、5d)和所述接触部分(6、6a、6b、6c、6d)被设计为提供所述绝缘部分(5、5a、5b、5c、5d)的边缘的无接触部分边界,所述无接触部分边界具有等于或大于1mm的用于使所述接地电位部分(4)与所述接触部分(6、6a、6b、6c、6d)电绝缘的路径长度。
实施方案11:根据前述实施方案中的任何一个的电接触装置(1),
其中所述绝缘部分(5、5a、5b、5c、5d)和所述接触部分(6、6a、6b、6c、6d)被设计为用于在所述接地电位部分(4)与所述接触部分(6、6a、6b、6c、6d)之间提供电场(E)的迁移路径,所述迁移路径电场在相互垂直的至少两个方向上延伸。
实施方案12:一种功率半导体模块(10),包括根据前述实施方案中的任何一个的电接触装置(1)。
实施方案13:一种用于制造用于电接触功率半导体模块(10)的至少一个功率半导体器件(2)的电接触装置(1)的方法,
所述电接触装置(1)包括至少两个电触头(3、7),
为了制造所述电触头中的至少两个电触头(3、7),所述方法包括以下步骤:
制造接地电位部分(4);
在所述接地电位部分(4)上制造绝缘部分(5、5a、5b、5c、5d);以及
在所述绝缘部分(5、5a、5b、5c、5d)上制造接触部分(6、6a、6b、6c、6d),
其中至少两个电触头(3、7)被制造为通过以下两者而分离,即在该分离的电触头(3、7)的绝缘部分(5、5a、5b、5c、5d)之间具有间隙(G)以及在所述分离的电触头(3、7)的接触部分(6、6a、6b、6c、6d)之间具有所述间隙(G)。
实施方案14:一种用于制造具有根据前述实施方案1至10中的任何一个的电接触装置(1)的功率半导体模块(10)的方法,
所述方法包括根据实施方案13的方法步骤以及制造至少一个功率半导体器件(2);以及
将所述功率半导体器件(2)与所述电接触装置(1)电连接。
实施方案15:一种用于电接触功率半导体模块(10)的至少一个功率半导体器件(2)、特别是功率半导体开关器件的电接触装置(1),
所述电接触装置(1)包括至少一个键合线(9)和至少两个电触头,
其中所述电触头(3)中的每个包括
接地电位部分(4);
接触部分(6a、6b、6c);以及
绝缘部分(5a、5b、5c),用于使所述接地电位部分(4)与所述接触部分(6a、6b、6c)电绝缘,
其中所述绝缘部分(5a、5b、5c)设置在所述接地电位部分(4)上;并且
所述接触部分(6a、6b、6c)设置在所述绝缘部分(5a、5b、5c)上,
其中所述至少两个电触头(3)通过以下两者而被分离,即在该分离的至少两个电触头(3)的绝缘部分(5a、5b、5c)之间具有间隙(G)以及在所述分离的至少两个电触头(3)的接触部分(6a、6b、6c)之间具有所述间隙(G);并且
其中所述至少一个键合线(9)将布置在所述至少两个电触头的第一电触头(3)的第一接触部分(6b)上的至少一个半导体器件(2)与所述至少两个电触头的第二电触头(3)的第二接触部分(6a)连接。
虽然已经在附图和前面的描述中详细地例示和描述了本发明,但是这样的例示和描述应被认为是例示性的或示例性的而不是限制性的;本发明不限于所公开的实施方案。通过研究附图、公开和所附权利要求书,本领域技术人员在实践所要求保护的发明时可以理解和实现所公开的实施方案的其它变型方案。在权利要求中,词语“包括”不排除其他元件或步骤,并且不定冠词“一(a)”或“一个(an)”不排除多个。在相互不同的从属权利要求中记载某些措施的这一事实并不指示这些措施的组合不能够被有利地使用。权利要求中的任何参考符号不应被解释为限制范围。
参考符号列表
1电接触装置
2功率半导体器件
3电触头
4接地电位部分
5绝缘部分
5a交流触头的绝缘部分
5b正直流触头的绝缘部分
5c负直流触头的绝缘部分
5d栅极触头的绝缘部分
6接触部分
6a交流触头的接触部分
6b正直流触头的接触部分
6c负直流触头的接触部分
6d栅极接触部分
7栅极触头
8基板
9键合线
10功率半导体模块
11NTC输入端口
12NTC输出端口
13衬底
E电场
G间隙
P迁移路径
Claims (15)
1.一种电接触装置(1),用于电接触功率半导体模块(10)的至少两个功率半导体器件(2),
所述电接触装置(1)包括至少两个键合线(9)和至少三个电触头(3),所述至少三个电触头包括交流触头、正直流触头以及正直流触头,
其中所述电触头(3)中的每个包括
接地电位部分(4);
接触部分(6a、6b、6c);以及
绝缘部分(5a、5b、5c),用于使所述接地电位部分(4)与所述接触部分(6a、6b、6c)电绝缘,
其中所述绝缘部分(5a、5b、5c)设置在所述接地电位部分(4)上;并且
所述接触部分(6a、6b、6c)设置在所述绝缘部分(5a、5b、5c)上,
其中所述至少三个电触头(3)中的至少两个电触头通过以下两者而被分离,即在该分离的至少两个电触头(3)的绝缘部分(5a、5b、5c)之间具有间隙(G)以及在所述分离的至少两个电触头(3)的接触部分(6a、6b、6c)之间具有所述间隙(G);并且
其中至少一个第一键合线(9)将布置在所述正直流触头的接触部分(6b)上的第一功率半导体器件(2)与所述交流触头的接触部分(6a)连接,并且至少一个第二键合线(9)将布置在所述交流触头的所述接触部分(6a)上的第二功率半导体器件(2)与所述负直流触头的接触部分(6c)连接。
2.根据权利要求1所述的电接触装置(1),
其中所述分离的至少两个电触头(3)中的每个电触头包括单独的衬底(13a、13b、13c、13d),每个单独的衬底包括相应的电触头(3)的所述接地电位部分(4)、所述接触部分(6a、6b、6c)和所述绝缘部分(5a、5b、5c);并且
其中该至少两个单独的衬底(13a、13b、13c、13d)布置在公共基板(8)上。
3.根据权利要求1或2所述的电接触装置(1),
其中所述至少一个第一键合线(9)将布置在所述正直流触头的接触部分(6b)上的所述第一功率半导体器件(2)与所述交流触头的所述接触部分(6a)直接连接,和/或所述至少一个第二键合线(9)将布置在所述交流触头的所述接触部分(6a)上的所述第二功率半导体器件(2)与所述负直流触头的所述接触部分(6c)直接连接;或
其中所述至少一个第一键合线(9)将所述第一功率半导体器件(2)连接到布置在另一个绝缘部分(5d)上的另一个第一接触部分,所述第一接触部分与所述交流触头的所述接触部分(6a)连接,和/或所述至少一个第二键合线(9)将所述第二功率半导体器件(2)连接到布置在另一个绝缘部分(5d)上的另一个第二接触部分,所述第二接触部分与所述负直流触头的所述接触部分(6c)连接。
4.根据前述权利要求中任一项所述的电接触装置(1),
其中任何电触头(3、7)的绝缘部分(5、5a、5b、5c、5d)被定位成相互之间具有所述间隙(G),并且
任何电触头(3、7)的接触部分(6、6a、6b、6c、6d)被定位成相互之间具有所述间隙(G)。
5.根据前述权利要求中任一项所述的电接触装置(1),
其中所述分离的至少两个电触头(3、7)的所述接地电位部分(4)被定位成相互之间具有所述间隙(G),或
其中任何电触头(3、7)的接地电位部分(4)被定位成相互之间具有所述间隙(G)。
6.根据前述权利要求中任一项所述的电接触装置(1),
包括至少五个电触头(3、7),所述至少五个电触头还包括栅极触头(7)和辅助电路触头中的至少一个。
7.根据权利要求5所述的电接触装置(1),
其中所述至少三个电触头或所述至少五个电触头(3、7)中的至少一个设置在所述至少三个电触头或所述至少五个电触头(3、7)中的另一个上;或
其中所述至少三个电触头或所述至少五个电触头(3、7)中的一个设置在所述至少三个电触头或所述至少五个电触头(3、7)中的另一个上;或
其中所述负直流触头设置在所述交流触头上;或
其中所述负直流触头设置在所述交流触头的所述接触部分(6a)上或设置在所述交流触头的所述绝缘部分(5a)上。
8.根据权利要求6或7所述的电接触装置(1),
包括呈栅极触头(7)的形式的至少一个电触头(7),所述栅极触头具有呈栅极接触部分(6d)的形式的接触部分,用于接触至少一个半导体器件(2)的栅极,
其中所述栅极接触部分(6d)设置在另一个电触头(3)的绝缘部分(5、5a、5b、5c)上;
或
包括呈栅极触头(7)的形式的至少一个电触头(7),所述栅极触头具有呈栅极接触部分(6d)的形式的接触部分,用于接触至少一个半导体器件(2)的栅极,
其中在该被接触的至少一个半导体器件是高侧半导体器件的情况下,所述栅极接触部分(6d)设置在交流触头(6a)的绝缘部分(5a)上;和/或
包括呈栅极触头(7)的形式的至少一个电触头(7),所述栅极触头具有呈栅极接触部分(6d)的形式的接触部分,用于接触至少一个半导体器件(2)的栅极,
其中在该被接触的至少一个半导体器件是低侧半导体器件的情况下,所述栅极接触部分(6d)设置在负直流触头(6c)的绝缘部分(5c)上;
或
包括呈栅极触头(7)的形式的至少一个电触头(7),所述栅极触头具有呈栅极接触部分(6d)的形式的接触部分,用于接触至少一个半导体器件(2)的栅极,
其中所述栅极接触部分(6d)设置在呈栅极绝缘部分的形式的绝缘部分(5d)上,
并且所述栅极绝缘部分(5d)设置在至少一个其他电触头(3)的接触部分(6、6a、6b、6c)上;
或
包括呈栅极触头(7)的形式的至少一个电触头(7),所述栅极触头具有呈栅极接触部分(6d)的形式的接触部分,用于接触至少一个半导体器件(2)的栅极,
其中所述栅极接触部分(6d)设置在呈栅极绝缘部分的形式的绝缘部分(5d)上,
并且所述栅极绝缘部分(5d)设置在发射极触头的接触部分(6a)上。
9.根据前述权利要求中任一项所述的电接触装置(1),
其中所述接触部分(6、6a、6b、6c、6d)包括至少一个金属化区域;或
其中所述接触部分(6、6a、6b、6c、6d)由至少一个金属化区域组成;
其中所述电触头(3、7)相对于彼此定位,以规定所述电触头(3、7)的金属化区域能以等于或大于100V的电压电位差运行;或
其中两个邻近的电触头(3、7)被定位成在所述电触头(3、7)之间具有所述间隙(G),以规定所述两个邻近的电触头(3、7)的金属化区域能以等于或大于100V的电压电位差运行;和/或
其中不同的分离的电触头(3、7)的接触部分(6、6a、6b、6c、6d)被分离以确保分离的接触部分(6、6a、6b、6c、6d)设置在单独的绝缘部分(5、5a、5b、5c、5d)上,使得所述至少一个金属化区域没有绝缘间隙。
10.根据前述权利要求中任一项所述的电接触装置(1),
其中所述绝缘部分(5、5a、5b、5c、5d)包括陶瓷绝缘材料或由陶瓷绝缘材料制成;或
其中所述绝缘部分(5、5a、5b、5c、5d)包括以下中的至少一个、由/通过以下中的至少一个制成或是以下中的至少一个的一部分:直接键合铜衬底、活性金属钎焊衬底、直接键合铝衬底、绝缘金属衬底、或柔性箔技术。
11.根据前述权利要求中任一项所述的电接触装置(1),
其中所述绝缘部分(5、5a、5b、5c、5d)和所述接触部分(6、6a、6b、6c、6d)被设计为具有等于或大于1mm或等于或大于3mm的用于使所述接地电位部分(4)与所述接触部分(6、6a、6b、6c、6d)电绝缘和/或分离的路径长度,或
其中所述绝缘部分(5、5a、5b、5c、5d)和所述接触部分(6、6a、6b、6c、6d)被设计为提供所述绝缘部分(5、5a、5b、5c、5d)的边缘的无接触部分边界,所述无接触部分边界具有等于或大于1mm的用于将所述接地电位部分(4)与所述接触部分(6、6a、6b、6c、6d)电绝缘和/或分离的路径长度。
12.根据前述权利要求中任一项所述的电接触装置(1),
其中所述绝缘部分(5、5a、5b、5c、5d)和所述接触部分(6、6a、6b、6c、6d)被设计为在所述接地电位部分(4)与所述接触部分(6、6a、6b、6c、6d)之间提供在至少两个相互垂直的方向上延伸的迁移路径(P)。
13.一种功率半导体模块(10),包括根据前述权利要求中任一项所述的电接触装置(1)。
14.一种功率半导体模块(10),特别是根据权利要求13所述的功率半导体模块(10),包括:
-多个功率半导体器件(2),其包括高侧功率半导体器件(2)和低侧功率半导体器件(2);
-交流触头,其具有一个或多个接触部分(6a);
-正直流触头,其具有一个或多个接触部分(6b);
-负直流触头,其具有一个或多个接触部分(6c);以及
-两个栅极触头(7),其具有对应的栅极接触部分(6d);其中
-所述接触部分(6a、6b、6c,6d)中的每个布置在单独的绝缘部分(5d)上;
-所述高侧功率半导体器件(2)布置在第一衬底(13a)上,所述第一衬底经由键合线(9)连接到所述正直流触头的接触部分(6b);
-所述高侧功率半导体器件(2)的栅极线路布置在第二衬底(13b)上,所述第二衬底经由键合连接到第三衬底(13c);
-所述低侧功率半导体器件(2)布置在所述第三衬底(13c)上,所述第三衬底经由键合线(9)连接到所述交流直流触头的接触部分(6a);
-所述低侧功率半导体器件(2)的栅极线路布置在第四衬底(13d)上,所述第四衬底经由键合线(9)连接到所述负直流触头的接触部分(6c);并且
-所述第一至第四衬底(13a、13b、13c、13d)相互间隔开。
15.一种用于制造具有电接触装置(1)的功率半导体模块(10)的方法,所述电接触装置(1)用于电接触所述功率半导体模块(10)的至少两个功率半导体器件(2),特别是具有根据权利要求1至12中任一项所述的电接触装置(1)的根据权利要求13或14所述的功率半导体模块(10),
其中所述电接触装置(1)包括至少两个键合线(9)和至少三个电触头(3),所述至少三个电触头包括交流触头、正直流触头和正直流触头,
其中为了制造至少三个电触头(3),所述方法包括以下步骤:
制造接地电位部分(4);
在所述接地电位部分(4)上制造绝缘部分(5a、5b、5c);以及
在所述绝缘部分(5a、5b、5c)上制造接触部分(6a、6b、6c),
其中所述至少三个电触头(3)中的至少两个电触头被制造成通过以下两者而被分离,即在该分离的至少两个电触头(3)的所述绝缘部分(5a、5b、5c)之间具有间隙(G)以及在所述分离的至少两个电触头(3、7)的所述接触部分(6a、6b、6c)之间具有所述间隙(G);并且
其中所述方法还包括:
将第一功率半导体器件(2)布置在所述正直流触头的接触部分(6b)上;
使用至少一个第一键合线(9)将所述第一功率半导体器件(2)与所述交流触头的接触部分(6a)连接;
将第二功率半导体器件(2)布置在所述交流触头的所述接触部分(6a)上;以及
使用至少一个第二键合线(9)将所述第二功率半导体器件(2)与所述负直流触头的接触部分(6c)连接。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP20209225.0 | 2020-11-23 | ||
EP20209225.0A EP4002454A1 (en) | 2020-11-23 | 2020-11-23 | Electrical contact arrangement, power semiconductor module, method for manufacturing an electrical contact arrangement and method for manufacturing a power semiconductor module |
PCT/EP2021/082671 WO2022106721A1 (en) | 2020-11-23 | 2021-11-23 | Electrical contact arrangement, power semiconductor module, method for manufacturing an electrical contact arrangement and method for manufacturing a power semiconductor module |
Publications (1)
Publication Number | Publication Date |
---|---|
CN116325151A true CN116325151A (zh) | 2023-06-23 |
Family
ID=73554232
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202180065650.2A Pending CN116325151A (zh) | 2020-11-23 | 2021-11-23 | 电接触装置、功率半导体模块、用于制造电接触装置的方法和用于制造功率半导体模块的方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20230343715A1 (zh) |
EP (2) | EP4002454A1 (zh) |
JP (1) | JP7487411B2 (zh) |
CN (1) | CN116325151A (zh) |
WO (1) | WO2022106721A1 (zh) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3937045A1 (de) * | 1989-11-07 | 1991-05-08 | Abb Ixys Semiconductor Gmbh | Leistungshalbleitermodul |
FR2786657B1 (fr) * | 1998-11-27 | 2001-06-01 | Alstom Technology | Composant electronique de puissance comportant des moyens de refroidissement et procede de fabrication d'un tel composant |
DE102009045181B4 (de) * | 2009-09-30 | 2020-07-09 | Infineon Technologies Ag | Leistungshalbleitermodul |
US8441128B2 (en) * | 2011-08-16 | 2013-05-14 | Infineon Technologies Ag | Semiconductor arrangement |
WO2016150583A1 (en) | 2015-03-24 | 2016-09-29 | Abb Technology Ag | Power semiconductor device and power semiconductor module comprising a power semiconductor device |
EP3113223A1 (en) * | 2015-07-02 | 2017-01-04 | ABB Technology AG | Power semiconductor module |
-
2020
- 2020-11-23 EP EP20209225.0A patent/EP4002454A1/en not_active Withdrawn
-
2021
- 2021-11-23 JP JP2023519926A patent/JP7487411B2/ja active Active
- 2021-11-23 US US18/026,953 patent/US20230343715A1/en active Pending
- 2021-11-23 CN CN202180065650.2A patent/CN116325151A/zh active Pending
- 2021-11-23 WO PCT/EP2021/082671 patent/WO2022106721A1/en unknown
- 2021-11-23 EP EP21819424.9A patent/EP4197034A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
EP4002454A1 (en) | 2022-05-25 |
JP7487411B2 (ja) | 2024-05-20 |
WO2022106721A1 (en) | 2022-05-27 |
JP2023541323A (ja) | 2023-09-29 |
US20230343715A1 (en) | 2023-10-26 |
EP4197034A1 (en) | 2023-06-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9659912B2 (en) | Low-inductance circuit arrangement comprising load current collecting conductor track | |
US9159715B2 (en) | Miniaturized semiconductor device | |
US20080105896A1 (en) | Power semiconductor module | |
US20240038612A1 (en) | Package with electrically insulated carrier and at least one step on encapsulant | |
US20230187431A1 (en) | Semiconductor module | |
US9271397B2 (en) | Circuit device | |
US11133303B2 (en) | Semiconductor device and semiconductor arrangement comprising semiconductor devices | |
CN114080672A (zh) | 半导体装置 | |
CN111613608A (zh) | 用于多芯片功率半导体器件的封装 | |
US11973065B2 (en) | Semiconductor arrangements | |
CN111584422B (zh) | 半导体装置及其制造方法 | |
JP7487411B2 (ja) | 電気接点構成、パワー半導体モジュール、電気接点構成の製造方法、およびパワー半導体モジュールの製造方法 | |
US20210028078A1 (en) | Semiconductor Module Arrangement | |
KR20120073302A (ko) | 회로 장치 및 그의 제조 방법 | |
EP4113605A1 (en) | Power semiconductor module arrangement | |
US20240186256A1 (en) | Semiconductor device | |
US20230170286A1 (en) | Terminal Element or Bus Bar, and Power Semiconductor Module Arrangement Comprising a Terminal Element or Bus Bar | |
US12002794B2 (en) | Semiconductor device | |
US20240136320A1 (en) | Semiconductor device | |
US20240047433A1 (en) | Semiconductor device | |
US20210257269A1 (en) | Semiconductor device | |
US20220165719A1 (en) | Semiconductor device | |
CN117712093A (zh) | 功率器件、功率器件封装模块及方法、电机驱动系统 | |
JP2022130754A (ja) | 半導体装置 | |
CN117712092A (zh) | 功率器件封装模块及功率器件封装方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
TA01 | Transfer of patent application right |
Effective date of registration: 20240115 Address after: Zurich, SUI Applicant after: Hitachi Energy Co.,Ltd. Address before: Swiss Baden Applicant before: Hitachi energy Switzerland AG |
|
TA01 | Transfer of patent application right |