CN111613608A - 用于多芯片功率半导体器件的封装 - Google Patents

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CN111613608A
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Abstract

本发明公开了一种封装(200)，其包括：具有外部壳体的封装主体(20)，外部壳体包括至少第一封装侧(201)、第二封装侧(202)和封装侧壁(203)，封装侧壁(203)在第一封装侧(201)和第二封装侧(202)之间延伸；在外部壳体处彼此间隔开的第一导电界面层(221)和第二导电界面层(222)；布置在封装主体(20)内的第一功率半导体芯片(101)和第二功率半导体芯片(102)，其中第一芯片(101)和第二芯片(102)都展示出相应的第一负载端子(S1，S2)和相应的第二负载端子(D1，D2)。第一负载端子(S1，S2)在封装主体(20)内彼此电连接。第一芯片(101)的第二负载端子(D1)电连接到第一导电界面层(221)。第二芯片(102)的第二负载端子(D2)电连接到第二导电界面层(222)。封装主体(20)的外部壳体还包括在第一导电界面层(221)和第二导电界面层(222)之间具有最小尺寸(a)的爬电结构(23)。

Description

用于多芯片功率半导体器件的封装
技术领域
本说明书涉及包围多个功率半导体芯片的封装的实施例，并且涉及功率转换器电路的实施例，并且涉及形成封装的方法的实施例。特别地，本说明书涉及包括双向导电的功率半导体开关(BiDi开关)的封装的实施例，该双向导电的功率半导体开关包括至少两个功率半导体芯片，并且本说明书涉及方法和功率转换器电路的对应实施例。
背景技术
在汽车、消费和工业应用中，现代设备的许多功能(例如转换电能和驱动电动机或电机)都依赖于功率半导体器件。
例如，仅举几例，绝缘栅双极晶体管(IGBT)、金属氧化物半导体场效应晶体管(MOSFET)和二极管已用于各种应用，包括但不限于电源和功率转换器中的开关。
功率半导体器件通常包括一个或多个功率半导体芯片，每个功率半导体芯片被配置为沿着相应芯片的两个负载端子之间的负载电流路径传导负载电流。此外，可以例如借助于绝缘电极(有时称为栅电极)来控制负载电流路径。例如，在从例如驱动器接收到对应的控制信号时，控制电极可以将功率半导体芯片设置为导通状态和阻断状态之一。
在已制造功率半导体芯片之后，通常将其安装在封装内，例如，从而允许将具有(多个)芯片的封装布置在应用内，例如布置在功率转换器电路中，例如，以使得(多个)芯片可以经由封装耦合到载体，例如印刷电路板(PCB)。
为此，已知一种通常被称为表面安装技术(SMT)的技术，其中，该概念通常可以指代生产其中将部件直接安装或放置到PCB的表面上的电子电路。因此，这种部件被称为表面安装器件(SMD)部件。
另一种安装构造是所谓的通孔技术，例如，将具有引线的部件装配到电路板中的孔中的构造方法。
通常，SMD部件可以小于其通孔对应部件。尽管如此，两种技术如今仍在使用。
封装可以具有各种样式的短引脚或引线、扁平接触部(也称为“端子焊盘”)、焊球矩阵(例如，所谓的球栅阵列(BGA))和/或部件的封装主体上的端子。
从文件DE102015101674 A1和DE102015120396 A1中已知SMD封装的示例性构造。这些SMD封装中的每一个包围功率半导体芯片，并且具有带有封装顶侧、封装覆盖区侧和封装侧壁的封装，其中，封装侧壁从封装覆盖区侧延伸至封装顶侧。芯片具有第一负载端子和第二负载端子，并且被配置为阻断施加在所述负载端子之间的阻断电压。每个封装还包括引线框架结构，该引线框架结构被配置为将封装电和机械耦合到支撑件，并且封装覆盖区侧向支撑件。引线框架结构包括外部端子，该外部端子延伸出封装侧壁并与芯片的第一负载端子电连接。此外，每个封装包括布置在封装顶侧并与芯片的第二负载端子电连接的顶层。
因此，从文件DE102015101674 A1和DE102015120396 A1中已知的这些SMD封装中的每一个可以展示出背离支撑件并且配备有可以安装热量散发器件(例如，热沉)的顶层的封装顶侧。因此，可以从包围芯片的封装中去除热量。因此，这种封装可以被称为SMD顶侧冷却(SMD-TSC)封装。
实现热量散发的部件的主要功能是将热量从封装主体去除。为此，例如已知通过例如诸如散热器的中间部件将热沉耦合到顶层。热沉可以与顶层电绝缘。
当然，用于散发封装的热量的装置的尺寸和/或构造与在封装内操作的芯片产生的热量有关，即与芯片在操作期间产生的损耗有关。例如，这种损耗发生在开关事件期间(所谓的开关损耗)和负载电流传导期间(所谓的导通状态损耗或静态损耗)。在芯片的恒定断开状态(阻断状态)期间可能发生的损耗比开关损耗和导通状态损耗要低得多。
不用说，由功率半导体芯片引起的低功率损耗通常是期望的。如果功率损耗小，则要散发的热量相对较少，并且因此，用于散发封装的热量的装置的尺寸和/或构造可以小和/或相应地简单。相反，大量的损失，即大量的热量需要大/复杂的热量散发装置。
虽然散发热量是封装的一种功能，但是封装也可能必须提供安全特征，例如，封装可能必须满足有关例如高电压接触部之间的最小距离、和/或爬电距离和/或间隙距离的要求。例如，可以根据污染度对应当采用封装的应用进行评级。例如，较高的污染度可能需要较大的爬电距离。这种要求可能必须通过封装的设计来反映。
发明内容
本说明书的某些方面涉及封装的实施例，该封装包括至少两个单独的功率半导体开关，它们以共源配置彼此反串联连接，其中高电压接触部，即开关的漏极接触部，都在封装的外部壳体上连接到相应的导电界面层。在导电界面层之间，提供了爬电结构，例如凹槽，其被配置为增加所述层之间的爬电距离。
根据第一实施例，一种封装包括：封装主体，该封装主体具有外部壳体，该外部壳体包括至少第一封装侧、第二封装侧和封装侧壁，该封装侧壁在第一封装侧和第二封装之间延伸；在外部壳体上彼此间隔开的第一导电界面层和第二导电界面层；布置在封装主体内的第一功率半导体芯片和第二功率半导体芯片，其中，第一芯片和第二芯片都展示出相应的第一负载端子和相应的第二负载端子。第一负载端子在封装主体内彼此电连接。第一芯片的第二负载端子电连接到第一导电界面层。第二芯片的第二负载端子电连接到第二导电界面层。封装主体的外部壳体还包括在第一导电界面层和第二导电界面层之间具有最小尺寸的爬电结构。
根据第二实施例，一种功率转换器电路包括多个功率半导体开关，并且被配置为通过操作多个功率半导体开关而将输入功率信号转换成输出功率信号。至少两个所述功率半导体开关被布置在根据第一实施例的封装中。
根据另一个实施例，提供了一种形成封装的方法。该方法包括提供：封装主体，其具有外部壳体，该外部壳体包括至少第一封装侧、第二封装侧和封装侧壁，该封装侧壁在第一封装侧和第二封装侧之间延伸；在外部壳体上彼此间隔开的第一导电界面层和第二导电界面层；布置在封装主体内的第一功率半导体芯片和第二功率半导体芯片，其中第一芯片和第二芯片都展示出相应的第一负载端子和相应的第二负载端子。第一负载端子在封装主体内彼此电连接。第一芯片的第二负载端子电连接到第一导电界面层。第二芯片的第二负载端子电连接到第二导电界面层。该方法还包括：在封装主体的外部壳体处形成在第一导电界面层和第二导电界面层之间具有最小尺寸的爬电结构。
在从属权利要求中定义了可选的其他实施例的特征。如果没有另外明确说明，则这些特征可以彼此组合以形成另外的实施例。
附图说明
附图中的部分不必按比例绘制，而是重点在于说明本发明的原理。此外，在附图中，附图标记可以表示对应的部分。在图中：
图1示意性且示例性地示出了根据一个或多个实施例的在共源极配置中彼此反串联连接的两个功率半导体芯片；
图2示意性且示例性地示出了根据一个或多个实施例的封装的透视投影的一部分；
图3示意性且示例性地示出了根据一个或多个实施例的封装的垂直截面的一部分；
图4示意性且示例性地示出了根据一个或多个实施例的功率半导体芯片的垂直截面的一部分；
图5示意性且示例性地示出了根据一个或多个实施例的封装的水平投影的一部分；
图6示意性且示例性地示出了根据一些实施例的封装的爬电特征的垂直截面的部分；
图7示意性且示例性地示出了根据一个或多个实施例的封装的爬电特征的垂直截面的一部分；以及
图8示意性且示例性地示出了根据一些实施例的功率转换器电路。
具体实施方式
在下面的详细描述中，参考形成其一部分的附图，并且在附图中通过图示的方式示出了可以实践本发明的具体实施例。
就此而言，可以参照正在描述的附图的取向使用诸如“顶部”、“底部”、“正面”、“后面”、“背面”、“前导”、“尾随”、“下方”、“上方”等方向性术语。由于实施例的部件可能是以很多不同的取向放置的，因而所述方向性术语仅用于举例说明目的，而绝不构成限制。应当理解，在不脱离本公开的范围的情况下，可以利用其他实施例，并且可以做出结构或逻辑上的改变。因此，不应从限定的意义上理解下文的具体描述，并且本公开的范围由所附权利要求限定。
现在将详细参考各种实施例，在附图中示出了其一个或多个示例。每个示例是通过解释的方式提供的，并不意味着对本发明的限制。例如，作为一个实施例的部分示出或描述的特征可以在其他实施例上或与其他实施例结合使用以产生又一实施例。本发明旨在包括这样的修改和变化。使用特定语言描述了示例，这些特定语言不应被解释为限制所附权利要求的范围。这些图未按比例绘制，并且仅用于说明目的。为了清楚起见，如果没有另外说明，则相同的元件或制造步骤在不同的附图中由相同的附图标记表示。
在本说明书中使用的术语“水平”旨在描述基本平行于半导体衬底或半导体结构的水平表面的取向。例如，这可以是半导体晶片或芯片的表面。例如，下面提到的(第一)横向方向X和(第二)横向方向Y都可以是水平方向，其中，第一横向方向X和第二横向方向Y可以彼此垂直。
在本说明书中使用的术语“垂直”旨在描述基本上垂直于水平表面布置的取向，即，平行于半导体晶片/芯片的表面的法线方向布置的取向。例如，下面提到的延伸方向Z可以是与第一横向方向X和第二横向方向Y都垂直的延伸方向。
在本说明书的上下文中，术语“欧姆接触”、“电接触”、“欧姆连接”和“电连接”旨在描述在本文所述的器件的两个区域、区段、区带、部分或片段之间存在低欧姆电连接或低欧姆电流路径。此外，在本说明书的上下文中，术语“接触”旨在描述在相应的半导体器件的两个元件之间存在直接物理连接；例如，彼此接触的两个元件之间的过渡可以不包括另一中间元件等。
此外，在本说明书的上下文中，除非另外说明，否则在其总体有效理解的上下文中使用术语“电绝缘”，并且因此旨在描述两个或更多部件彼此分开放置，并且没有欧姆连接来连接这些部件。然而，彼此电绝缘的部件仍然可以彼此耦合，例如机械耦合和/或电容耦合和/或电感耦合。为给出示例，电容器的两个电极可以彼此电绝缘，并且同时例如通过诸如电介质的绝缘而彼此机械和电容耦合。
本说明书中描述的具体实施例涉及但不限于功率半导体芯片，例如可以用于功率转换器或电源内的功率半导体芯片。因此，在实施例中，这种芯片可以被配置为承载分别要被馈送到负载和/或由电源提供的负载电流。例如，芯片可以包括一个或多个有源功率半导体单元，例如单片集成的二极管单元和/或单片集成的晶体管单元、和/或单片集成的IGBT单元、和/或单片集成的RC-IGBT单元、和/或单片集成的MOS栅极二极管(MGD)单元、和/或单片集成的MOSFET单元和/或其衍生物。多个这样的二极管单元和/或这样的晶体管单元可以集成在芯片中。
在本说明书中使用的术语“功率半导体芯片”旨在描述具有高电压阻断和/或高电流承载能力的单个芯片。换句话说，这种功率半导体芯片旨在用于高电流，通常在安培范围内，例如，最高达5或100安培或甚至高达1000A及以上，和/或用于高电压，通常高于15V，更通常高达40V及以上，例如，高达至少500V或超过500V，例如至少600V，或甚至高达2000V及以上。
例如，以下描述的功率半导体芯片可以是被配置为用作低、中和/或高电压应用中的功率部件的芯片。例如，在本说明书中使用的术语“功率半导体芯片”不针对用于例如存储数据、计算数据和/或其他类型的基于半导体的数据处理的逻辑半导体器件。
图4示意性且示例性地示出了根据一个或多个实施例的功率半导体芯片100的垂直截面的一部分。功率半导体芯片100具有第一负载端子11(S1)和第二负载端子12(D1)。功率半导体芯片100还包括半导体主体10，并且被配置为阻断施加在所述负载端子11、12之间的阻断电压，并且在所述负载端子11、12之间传导芯片负载电流。
功率半导体芯片100可以与其他功率半导体芯片一起在半导体晶片内被处理，该半导体晶片在晶片处理完成之后被切成个体功率半导体芯片。例如，在这样的晶片处理期间，例如通过在晶片的正面上沉积导电材料(例如，金属)来形成每个指定芯片的第一负载端子11。在晶片的正面上形成第一负载端子11可以包括使用掩模。通常在半导体主体10的构造完成之后形成第一负载端子11。
第二负载端子12通常形成在晶片的背面上，例如，没有掩模，但沿整个背面基本上均匀地形成。
例如，第二负载端子12可以包括芯片背面金属化。第一负载端子12可以包括芯片正面金属化，其中芯片正面可以被构造为例如，芯片正面还配备有其他端子(例如，具有控制端子和/或感测端子)。
因此，芯片101可以具有垂直构造，根据该构造，第一负载端子11布置在芯片正面，而第二负载端子12布置在芯片背面。在横向方向上，例如在横向方向X和Y以及它们的线性组合上，芯片可以由芯片边缘终止，芯片边缘例如是在垂直方向Z上延伸的侧表面。
半导体主体10耦合在第一负载端子11和第二负载端子12之间。例如，如果施加在第一负载端子11和第二负载端子12之间的电压为正(例如，当第二负载端子12的电势大于第一负载端子11的电势时)，半导体主体10在负载端子11和12之间传导芯片负载电流。如果电压为负，则半导体主体10可以被配置为阻断这样的电压并禁止芯片负载电流在负载端子11、12之间流动。
例如，功率半导体芯片100可以是二极管，其中，例如，第一负载端子11可以是阴极端子，并且第二负载端子12可以是阳极端子。
在另一实施例中，功率半导体芯片100可以是可控制的功率半导体芯片，诸如晶体管(开关)或栅控二极管或晶闸管或上述变体之一的衍生物。例如，功率半导体芯片100可以包括控制端子13(G1)，其通常也布置在功率半导体芯片101的正面。在实施例中，第一负载端子11因此可以是源极/发射极端子(S1)，并且第二负载端子12可以是漏极/集电极端子(D1)。
功率半导体芯片100的可能的基本构造(晶体管(例如，MOSFET、IGBT等)、二极管和晶闸管)对于本领域技术人员是已知的，并且因此避免对其进行更详细的解释。本文描述的实施例不限于功率半导体芯片的特定类型。例如，本文所述的芯片中的每个可以是Si-MOSFET、SiC-WBG(宽带隙)晶体管或GaN-HEMT(高电子迁移率晶体管)。
此外，应当注意的是(在未示出的实施例中)，第一负载端子11也可以布置在功率半导体芯片101的背面，并且第二负载端子12也可以布置在功率半导体芯片101的正面。然而，所示的实施例实际上涉及以下场景：第一负载端子11(例如源极S1)位于结构化的芯片正面，并且第二负载端子12(例如漏极D1)位于非结构化的芯片背面。
在能够被用于应用内之前，功率半导体芯片100通常被包括在封装内，该封装可以允许例如同样出于热分布目的而将芯片机械地安装和电连接在应用内。这样的封装可以在环境上密封所包括的功率半导体芯片101。
本文所述的封装被配置为包括至少两个单独的功率半导体芯片。参考图1，本文描述的封装可以包括第一功率半导体芯片101和第二功率半导体芯片102。第一功率半导体芯片101和第二功率半导体芯片102都可以展示出如关于图4所示例性地解释的构造。
在实施例中，第一功率半导体芯片101和第二功率半导体芯片102都可以展示出相同的构造。例如，第一功率半导体芯片101和第二功率半导体芯片102都可以是MOSFET，或者第一功率半导体芯片101和第二功率半导体芯片102都可以是IGBT。
在实施例中，将例如关于图2更详细地描述的封装包括第一功率半导体芯片101和第二功率半导体芯片102两者，其中第一功率半导体芯片101并且第二功率半导体芯片102可以以如图1所示的构造被布置在封装200内。即，芯片101和102的第一负载端子11(即源极端子S1和源极端子S2)可以彼此电连接，并且芯片101和102的第二负载端子12(即，漏极端子D1和D2)可以彼此电绝缘。控制端子13(即，栅极端子G1和G2)可以彼此电连接或者可以彼此电绝缘。
如此连接的芯片101和102可以形成功率半导体器件300。例如，功率半导体器件300可以是双向导电的功率半导体开关(“BiDi开关”)。器件的总负载电流可以与相应的芯片负载电流相同，其中，在一个电流方向上，芯片101或芯片102以晶体管模式操作，并且另一芯片以二极管模式操作(例如，通过本征反向并联二极管)。在另一电流方向上，角色发生了变化。
在另一(未示出)实施例中，芯片101和102也可以彼此串联连接(S1-D2-S2-D2)。在实施例中，芯片101和102不是彼此并联连接，而是彼此串联或反串联(如图1所示)。
图2示意性且示例性地示出了根据一个或多个实施例的封装200的透视投影的一部分。
封装200包括封装主体20，该封装主体20的外部壳体包括至少第一封装侧201、第二封装侧202和封装侧壁203，封装侧壁203在第一封装侧201和第二封装侧202之间延伸。第一封装侧201可以是封装顶侧，并且第二封装侧可以是封装覆盖区侧202。
封装主体20可以由模制材料制成或者包括模制材料。例如，封装主体20展示出扁平构造，根据该构造，第一封装侧201和第二封装侧202都沿第一和第二横向方向X和Y基本水平地延伸；封装侧壁203大致沿垂直方向Z垂直延伸；并且第二封装侧202的最大水平延伸量总计为封装侧壁203的最大垂直延伸量的至少两倍。
在实施例中，封装200的(未示出的)引线框架结构可以被配置为将封装200电和机械耦合至载体400，例如其中第二封装侧202面向载体400。
载体400可以是印刷电路板(PCB)或可以是PCB的部件。在另一实施例中，载体400可以是直接铜接合(DCB)衬底，例如陶瓷电路板，或者可以是DCB衬底的部件。在又一实施例中，载体400也可以基于绝缘金属衬底(IMS)。载体400可以由电绝缘材料制成，例如由聚合物、PCB层合件、陶瓷、阻燃(FR)材料(例如FR4)、诸如CEM1或CEM3的复合环氧材料(CEM)、双马来酰亚胺-三嗪树脂(BT)材料、酰亚胺、聚酰亚胺、ABF制成，或由上述示例性材料的组合制成。
封装200具有在外部壳体处(例如在可以是封装顶侧的第一封装侧101处)彼此间隔开的第一导电界面层221和第二导电界面层222。例如，第一导电界面层221和第二导电界面层222的总面积之和总计为第一封装侧201的总面积的至少50％或甚至大于50％，例如，高达90％或甚至更大。因此，封装200可以展示出顶侧冷却(TSC)构造。
第一导电界面层221和第二导电界面层222彼此间隔开，使得它们可以展示出不同的电势。例如，封装200容纳功率半导体器件300，并且功率半导体器件300的高电压接触部(例如，D1和D2，参见图1)可以通过第一导电界面层221和第二导电界面层222接触。因此，功率半导体器件300的阻断电压(VD1D2，参见图1)可以存在于第一导电界面层221和第二导电界面层222之间。
封装200还包括布置在封装主体20内的第一功率半导体芯片101和第二功率半导体芯片102。如上所述，芯片101和102都可以展示出关于图4所示例性地解释的构造。因此，第一芯片101和第二芯片102都展示出相应的第一负载端子S1、S2和相应的第二负载端子D1、D2。
第一负载端子S1、S2在封装主体20内例如以关于图1所解释的方式(即，采用所谓的共源构造)彼此电连接。
第一芯片101的第二负载端子D1电连接至第一导电界面层221。例如，第一导电界面层221的电势与第一芯片101的第二负载端子D1的电势相同。
第二芯片102的第二负载端子D2电连接至第二导电界面层222。例如，第二导电界面层222的电势与第二芯片102的第二负载端子D2的电势相同。
例如，芯片101和102被夹在第一封装侧201和第二封装侧202之间(参见图3)。封装主体20可以完全围绕芯片101和102，并且相对于环境密封芯片101和102。
为了还提供用于控制端子13(G1、G2)和/或第一负载端子11(S1、S2)(和/或其他芯片端子，例如感测端子)的界面，封装200可以包括多个外部端子21，如图2中示意性示出的。这些外部端子21可以以典型的方式配置，以作为例如导线/引脚接触部或作为平面接触部。外部端子21中的至少一些可以形成封装200的引线框架结构的一部分，或者可以至少与其电连接。
例如，参考图5，多个第一外部端子211中的一个可以电连接至第一芯片101的第一负载端子(S1)，多个第二外部端子212中的一个可以电连接至第一芯片101的第二负载端子(D1)，并且多个第三外部端子213中的一个可以电连接至第一芯片101的控制端子(G1，如果存在的话)。类似地，多个第四外部端子214中的一个可以电连接至第二芯片102的第一负载端子(S2)，多个第五外部端子215中的一个可以电连接至第二芯片102的第二负载端子(D2)，并且多个第六外部端子216中的一个可以电连接到第二芯片102的控制端子(G2，如果存在的话)。鉴于前述内容，第一外部端子211和第四外部端子214可以展示出相同的电势。
外部端子21的可能设计原则上是本领域技术人员已知的，并且在本文中，外部端子21的设计意义不大，而是将重点放在界面层221和222上，这根据下面的描述将变得显而易见。
在以下描述中，参考图2、图3和图5中的每一个。
在实施例中，封装主体20的外部壳体还包括在第一导电界面层221和第二导电界面层222之间具有最小尺寸a的爬电结构23。
最小尺寸a可以总计为至少0.25mm，或者至少0.5mm，或者至少1mm，或者至少1.5mm。在实施例中，最小尺寸取决于应采用封装200的应用的污染度来选择。例如，污染度为1可能需要至少0.25mm的最小尺寸a。污染度为2可能需要至少1mm的最小尺寸a。污染度为3可能需要至少1.5mm的最小尺寸a。
在实施例中，爬电结构23包括在第一导电界面层221和第二导电界面层222之间的凹槽和突起中的至少一个。例如，爬电结构23是凹槽。
通常，在本文描述的所有实施例中，爬电结构23可以被配置为增加第一导电界面层221和第二导电界面层222之间的爬电距离。爬电距离的增加可以指代封装主体20的外部壳体将不包括爬电结构的情况，例如，封装主体20的外部壳体将在第一导电界面层221和第二导电界面层222之间的截面中设计为平面。
例如，第一导电界面层221和第二导电界面层222都布置在第一封装侧201。如前所述，第一封装侧201可以是封装顶侧(即，封装200的背离载体400的一侧)。第一导电界面层221和第二导电界面层222都可以布置在相同的水平层级(参见图2和图3)和/或可以都展示出相同的总面积(参见图2和图5)。
进一步地，如图5中最佳示出的，第一导电界面层221和第二导电界面层222可以沿第一横向方向X展示出共同的横向延伸范围Lx，其中，爬电结构23沿垂直于第一横向方向X的第二横向方向Y被布置在界面层221、222之间，并且其中，爬电结构23的沿第一横向方向X的长度总计至少为共同的横向延伸范围Lx。由此，可以确保在第一导电界面层221与第二导电界面层222之间沿外部壳体的任何直接路径包括沿爬电结构23的路径部分。
例如，如在图2和5中最佳示出的，最小尺寸a是爬电结构23沿第二横向方向Y的宽度，并且爬电结构23沿第一横向方向X展示出最小尺寸a，其距离总计至少为共同的横向延伸范围Lx。由此，可以确保在第一导电界面层221与第二导电界面层222之间沿外部壳体的任何直接路径包括沿爬电结构23总计为至少最小距离a的路径部分。
现在特别地参考图3，爬电结构23可以具有沿着垂直方向Z的总垂直尺寸b，其总计为至少最小尺寸a。在爬电结构23是凹槽的情况下，可以认为总垂直尺寸b具有爬电结构23的深度。在爬电结构23是突起的情况下，可以认为总垂直尺寸b具有爬电结构23的高度。
在实施例中，例如如图3中示意性且示例性所示，封装200还包括在封装主体20中的导电连接器24，其中芯片101、102的第一负载端子S1、S2至少借助于导电连接器24彼此电连接，并且其中，导电连接器24与爬电结构23在横向上交叠。也就是说，彼此间隔开的至少两个芯片101和102可以在封装主体20内例如以共源极构造而彼此电连接。在其他实施例中，至少两个芯片101和102可以在封装主体20内以不同的方式(例如串联(D1-S1-D2-S2))彼此电连接。在后一示例性情况下，第一导电界面层221将连接至第一芯片101的漏极端子D1，第二导电界面层222将连接至第二芯片102的源极端子S2。不管在哪种构造中芯片101和102彼此内部连接，所述导电连接器24可以例如通过在爬电结构23的底部下方延伸而与爬电结构23横向重叠。
例如，仍然参考图3，爬电结构23是凹槽，并且从第一封装侧201垂直延伸到第二封装侧202，其中导电连接器24延伸穿过封装主体20的通道205，所述通道205由封装主体20的处于爬电结构23的底部231和第二封装侧202之间的部分形成。
导电连接器24可以包括键合线、带和夹子中的至少一种，其中，导电连接器24可以具有处于10μm至1000μm的范围内的直径。例如，导电连接器24是键合线、带或夹子中的一种，并且具有在10μm至1000μm的范围内的直径。
现在参考所有实施例，爬电结构23可能具有与封装主体20的外部壳体的其余部分的表面特性不同的表面特性。例如，爬电结构23可以配备有(未示出的)防水层，或例如通过展示出更高的化学稳定性、和/或关于实现其在界面层221和222之间提供可靠的爬电距离增加元件(例如，作为突起，例如，模制突起和/或凹槽)的功能的其他更高质量特性，以另一种或附加的方式改进爬电结构23。
关于爬电结构23的可能设计，参考图6和图7，根据图6的变型(D)，爬电结构23可以是具有基本矩形截面的凹槽。例如，这种凹槽可以通过对应地锯切和/或铣削封装主体20而获得。根据图6的变型(B)，爬电结构23可以是具有基本半圆形(或者相应地，半椭圆形)截面的凹槽。例如，这种凹槽也可以通过对应地锯切和/或铣削封装主体20而获得。根据图6的变型(A)，爬电结构23可以是具有基本梯形截面的凹槽。例如，这种凹槽可以通过对应地蚀刻封装主体20来获得。根据图6的变型(C)，爬电结构23可以是具有基本T形截面的凹槽。例如，这种凹槽也可以通过对应地蚀刻、锯切和/或铣削封装主体20而获得。不用说，取决于形成爬电结构的工艺，在(A)、(C)和(D)部分所示的截面可以具有圆角。
此外，即使本说明书的大部分与凹槽形式的爬电特征23有关，如图7所示，通过突起形式的爬电特征也可以同样地获得爬电距离增加效果。同样，这种突起可以被设计成具有与图6所示的截面相对应的截面。此外，爬电特征23也可以借助于一个或多个凹槽和一个或多个突起的组合来形成。
现在参考图8，示出了功率转换器电路1000。功率转换器电路1000包括多个功率半导体开关，例如，每个功率半导体开关展示出如关于图4所解释的构造，并且被配置为通过操作多个功率半导体开关来将输入功率信号Uin转换成输出功率信号Uout。例如，功率转换器电路1000可以是将输入功率信号Uin(例如，DC信号)转换成输出功率信号Uout(例如，AC信号)的逆变器。功率转换器电路1000不限于任何特定设计。功率转换器电路1000可以是例如单相逆变器、多相逆变器、单电平逆变器、多电平逆变器、降压-升压转换器、升压转换器、降压转换器等之一。
根据上述实施例中的一个或多个，功率半导体开关中的至少两个布置在封装200中。例如，根据图1所示的示例，即，以共源布置，所述至少两个功率半导体开关彼此连接。
尽管图8示出了具有四个封装200的功率转换器电路1000，但是应当理解，在其他实施例中，功率转换器电路可以例如仅包括一个、两个或三个封装200，或者多于四个的封装200。
本文中还提出了一种形成封装的方法。该方法包括提供：
-具有外部壳体的封装主体，所述外部壳体至少包括第一封装侧、第二封装侧和封装侧壁，所述封装侧壁在所述第一封装侧和所述第二封装侧之间延伸；
-在外部壳体处彼此间隔开的第一导电界面层和第二导电界面层；
-布置在封装主体内的第一功率半导体芯片和第二功率半导体芯片，其中，第一芯片和第二芯片都展示出相应的第一负载端子和相应的第二负载端子，并且其中
第一负载端子在封装主体内彼此电连接，
第一芯片的第二负载端子电连接到第一导电界面层，
第二芯片的第二负载端子电连接到第二导电界面层。
所述方法还包括：在封装主体的外部壳体处，形成在第一导电界面层和第二导电界面层之间具有最小尺寸的爬电结构。
处理方法的示例性实施方式对应于上述封装200的实施例。
例如，提供爬电结构23可以包括封装主体去除步骤，例如，激光处理步骤、蚀刻处理步骤、锯切处理步骤和铣削处理步骤中的至少一个。
替代这种封装主体去除步骤，或者除了这种封装主体去除步骤之外，爬电结构还可以原位形成，例如，通过使用例如掩模来构造模制工艺，使得在(指定的)第一和第二导电界面层之间的区域中沉积较少的模制质量。
为了便于描述，使用诸如“之下”、“下方”、“下部”、“之上”、“上部”之类的空间相对术语来解释一个元件相对于第二元件的位置。这些术语除了涵盖与图中所描绘的取向不同的取向外，还旨在涵盖相应器件的不同取向。此外，诸如“第一”、“第二”等术语也用于描述各种元件、区域、部分等，并且也不旨在进行限制。在整个说明书中，相似的术语指代相似的元件。
如本文中所使用的，术语“具有”、“包含”、“包括”、“展示”等是开放式术语，其指示所陈述的元件或特征的存在，但不排除附加的元件或特征。
考虑到上述变化和应用的范围，应当理解，本发明不限于前述描述，也不限于附图。相反，本发明仅由所附权利要求及其合法等同物限制。

Claims (15)

1.一种封装(200)，包括：
-具有外部壳体的封装主体(20)，所述外部壳体至少包括第一封装侧(201)、第二封装侧(202)和封装侧壁(203)，所述封装侧壁(203)在所述第一封装侧(201)和所述第二封装侧(202)之间延伸；
-在所述外部壳体处彼此间隔开的第一导电界面层(221)和第二导电界面层(222)；
-布置在所述封装主体(20)内的第一功率半导体芯片(101)和第二功率半导体芯片(102)，其中，所述第一芯片(101)和所述第二芯片(102)都展示出相应的第一负载端子(S1，S2)和相应的第二负载端子(D1，D2)，并且其中
所述第一负载端子(S1，S2)在所述封装主体(20)内彼此电连接；并且
所述第一芯片(101)的所述第二负载端子(D1)与所述第一导电界面层(221)电连接；并且
所述第二芯片(102)的所述第二负载端子(D2)与所述第二导电界面层(222)电连接；
其特征在于
-所述封装主体(20)的所述外部壳体还包括在所述第一导电界面层(221)和所述第二导电界面层(222)之间具有最小尺寸(a)的爬电结构(23)。
2.根据权利要求1所述的封装(200)，其中，所述爬电结构(23)包括在所述第一导电界面层(221)和所述第二导电界面层(222)之间的凹槽和突起中的至少一个，并且其中，所述爬电结构(23)被配置为增加所述第一导电界面层(221)和所述第二导电界面层(222)之间的爬电距离。
3.根据权利要求1或2所述的封装(200)，其中，所述第一导电界面层(221)和所述第二导电界面层(222)都布置在所述第一封装侧(201)。
4.根据权利要求3所述的封装(200)，其中，所述第一导电界面层(221)和所述第二导电界面层(222)沿第一横向方向(X)展示出共同的横向延伸范围(Lx)，并且其中，所述爬电结构(23)沿垂直于所述第一横向方向(X)的第二横向方向(Y)布置在所述界面层(221，222)之间，并且其中，所述爬电结构(23)具有沿所述第一横向方向(X)的长度，所述长度总计为至少所述共同的横向延伸范围(Lx)。
5.根据权利要求4所述的封装(200)，其中，所述最小尺寸(a)是所述爬电结构(23)沿所述第二横向方向(Y)的宽度，并且其中，所述爬电结构(23)沿所述第一横向方向(X)展示出所述最小尺寸(a)，所述最小尺寸(a)为总计为至少所述共同的横向延伸范围(Lx)的距离。
6.根据前述权利要求中的一项所述的封装(200)，其中，所述爬电结构(23)沿垂直方向(Z)具有总计为至少所述最小尺寸(a)的总垂直尺寸(b)，和/或其中，所述最小尺寸(a)总计为至少0.25mm，或为至少0.5mm，或为至少1mm，或为至少1.5mm。
7.根据前述权利要求中的一项所述的封装(200)，还包括在所述封装主体(20)中的导电连接器(24)，其中，所述第一负载端子(S1，S2)至少通过所述导电连接器(24)彼此电连接，并且其中，所述导电连接器(24)与所述爬电结构(23)横向重叠。
8.根据权利要求5或7所述的封装(200)，其中，所述爬电结构(23)是凹槽，并且从所述第一封装侧(201)垂直地延伸到所述第二封装侧(202)，并且其中，所述导电连接器(24)延伸穿过所述封装主体(20)的通道(205)，所述通道(205)由所述封装主体(20)的处于所述爬电结构(23)的底部(231)与所述第二封装侧(202)之间的部分形成。
9.根据权利要求7或8所述的封装(200)，其中，所述导电连接器(24)包括键合线、带和夹子中的至少一种，并且其中，所述导电连接器(24)具有在10μm至1000μm的范围内的直径。
10.根据前述权利要求中的一项所述的封装(200)，其中，所述爬电结构(23)具有与所述外部壳体的其余部分的表面特性不同的表面特性。
11.根据前述权利要求中的一项所述的封装(200)，其中，所述第二负载端子(D1，D2)包括相应的芯片背面金属化(12)。
12.根据前述权利要求中的一项所述的封装(200)，其中，所述第一负载端子(S1，S2)包括相应的芯片正面金属化(11)，其中，所述芯片正面被结构化。
13.一种功率转换器电路(1000)，包括多个功率半导体开关，并且被配置为通过操作所述多个功率半导体开关而将输入功率信号(Uin)转换成输出功率信号(Uout)，其中，所述功率半导体开关中的至少两个被布置在根据前述权利要求中的一项的封装中。
14.一种形成封装(200)的方法，包括提供：
-具有外部壳体的封装主体(20)，所述外部壳体至少包括第一封装侧(201)、第二封装侧(202)和封装侧壁(203)，所述封装侧壁(203)在所述第一封装侧(201)和所述第二封装侧(202)之间延伸；
-在所述外部壳体处彼此间隔开的第一导电界面层(221)和第二导电界面层(222)；
-布置在所述封装主体(20)内的第一功率半导体芯片(101)和第二功率半导体芯片(102)，其中，所述第一芯片(101)和所述第二芯片(102)都展示出相应的第一负载端子(S1，S2)和相应的第二负载端子(D1，D2)，并且其中
所述第一负载端子(S1，S2)在所述封装主体(20)内彼此电连接；并且
所述第一芯片(101)的所述第二负载端子(D1)与所述第一导电界面层(221)电连接；并且
所述第二芯片(102)的所述第二负载端子(D2)与所述第二导电界面层(222)电连接；
其特征在于，所述方法还包括
-在所述封装主体(20)的所述外部壳体处形成在所述第一导电界面层(221)和所述第二导电界面层(222)之间具有最小尺寸(a)的爬电结构(23)。
15.根据权利要求14所述的方法，其中，提供所述爬电结构(23)包括以下中的至少一种：
-蚀刻处理步骤；
-锯切处理步骤；
-铣削处理步骤；
-激光处理步骤。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6897628B2 (ja) * 2018-04-26 2021-07-07 株式会社デンソー 半導体装置
DE102022106078A1 (de) 2022-03-16 2023-09-21 Infineon Technologies Ag Halbleitergehäuse mit einem Gehäusekörper mit darin ausgebildeten Rillen

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7009291B2 (en) * 2002-12-25 2006-03-07 Denso Corporation Semiconductor module and semiconductor device
DE102007013186B4 (de) * 2007-03-15 2020-07-02 Infineon Technologies Ag Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben
US8772923B2 (en) * 2011-02-15 2014-07-08 Panasonic Corporation Semiconductor device having leads with cutout and method of manufacturing the same
US9472536B2 (en) * 2011-10-11 2016-10-18 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP5966979B2 (ja) * 2013-03-14 2016-08-10 株式会社デンソー 半導体装置及びその製造方法
DE102013220880B4 (de) * 2013-10-15 2016-08-18 Infineon Technologies Ag Elektronisches Halbleitergehäuse mit einer elektrisch isolierenden, thermischen Schnittstellenstruktur auf einer Diskontinuität einer Verkapselungsstruktur sowie ein Herstellungsverfahren dafür und eine elektronische Anordung dies aufweisend
JP6125984B2 (ja) * 2013-12-11 2017-05-10 トヨタ自動車株式会社 半導体装置
US9219019B2 (en) * 2014-03-17 2015-12-22 Texas Instruments Incorporated Packaged semiconductor devices having solderable lead surfaces exposed by grooves in package compound
DE102015101674B4 (de) 2015-02-05 2021-04-29 Infineon Technologies Austria Ag Halbleiterchipgehäuse mit Kontaktstiften an kurzen Seitenrändern
DE102015120396A1 (de) 2015-11-25 2017-06-01 Infineon Technologies Austria Ag Halbleiterchip-Package umfassend Seitenwandkennzeichnung
DE102016112721B4 (de) * 2016-07-12 2022-02-03 Infineon Technologies Ag n-Kanal-Leistungshalbleitervorrichtung mit p-Schicht im Driftvolumen
JP2019212833A (ja) * 2018-06-07 2019-12-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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