JP2014143276A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2014143276A
JP2014143276A JP2013010336A JP2013010336A JP2014143276A JP 2014143276 A JP2014143276 A JP 2014143276A JP 2013010336 A JP2013010336 A JP 2013010336A JP 2013010336 A JP2013010336 A JP 2013010336A JP 2014143276 A JP2014143276 A JP 2014143276A
Authority
JP
Japan
Prior art keywords
wiring pattern
semiconductor device
resin film
semiconductor
ceramic substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013010336A
Other languages
English (en)
Inventor
Takashi Tsuno
孝 築野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2013010336A priority Critical patent/JP2014143276A/ja
Publication of JP2014143276A publication Critical patent/JP2014143276A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【課題】小さい電気抵抗及び小さいインダクタンスを有する配線パターンを備えた小型の半導体装置を提供する。
【解決手段】半導体装置は、セラミック基板と、セラミック基板の主面上に設けられた第１配線パターンと、第１配線パターン上に積層された樹脂フィルムと、樹脂フィルム上に設けられた第２配線パターンと、半導体チップとを備える。半導体チップは、第１配線パターンに電気的に接続された第１端子と、第２配線パターンに電気的に接続された第２端子とを備える。セラミック基板及び樹脂フィルムの積層方向から見て、第１配線パターンと第２配線パターンとは少なくとも部分的に重なっている。
【選択図】図２

Description

本発明は、半導体装置に関する。
ＤＣＢ（Direct Copper Bonding）基板の電気回路面にＩＧＢＴチップ及びダイオードチップが半田接合されたＩＧＢＴモジュールが知られている（例えば非特許文献１参照）。ＤＣＢ基板では、絶縁セラミック基板の表面に、銅箔による電気回路パターンが形成されている。絶縁セラミック基板の裏面には、全面銅箔が接合されている。このＩＧＢＴモジュールでは、ＩＧＢＴチップ及びダイオードチップが、アルミニウムワイヤによりＤＣＢ基板の電気回路面に接続されている。
春日務企画編集、「SiC/GaNパワーデバイスの製造プロセスと放熱・冷却技術」株式会社技術情報協会出版、２０１０年２月、ｐ．２０２
上記ＩＧＢＴモジュールでは、ＩＧＢＴチップ及びダイオードチップの裏面に半田接合される第１電気回路パターンと、アルミニウムワイヤに接続される第２電気回路パターンとが、絶縁セラミック基板の表面において並んで形成される。このため、絶縁セラミック基板を大きくする必要があるので、ＩＧＢＴモジュールを小型化できない。
上記ＩＧＢＴモジュールでは、第１電気回路パターンと第２電気回路パターンとの間を絶縁するために、第１電気回路パターンと第２電気回路パターンとの間の距離を大きくする必要がある。その結果、第１電気回路パターン及び第２電気回路パターンの断面積を大きくすることができないので、第１電気回路パターン及び第２電気回路パターンの電気抵抗を小さくすることができない。
上記ＩＧＢＴモジュールでは、第１電気回路パターン及び第２電気回路パターンが、絶縁セラミック基板の表面において並んで形成されるので、第１電気回路パターン及び第２電気回路パターンのインダクタンスを低減することができない。そのため、例えばＩＧＢＴモジュールを高速スイッチングする時に振動が生じるおそれがある。
本発明は、小さい電気抵抗及び小さいインダクタンスを有する配線パターンを備えた小型の半導体装置を提供する。
本発明の一側面に係る半導体装置は、セラミック基板と、前記セラミック基板の主面上に設けられた第１配線パターンと、前記第１配線パターン上に積層された樹脂フィルムと、前記樹脂フィルム上に設けられた第２配線パターンと、前記第１配線パターンに電気的に接続された第１端子と、前記第２配線パターンに電気的に接続された第２端子と、を備える半導体チップと、を備え、前記セラミック基板及び前記樹脂フィルムの積層方向から見て、前記第１配線パターンと前記第２配線パターンとが少なくとも部分的に重なっている。
この半導体装置では、第１配線パターンと第２配線パターンとの間に樹脂フィルムが介在しているので、第１配線パターンと第２配線パターンとを積層方向に重ねることができる。そのため、半導体装置を小型化できる。第１配線パターン及び第２配線パターンのインダクタンスを低減することができる。セラミック基板の主面に沿った方向に第１配線パターン及び第２配線パターンを広げることができる。その結果、第１配線パターン及び第２配線パターンの断面積を大きくすることができるので、第１配線パターン及び第２配線パターンの電気抵抗を小さくすることができる。
前記半導体チップの材料が、ワイドバンドギャップ半導体を含んでもよい。
この場合、シリコンに比べて高速スイッチングを行うことができる。高速スイッチングを行う際に、第１配線パターン及び第２配線パターンのインダクタンスを低減することができる。
前記ワイドバンドギャップ半導体がＳｉＣ又はＧａＮであってもよい。
前記半導体チップが前記第２配線パターン上に設けられてもよい。
この場合、セラミック基板の主面の面積を小さくすることにより、半導体装置を更に小型化できる。
前記樹脂フィルムに開口が形成されており、前記半導体チップが前記開口内に配置されてもよい。
この場合、半導体チップとセラミック基板との間に樹脂フィルムを介在させずに、半導体チップからセラミック基板への熱伝導を実現できる。そのため、半導体装置の放熱特性を向上させることができる。
前記樹脂フィルムにビアホールが形成されており、前記ビアホール内に、前記第１配線パターンに電気的に接続された導電部材が配置されてもよい。
この場合、例えば樹脂フィルム上に設けられた第３配線パターンを導電部材に電気的に接続することによって、第１配線パターンを第３配線パターンと電気的に接続することができる。
本発明によれば、小さい電気抵抗及び小さいインダクタンスを有する配線パターンを備えた小型の半導体装置が提供され得る。
第１実施形態に係る半導体装置を備えた半導体モジュールを模式的に示す平面図である。 図１のＩＩ−ＩＩ線に沿った半導体モジュールの断面図である。 図１の半導体モジュールのセラミック配線基板を示す平面図である。 図１の半導体モジュールのフレキシブルプリント配線板を示す平面図である。 図１の半導体モジュールの等価回路結線図である。 第２実施形態に係る半導体装置を模式的に示す平面図である。 図６のＶＩＩ−ＶＩＩ線に沿った半導体装置の断面図である。 図６の半導体装置の樹脂フィルムを示す平面図である。
以下、添付図面を参照しながら本発明の実施形態が詳細に説明される。図面の説明において、同一又は同等の要素には同一符号が用いられ、重複する説明は省略される。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を備えた半導体モジュールを模式的に示す平面図である。図２は、図１のＩＩ−ＩＩ線に沿った半導体モジュールの断面図である。図１及び図２には、ＸＹＺ直交座標系が示される。
図１に示される半導体モジュール１００は、例えば電力変換機器のインバータに用いられる。半導体モジュール１００は、第１半導体装置５０Ａ及び第２半導体装置５０Ｂを備える。半導体モジュール１００は第２半導体装置５０Ｂを備えなくてもよい。第１半導体装置５０Ａ及び第２半導体装置５０Ｂは、ベース３０上に設けられてもよい。ベース３０の材料は、例えばＣｕ、Ａｌ等の金属、Ａｌ−ＳｉＣを含む。ベース３０は、放熱板として機能し得る。第１半導体装置５０Ａ、第２半導体装置５０Ｂ及びベース３０は、ケース１０内に収容され得る。
第１半導体装置５０Ａは、セラミック基板１２と、セラミック基板１２の主面１２ａ上に設けられた第１配線パターン１４とを備える（図３（ａ）参照）。図３（ａ）はＺ軸方向においてセラミック基板１２の主面１２ａを見た場合の図である。第１配線パターン１４は例えばＹ軸方向に沿って延びている。セラミック基板１２の材料は例えばＳｉＮ、ＡｌＮ、Ａｌ２Ｏ３等を含む。セラミック基板１２の主面１２ａとは反対側の主面１２ｂ上には、ベース３０とセラミック基板１２との間に配置される金属層３２が設けられてもよい（図３（ｂ）参照）。図３（ｂ）はＺ軸方向においてセラミック基板１２の主面１２ｂを見た場合の図である。金属層３２は、例えばセラミック基板１２からベース３０への伝熱性に優れた放熱層である。金属層３２は、例えば半田等によりベース３０に接続される。Ｚ軸方向から見て、第１配線パターン１４及び金属層３２の形状は同じであってもよい。第１配線パターン１４及び金属層３２の材料は、例えば銅等の金属を含む。セラミック基板１２、第１配線パターン１４及び金属層３２はセラミック配線基板を構成する。
第１半導体装置５０Ａは、第１配線パターン１４上に積層された樹脂フィルム１６と、樹脂フィルム１６上に設けられた第２配線パターン１８とを備える。樹脂フィルム１６の材料は例えばポリイミド等を含む。樹脂フィルム１６は、例えば２ｋＶ以上の絶縁耐圧を有する。樹脂フィルム１６の厚みは例えば５〜５０μｍである。第２配線パターン１８は、樹脂フィルム１６の主面１６ａ上に設けられ得る（図４（ａ）参照）。図４（ａ）はＺ軸方向において樹脂フィルム１６の主面１６ａを見た場合の図である。樹脂フィルム１６の主面１６ａ上には、第３配線パターン２２、第４配線パターン２８及び第５配線パターン６２が設けられてもよい。第２配線パターン１８、第３配線パターン２２、第４配線パターン２８及び第５配線パターン６２は互いに離間して配置され得る。第２配線パターン１８及び第３配線パターン２２は例えばＹ軸方向に沿って延びている。第２配線パターン１８、第３配線パターン２２、第４配線パターン２８及び第５配線パターン６２の材料は、例えば銅等の金属を含む。
樹脂フィルム１６の主面１６ａとは反対側の主面１６ｂ上には、第１配線パターン１４と樹脂フィルム１６との間に配置される金属層２６が設けられてもよい（図４（ｂ）参照）。図４（ｂ）はＺ軸方向において樹脂フィルム１６の主面１６ｂを見た場合の図である。金属層２６は、例えば半田等により第１配線パターン１４に接続される。Ｚ軸方向から見て、第１配線パターン１４及び金属層２６の形状は同じであってもよい。
樹脂フィルム１６にはビアホール１６ｈが形成されてもよい。例えば、複数のビアホール１６ｈがＹ軸方向に沿って配列される。ビアホール１６ｈ内には、例えば金属層２６及び第１配線パターン１４に電気的に接続された導電部材２４が配置され得る。導電部材２４は、第３配線パターン２２に電気的に接続される。樹脂フィルム１６にはビアホール６２ｈが形成されてもよい。例えば、複数のビアホール６２ｈがＸ軸方向に沿って配列される。ビアホール６２ｈ内には、例えば金属層２６及び第１配線パターン１４に電気的に接続された導電部材６４が配置され得る。導電部材６４は、第５配線パターン６２に電気的に接続される。したがって、第５配線パターン６２は、導電部材６４、金属層２６、第１配線パターン１４及び導電部材２４を介して、第３配線パターン２２と電気的に接続される。金属層２６、導電部材２４及び導電部材６４の材料は、例えば銅等の金属を含む。樹脂フィルム１６、第２配線パターン１８、第３配線パターン２２、第４配線パターン２８、第５配線パターン６２、金属層２６、導電部材２４及び導電部材６４は、フレキシブルプリント配線板（ＦＰＣ）を構成する。
第１配線パターン１４と第２配線パターン１８とは、セラミック基板１２及び樹脂フィルム１６の積層方向（Ｚ軸方向）から見て、少なくとも部分的に重なっている。Ｚ軸方向から見て、第２配線パターン１８の面積は第１配線パターン１４の面積より小さくてもよい。
図１及び図２に示されるように、第１半導体装置５０Ａは、半導体チップ２０を備える。半導体チップ２０は、第２配線パターン１８上に設けられてもよい。複数の半導体チップ２０がＹ軸方向に沿って配列されてもよい。半導体チップ２０は、例えばトランジスタであるが、ダイオードであってもよい。トランジスタとしては、例えばバイポーラトランジスタ、ＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等が挙げられる。半導体チップ２０は、ソース端子２０Ｓ（第１端子）とドレイン端子２０Ｄ（第２端子）とを備える。ソース端子２０Ｓは、第１配線パターン１４に電気的に接続される。ソース端子２０Ｓは、例えばワイヤ２２Ｗにより第３配線パターン２２に電気的に接続され得る。ドレイン端子２０Ｄは、第２配線パターン１８に電気的に接続される。ドレイン端子２０Ｄは、例えば半田等により第２配線パターン１８に接続されてもよい。半導体チップ２０は、ゲート端子２０Ｇ（第３端子）を備えてもよい。ゲート端子２０Ｇは、ワイヤ２８Ｗにより第４配線パターン２８に電気的に接続される。ソース端子２０Ｓ及びゲート端子２０Ｇは、半導体チップ２０の表面に配置され得る。ドレイン端子２０Ｄは半導体チップ２０の裏面に配置され得る。
半導体チップ２０の材料は、ワイドバンドギャップ半導体を含んでもよい。ワイドバンドギャップ半導体は、シリコンのバンドギャップよりも大きいバンドギャップを有する。ワイドバンドギャップ半導体としては、例えばＳｉＣ又はＧａＮ等の化合物半導体が挙げられる。このような場合、半導体チップ２０はパワー半導体チップとして機能し得る。
図１に示されるように、第１半導体装置５０Ａは、第２配線パターン１８上に設けられた半導体チップ６０を備えてもよい。半導体チップ６０は例えばダイオードである。半導体チップ６０は、ワイヤ６０Ｗにより第３配線パターン２２に電気的に接続された端子と、第２配線パターン１８に電気的に接続された端子とを備える。
第２半導体装置５０Ｂは、例えば第１半導体装置５０Ａと同一の構造を有する。第２半導体装置５０Ｂは、第１半導体装置５０Ａとは異なる構造を有してもよい。
半導体モジュール１００のケース１０には、電極Ｓ、電極Ｓ２、電極Ｇ２、電極Ｄ２、電極Ｓ１、電極Ｇ１及び電極Ｄ１が取り付けられ得る。電極Ｓと電極Ｄ１との間には、例えば５００Ｖ以上の直流電源が接続され得る。電極Ｓは、ワイヤＷ１により第２半導体装置５０Ｂの第５配線パターン６２に接続される。電極Ｓ２は、ワイヤＷ２により第２半導体装置５０Ｂの第３配線パターン２２に接続される。電極Ｇ２は、ワイヤＷ３により第２半導体装置５０Ｂの第４配線パターン２８に接続される。電極Ｄ２は、ワイヤＷ４により第２半導体装置５０Ｂの第２配線パターン１８に接続される。電極Ｓ１は、ワイヤＷ５により第１半導体装置５０Ａの第５配線パターン６２に接続される。電極Ｓ１は電極Ｄ２に電気的に接続される。電極Ｇ１は、ワイヤＷ６により第１半導体装置５０Ａの第４配線パターン２８に接続される。電極Ｄ１は、ワイヤＷ７により第１半導体装置５０Ａの第５配線パターン６２に接続される。
図５は、図１の半導体モジュールの等価回路結線図である。複数の半導体モジュール１００の電極Ｄ２同士を接続することによりインバータが製造され得る。第２半導体装置５０Ｂでは、電極Ｓから電極Ｄ２に向かってキャリアが流れる。第１半導体装置５０Ａでは、電極Ｓ１から電極Ｄ１に向かってキャリアが流れる。電極Ｄ２は出力端子として機能する。電極Ｄ１はＰ端子として機能する。電極ＳはＮ端子として機能する。電極Ｓ２は、例えば電位差の変動を抑制するための補助的なソース端子として機能する。
第１半導体装置５０Ａ及び第２半導体装置５０Ｂでは、第１配線パターン１４と第２配線パターン１８との間に樹脂フィルム１６が介在しているので、第１配線パターン１４と第２配線パターン１８とを積層方向に重ねることができる。そのため、第１半導体装置５０Ａ及び第２半導体装置５０Ｂを小型化できるので、半導体モジュール１００を小型化できる。第１配線パターン１４と第２配線パターン１８とを積層方向に重ねると、第１配線パターン１４及び第２配線パターン１８のインダクタンスを低減することができる。第１配線パターン１４を流れるキャリアの向きを、第２配線パターン１８を流れるキャリアの向きと反対にすることにより、第１配線パターン１４及び第２配線パターン１８のインダクタンスをより低減することができる。そのため、スイッチング時の振動を抑制することができる。第１配線パターン１４と第２配線パターン１８とを積層方向に重ねると、セラミック基板１２の主面１２ａに沿った方向（ＸＹ平面における任意の方向）に第１配線パターン１４及び第２配線パターン１８を広げることができる。その結果、第１配線パターン１４及び第２配線パターン１８の断面積を大きくすることができるので、第１配線パターン１４及び第２配線パターン１８の電気抵抗を小さくすることができる。
樹脂フィルム１６が使用されるので、第１半導体装置５０Ａ及び第２半導体装置５０Ｂの製造コストを低減し、第１半導体装置５０Ａ及び第２半導体装置５０Ｂを薄型化及び軽量化することができる。
半導体チップ２０の材料が、ワイドバンドギャップ半導体を含む場合、シリコンに比べて高速スイッチングを行うことができる。高速スイッチングを行う際に、第１配線パターン１４及び第２配線パターン１８のインダクタンスを低減することができる。
半導体チップ２０が第２配線パターン１８上に設けられる場合、セラミック基板１２の主面１２ａの面積を小さくすることにより、第１半導体装置５０Ａ及び第２半導体装置５０Ｂを更に小型化できる。
樹脂フィルム１６にビアホール１６ｈが形成されており、ビアホール１６ｈ内に、第１配線パターン１４に電気的に接続された導電部材２４が配置される場合、例えば樹脂フィルム１６上に設けられた第３配線パターン２２を導電部材２４に電気的に接続することによって、第１配線パターン１４を第３配線パターン２２と電気的に接続することができる。
（第２実施形態）
図６は、第２実施形態に係る半導体装置を模式的に示す平面図である。図７は、図６のＶＩＩ−ＶＩＩ線に沿った半導体装置の断面図である。図６及び図７には、ＸＹＺ直交座標系が示される。
図６及び図７に示される半導体装置５０Ｃは、図１の第１半導体装置５０Ａ又は第２半導体装置５０Ｂに代えて使用され得る。
半導体装置５０Ｃは、セラミック基板１２と、第１配線パターン１４と、第１配線パターン１４上に積層された樹脂フィルム１１６と、樹脂フィルム１１６上に設けられた第２配線パターン１２２とを備える。樹脂フィルム１１６の材料は例えばポリイミド等を含む。樹脂フィルム１１６は、例えば２ｋＶ以上の絶縁耐圧を有する。樹脂フィルム１１６の厚みは例えば５〜５０μｍである。第２配線パターン１２２は、樹脂フィルム１１６の主面１１６ａ上に設けられ得る（図８（ａ）参照）。図８（ａ）はＺ軸方向において樹脂フィルム１１６の主面１１６ａを見た場合の図である。樹脂フィルム１１６の主面１１６ａ上には、第４配線パターン２８が設けられてもよい。第２配線パターン１２２及び第４配線パターン２８は互いに離間して配置され得る。第２配線パターン１２２は例えばＹ軸方向に沿って延びている。第２配線パターン１２２の材料は、例えば銅等の金属を含む。樹脂フィルム１１６には開口１１６ｈが形成され得る。
樹脂フィルム１１６の主面１１６ａとは反対側の主面１１６ｂ上には、金属層が設けられていなくてもよい（図８（ｂ）参照）。図８（ｂ）はＺ軸方向において樹脂フィルム１１６の主面１１６ｂを見た場合の図である。樹脂フィルム１１６、第２配線パターン１２２及び第４配線パターン２８は、フレキシブルプリント配線板（ＦＰＣ）を構成する。
第１配線パターン１４と第２配線パターン１２２とは、セラミック基板１２及び樹脂フィルム１１６の積層方向（Ｚ軸方向）から見て、少なくとも部分的に重なっている。Ｚ軸方向から見て、第２配線パターン１２２の面積は第１配線パターン１４の面積より小さくてもよい。
図６及び図７に示されるように、半導体装置５０Ｃは、半導体チップ２０を備える。半導体チップ２０は、樹脂フィルム１１６に形成された開口１１６ｈ内に配置され得る。半導体チップ２０は、第１配線パターン１４上に設けられ得る。半導体チップ２０は、第１配線パターン１４に電気的に接続されたドレイン端子２０Ｄ（第１端子）と、例えばワイヤ２２Ｗにより第２配線パターン１２２に電気的に接続されたソース端子２０Ｓ（第２端子）とを備える。ドレイン端子２０Ｄは、例えば半田等により第１配線パターン１４に接続されてもよい。半導体装置５０Ｃは、第１配線パターン１４上に設けられた半導体チップ６０を備えてもよい。半導体チップ６０は、樹脂フィルム１１６の開口１１６ｈ内に配置され得る。
半導体装置５０Ｃでは、第１配線パターン１４と第２配線パターン１２２との間に樹脂フィルム１１６が介在しているので、第１配線パターン１４と第２配線パターン１２２とを積層方向に重ねることができる。そのため、半導体装置５０Ｃを小型化できる。第１配線パターン１４と第２配線パターン１２２とを積層方向に重ねると、第１配線パターン１４及び第２配線パターン１２２のインダクタンスを低減することができる。第１配線パターン１４を流れるキャリアの向きを、第２配線パターン１２２を流れるキャリアの向きと反対にすることにより、第１配線パターン１４及び第２配線パターン１２２のインダクタンスをより低減することができる。そのため、スイッチング時の振動を抑制することができる。第１配線パターン１４と第２配線パターン１２２とを積層方向に重ねると、セラミック基板１２の主面１２ａに沿った方向（ＸＹ平面における任意の方向）に第１配線パターン１４及び第２配線パターン１２２を広げることができる。その結果、第１配線パターン１４及び第２配線パターン１２２の断面積を大きくすることができるので、第１配線パターン１４及び第２配線パターン１２２の電気抵抗を小さくすることができる。
樹脂フィルム１１６が使用されるので、半導体装置５０Ｃの製造コストを低減し、半導体装置５０Ｃを薄型化及び軽量化することができる。
半導体チップ２０の材料が、ワイドバンドギャップ半導体を含む場合、シリコンに比べて高速スイッチングを行うことができる。高速スイッチングを行う際に、第１配線パターン１４及び第２配線パターン１２２のインダクタンスを低減することができる。
樹脂フィルム１１６に開口１１６ｈが形成されており、半導体チップ２０が開口１１６ｈ内に配置される場合、半導体チップ２０とセラミック基板１２との間に樹脂フィルム１１６を介在させずに、半導体チップ２０からセラミック基板１２への熱伝導を実現できる。そのため、半導体装置５０Ｃの放熱特性を向上させることができる。さらに、異種部材同士の界面の数を減少させることができるので、信頼性の高い半導体装置５０Ｃが得られる。
以上、本発明の好適な実施形態について詳細に説明されたが、本発明は上記実施形態に限定されない。
１２…セラミック基板、１２ａ…セラミック基板の主面、１４…第１配線パターン、１６…樹脂フィルム、１６ｈ…ビアホール、１８…第２配線パターン、２０…半導体チップ、２０Ｄ…ドレイン端子（第２端子又は第１端子）、２０Ｓ…ソース端子（第１端子又は第２端子）、２４…導電部材、５０Ａ，５０Ｂ，５０Ｃ…半導体装置、１１６ｈ…開口。

Claims (6)

  1. セラミック基板と、
    前記セラミック基板の主面上に設けられた第１配線パターンと、
    前記第１配線パターン上に積層された樹脂フィルムと、
    前記樹脂フィルム上に設けられた第２配線パターンと、
    前記第１配線パターンに電気的に接続された第１端子と、前記第２配線パターンに電気的に接続された第２端子と、を備える半導体チップと、
    を備え、
    前記セラミック基板及び前記樹脂フィルムの積層方向から見て、前記第１配線パターンと前記第２配線パターンとが少なくとも部分的に重なっている、半導体装置。
  2. 前記半導体チップの材料が、ワイドバンドギャップ半導体を含む、請求項１に記載の半導体装置。
  3. 前記ワイドバンドギャップ半導体がＳｉＣ又はＧａＮである、請求項２に記載の半導体装置。
  4. 前記半導体チップが前記第２配線パターン上に設けられる、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記樹脂フィルムに開口が形成されており、
    前記半導体チップが前記開口内に配置される、請求項１〜３のいずれか一項に記載の半導体装置。
  6. 前記樹脂フィルムにビアホールが形成されており、
    前記ビアホール内に、前記第１配線パターンに電気的に接続された導電部材が配置される、請求項１〜５のいずれか一項に記載の半導体装置。
JP2013010336A 2013-01-23 2013-01-23 半導体装置 Pending JP2014143276A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013010336A JP2014143276A (ja) 2013-01-23 2013-01-23 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013010336A JP2014143276A (ja) 2013-01-23 2013-01-23 半導体装置

Publications (1)

Publication Number Publication Date
JP2014143276A true JP2014143276A (ja) 2014-08-07

Family

ID=51424364

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013010336A Pending JP2014143276A (ja) 2013-01-23 2013-01-23 半導体装置

Country Status (1)

Country Link
JP (1) JP2014143276A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108028242A (zh) * 2015-09-30 2018-05-11 敏捷电源开关三维集成Apsi3D 包括附加迹线的半导体功率器件及制造半导体功率器件的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005347357A (ja) * 2004-05-31 2005-12-15 Sanyo Electric Co Ltd 回路装置の製造方法
JP2006253289A (ja) * 2005-03-09 2006-09-21 Hitachi Kyowa Engineering Co Ltd 電子回路およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005347357A (ja) * 2004-05-31 2005-12-15 Sanyo Electric Co Ltd 回路装置の製造方法
JP2006253289A (ja) * 2005-03-09 2006-09-21 Hitachi Kyowa Engineering Co Ltd 電子回路およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108028242A (zh) * 2015-09-30 2018-05-11 敏捷电源开关三维集成Apsi3D 包括附加迹线的半导体功率器件及制造半导体功率器件的方法
JP2018530920A (ja) * 2015-09-30 2018-10-18 アジャイル・パワー・スイッチ・３・ディー−インテグレイション・エイ・ピー・エス・アイ・３・ディー 追加的トラックを備えた半導体パワーデバイスおよび半導体パワーデバイスを製造する方法
CN108028242B (zh) * 2015-09-30 2021-08-17 敏捷电源开关三维集成Apsi3D 包括附加迹线的半导体功率器件及制造半导体功率器件的方法

Similar Documents

Publication Publication Date Title
EP3107120B1 (en) Power semiconductor module
JP6300978B2 (ja) 電力用半導体モジュール
JP5259016B2 (ja) パワー半導体モジュール
TWI698969B (zh) 功率元件封裝結構
US9196572B2 (en) Power semiconductor module
US20190150268A1 (en) Semiconductor device
JP6096614B2 (ja) パワー半導体モジュールおよびそれを用いた電力変換装置
JP7428018B2 (ja) 半導体モジュール
KR20140026496A (ko) 반도체 유닛 및 그것을 이용한 반도체 장치
EP3113223A1 (en) Power semiconductor module
JP6786416B2 (ja) 半導体装置
JP7183594B2 (ja) 半導体装置
JP2007234690A (ja) パワー半導体モジュール
WO2018096734A1 (ja) 半導体モジュール
JP2013219290A (ja) 半導体装置
JP7305603B2 (ja) 半導体装置
JP6468984B2 (ja) 半導体装置
JP2021141221A (ja) 半導体モジュール
JP2014143276A (ja) 半導体装置
WO2013105456A1 (ja) 回路基板および電子デバイス
US11658231B2 (en) Semiconductor device
JP6827402B2 (ja) 半導体装置
JP2021180234A (ja) 半導体モジュール
JP2020098811A (ja) 半導体装置および電力変換装置
JP7512706B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150826

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160425

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160510

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20161129