JP6300978B2 - 電力用半導体モジュール - Google Patents

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Description

この発明は、インバータなどの電力変換装置に使用される絶縁型の電力用半導体モジュールに関するものである。
近年、電力変換装置の小型化が求められており、これに使用される電力用半導体モジュールの小型化が重要となっている。
電力用半導体モジュールの構造としては、放熱板となる金属板に絶縁層を介して配線パターンが形成され、その上に電力用半導体素子が設けられて各端子とワイヤボンドなどにより接続され、樹脂にて封止されるものが一般的である。
このような電力用半導体モジュールは大きく２種類に分類でき、シリコーンゲルで封止されたケース型モジュールとエポキシ樹脂で封止されたトランスファーモールド型モジュールがある（例えば、前者は特許文献１、後者は特許文献２参照）。前者のケース型モジュールでは、絶縁層としてセラミックス絶縁層が使用され、後者のトランスファーモールド型モジュールでは、樹脂絶縁層が使用されることが多い。
ところで、大電流、高電圧でスイッチング動作する電力用半導体モジュールでは、電力用半導体素子がオフする際の電流の時間変化率ｄｉ／ｄｔと電力変換装置に含まれる配線インダクタンスＬとにより、サージ電圧ΔＶ＝Ｌ・ｄｉ／ｄｔが電力用半導体素子に印加される。配線インダクタンスＬが大きいと電力用半導体素子の耐圧を超えるサージ電圧が発生し、電力用半導体素子の劣化の原因となることがある。
このため、電力用半導体モジュールは、小型化が求められるとともに、低インダクタンス化も重要となる。
例えば従来の半導体モジュールは、３層以上のセラミック基板が積層されて互いに接合されたセラミック多層基板と、セラミック多層基板の上面および下面に接合された表層金属回路板と、内層のセラミック基板に形成された回路貫通孔内に配置された内層金属回路板と、一端が内層金属回路板に、他端が他の内層金属回路板または表層金属回路板にそれぞれろう材によって接合され、内層金属回路板と他の内層金属回路板または表層金属回路板とを接続する金属柱とを備えたセラミック回路基板に、電子部品としての半導体素子が搭載されている（例えば、特許文献３参照）。
また、例えば従来の半導体モジュールは、モジュール内部のブスバーを積層構造としてブスバー部分の低インダクタンスを図ることで、半導体モジュールの低インダクタンス化を図っている（例えば、特許文献４参照）。
特開平０８−３１６３５７号公報 特開平１０−１３５３７７号公報 特開２０１１−１９９２７５号公報 特許第４４３０４９７号公報
上記特許文献３に記載の従来の半導体モジュールは、セラミック多層基板を用いたため、半導体モジュールを小型化することができ、回路が重なる部分ではインダクタンス低減の効果も得られると考えられる。しかし、セラミック多層基板は、多層構造であるため熱抵抗が大きく、セラミック多層基板に搭載された電力用半導体素子のスイッチング時等における発熱を効率よく放熱することができないという問題があった。また、多層金属回路板同士を接続するために金属柱を用い、電流経路とする方法は、電流容量の大きなパワーモジュールに不向きである。
また、上記特許文献４に記載の従来の半導体モジュールは、ブスバーの積層部分での低インダクタンス化が可能であるが、ブスバーの出力端子の形状や、ブスバーと半導体素子との接続についての説明はなく、出力端子の形状や電力用半導体素子との接続構造が複雑化することが推測される。また、ブスバー間に絶縁紙を挟んでケースとインサート成形するなど、製造工程が煩雑であることが推測される。また、ケースの樹脂流動性が悪く、ブスバー間の距離を広げる必要があり、インダクタンスの低減効果が弱くなることも懸念される。
この発明は、上記のような課題を解決するためになされたもので、簡単な構成で小型化・低インダクタンス化を実現するとともに、熱抵抗の増大を抑えた電力用半導体モジュールを得ることを目的とする。
この発明に係る電力用半導体モジュールは、内部に正極側アーム及び負極側アームを構成する複数の電力用半導体素子を収納して構成される絶縁型の電力用半導体モジュールであって、金属放熱体であるベース板と、上記ベース板上に設けられた第１絶縁層と、上記第１絶縁層上に設けられた第１配線パターンとを備え、上記第１配線パターン上の所定領域は、樹脂製の第２絶縁層のみを介して２層目の第２配線パターンが積層されるパターン積層領域であり、上記所定領域において、上記第１配線パターンは、上記正極側アームを構成する上記電力用半導体素子の正極と電気的に接続され、上記第２配線パターンは上記負極側アームを構成する上記電力用半導体素子の負極と電気的に接続され、上記複数の電力用半導体素子は、上記第１配線パターン上の上記パターン積層領域以外の領域に搭載され、上記複数の電力用半導体素子は、ゲート電極、上記正極となる入力電極および上記負極となる出力電極を有する自己消弧型半導体素子を含み、上記自己消弧型半導体素子の上記ゲート電極用の配線又は上記出力電極の制御用配線の一方が上記第１配線パターンに設けられ、他方が上記第２配線パターンに設けられて、上記ゲート電極用の配線と上記出力電極の制御用配線とが上記パターン積層領域にて積層され、上記正極側アームの上記ゲート電極用の配線および上記出力電極の制御用配線が上記ベース板の一方の辺部に設けられ、上記負極側アームの上記ゲート電極用の配線および上記出力電極の制御用配線が上記ベース板の上記一方の辺部と対向する辺部に設けられているものである。
又別の電力用半導体モジュールは、上記第２配線パターン上に第３絶縁層のみを介して積層される３層目の第３配線パターンと、上記第３配線パターン上に第４絶縁層のみを介して積層される４層目の第４配線パターンとを備え、上記自己消弧型半導体素子の上記ゲート電極用の配線又は上記出力電極の制御用配線の一方が上記第３配線パターンに設けられ、他方が上記第４配線パターンに設けられて、上記ゲート電極用の配線と上記出力電極の制御用配線とが積層され、上記正極側アームの上記ゲート電極用の配線および上記出力電極の制御用配線が上記ベース板の一方の辺部に設けられ、上記負極側アームの上記ゲート電極用の配線および上記出力電極の制御用配線が上記ベース板の前記一方の辺部と対向する辺部に設けられているものである。
更に別の電力用半導体モジュールは、上記第２配線パターン上に第３絶縁層のみを介して積層される３層目の第３配線パターンと、上記第３配線パターン上に第４絶縁層のみを介して積層される４層目の第４配線パターンとが、上記第２配線パターンに流れる電流の向きに対して直交するよう配置され、上記自己消弧型半導体素子の上記ゲート電極用の配線又は上記出力電極の制御用配線の一方が上記第３配線パターンに設けられ、他方が上記第４配線パターンに設けられて、上記ゲート電極用の配線と上記出力電極の制御用配線とが積層されているものである。
この発明に係る電力用半導体モジュールは、内部に複数の電力用半導体素子を収納して構成される絶縁型の電力用半導体モジュールであって、金属放熱体であるベース板と、上記ベース板上に設けられた第１絶縁層と、上記第１絶縁層上に設けられた第１配線パターンとを備え、上記第１配線パターン上の所定領域は、樹脂製の第２絶縁層のみを介して２層目の第２配線パターンが積層されるパターン積層領域である。このため、電力用半導体モジュールにおける配線をパターン積層領域にて積層することができ、電力半導体モジュールの小型化・低インダクタンス化を簡単な構成で実現することができる。これに加え、電力用半導体素子は、第１配線パターン上のパターン積層領域以外の領域に配置することができ、電力用半導体素子からの発熱を効率よく放熱することができる。
この発明の実施の形態１における電力用半導体モジュールの構成を模式的に示す平面図である。 図１の平面図におけるＡ１−Ａ２断面図である。 この発明の実施の形態１における電力用半導体モジュールの回路構成を説明するための回路図である。 この発明の実施の形態２における電力用半導体モジュールの構成を模式的に示す平面図である。 図４の平面図におけるＢ１−Ｂ２断面図である。 この発明の実施の形態３における電力用半導体モジュールの構成を模式的に示す平面図である。 図６の平面図におけるＣ１−Ｃ２断面図である。 この発明の実施の形態４における電力用半導体モジュールの構成を模式的に示す平面図である。 図８の平面図におけるＤ１−Ｄ２断面図である。
実施の形態１．
図１は、この発明の実施の形態１における電力用半導体モジュール１の構成を模式的に示す平面図、図２は図１の平面図におけるＡ１−Ａ２断面図である。本実施の形態１では、一例として、いわゆる６ｉｎ１構造と呼ばれ、３相交流に適用可能な電力用半導体モジュールを採用している。６ｉｎ１構造の電力用半導体モジュールは、逆並列に接続された自己消弧型半導体素子と還流用ダイオードとの組が２組直列に接続された回路を１相分とし、この回路を３相分備えたものである。
まず、図１、図２を参照して、電力用半導体モジュール１の構成を簡単に説明する。なお、電力用半導体モジュール１の内部の構成が分かりやすいよう、図１の平面図においてトランスファーモールド樹脂の記載を省略している。
電力用半導体モジュール１は、内部に複数の電力用半導体素子７を収納して構成される絶縁型の電力用半導体モジュールであり、電力用半導体モジュール１で発生する熱を外部へ放熱するための金属放熱体であるベース板２と、ベース板２上に設けられた第１絶縁層３と、第１絶縁層３上に設けられた金属箔からなる１層目の第１配線パターン４とを備えている。そして、第１配線パターン４上の一部分である所定領域には、第２絶縁層５を介して配設される金属箔からなる２層目の第２配線パターン６が積層され、２層の第１、第２配線パターン４、６が積層するパターン積層領域Ｘ１が形成されている。
第１配線パターン４上であって、パターン積層領域Ｘ１とは異なる領域に、複数の電力用半導体素子７が搭載されており、はんだ８によって第１配線パターン４に接合されている。また、各電力用半導体素子７間や、各電力用半導体素子７と第１、第２配線パターン４、６間等の必要な箇所は、ワイヤボンド９により電気的に接続されている。第１、第２配線パターン４、６上の必要箇所には、それぞれ外部接続用のソケット型の端子１０が設けられ、端子１０は、はんだ８により第１、第２配線パターン４、６に接合されている。端子１０の孔部１００には、棒状の外部端子（図示なし）が挿入接続される。
そして、これらの各部材（ベース板２、第１絶縁層３、第１配線パターン４、第２絶縁層５、第２配線パターン６、電力用半導体素子７、ワイヤボンド９、端子１０等）が、トランスファーモールド樹脂１１により一体的に封止されることで電力用半導体モジュール１が構成されている。
なお、本実施の形態１では、端子１０として、外部端子を挿入接続するソケット型端子を採用しているが、ネジ接続用の端子など、外部回路と接続できるようなものであればどのような端子であってもよい。
次に、各部材の材質等について説明する。
ベース板２は、熱伝導性に優れた金属、例えば、アルミニウム、アルミニウム合金、銅、銅合金、鉄、および鉄合金等、あるいは、複合材料である銅／鉄−ニッケル合金／銅およびアルミニウム／鉄−ニッケル合金／アルミニウム等を用いることができる。特に、電力用半導体素子の電流容量が大きい場合には、電気伝導性にも優れた銅を用いることが好ましい。また、ベース板２の厚み、長さ、幅は、例えば電力用半導体素子７の電流容量により、適宜決定される。電力用半導体素子７の電流容量が大きくなるほど、ベース板２の厚み、長さ、幅を大きく設定することが好ましい。
本実施の形態１では、ベース板２として厚み３ｍｍのアルミニウム板を使用している。
第１絶縁層３は、例えば、各種セラミックスや、無機粉末を含有する樹脂絶縁シート、ガラス繊維を含有する樹脂絶縁シート等を用いることができる。
第２絶縁層５には、樹脂製のものを使用し、例えば、無機粉末を含有する樹脂絶縁シート、ガラス繊維を含有する樹脂絶縁シート等を用いることができる。
本実施の形態１では、第１、第２絶縁層３、５ともに、無機粉末としてアルミナ粉末を含有するエポキシ樹脂絶縁シートにより形成している。なお、その他の無機粉末としては、ベリリヤ、ボロンナイトライド、マグネシア、シリカ、窒化珪素、窒化アルミニウム等が挙げられる。なお、樹脂絶縁シートにより形成された第１、第２絶縁層３、５の厚みは、例えば２０〜４００μｍ程度に設定される。
第１配線パターン４および第２配線パターン６を形成する金属箔には例えば銅箔を用い、銅箔の厚みは０．３ｍｍとしている。
また、ワイヤボンド９には、アルミニウム線や、銅線等を用いることができ、ここでは、ワイヤボンド９としてアルミニウム線を使用している。
なお、第１、第２配線パターン４、６を形成する銅箔の厚み、ワイヤボンド９に用いられる金属線の線径・本数は、電力用半導体素子７の電流容量により適宜決定され、本実施の形態１の例に限られるものではない。
次に、電力用半導体モジュール１の製造方法の一例について説明する。
まず、厚み３ｍｍのアルミニウム板からなるベース板２上に、Ｂステージ状態のアルミナ粉末を含有するエポキシ樹脂シートを第１絶縁層３として載せ、さらにその上に厚み０．３ｍｍの銅箔（１層目）を重ねる。なお、Ｂステージ状態とは、エポキシ樹脂等の熱硬化性樹脂の硬化中間状態をいう。そして、ベース板２、第１絶縁層３、銅箔（１層目）を重ねたものを加熱・加圧し、ベース板２と銅箔（１層目）とは、第１絶縁層３の硬化により固着される。その後、銅箔（１層目）を所定の形状にエッチングし、１層目の第１配線パターン４を形成する。なお、第１配線パターン４には、電力用半導体素子７を搭載するための素子搭載部分が所定の位置に設けられている。
次に、１層目の第１配線パターン４上の一部である所定領域に、Ｂステージ状態のアルミナ粉末を含有するエポキシ樹脂シートを第２絶縁層５として載せ、さらにその上に第２絶縁層５と略同じサイズの厚み０．３ｍｍの銅箔（２層目）を重ねる。そして、これらを再度加熱・加圧し、第１配線パターン４と銅箔（２層目）とは、第２絶縁層５の硬化により固着される。その後、銅箔（２層目）を所定の形状にエッチングし、２層目の第２配線パターン６を形成する。
このようにして、ベース板２、第１絶縁層３、第１配線パターン４、第２絶縁層５、第２配線パターン６が積層してなる金属回路基板を形成する。本実施の形態１では、第１絶縁層３、第２絶縁層５をエポキシ樹脂絶縁シートにより形成しているため、ベース板２と第１配線パターン４間、第１配線パターン４と第２配線パターン６間に配置されることで、各部材を絶縁するとともに、各部材を固着する接着剤としての役割も担っている。
なお、金属回路基板の形成後、金属回路基板の表面の任意の場所に、第１配線パターン４、第２配線パターン６を保護する絶縁膜である、ソルダーレジスト（図示せず）を形成してもよい。
次に、１層目の第１配線パターン４上の所定の場所に設けられる素子搭載部分に電力用半導体素子７を、そして第１配線パターン４、第２配線パターン６上の任意の場所に外部接続用の端子１０を、各々はんだ８を用いて接合する。なお、電力用半導体素子７は第１配線パターン４上にのみ配置され、第２配線パターン６上には配置されない。
そして、第１配線パターン４もしくは第２配線パターン６と各電力用半導体素子７との間、および、各電力用半導体素子７間において、導通が必要な箇所をワイヤボンド９で接続する。なお、本実施の形態１では、第１、第２配線パターン４、６と電力用半導体素子７との接続、および各電力用半導体素子７間の接続をワイヤボンド９により行っているが、これに限られるものではなく、電気的接続を行えるものであれば、他の方法を用いてもよい。
次に、電力用半導体素子７や端子１０等を搭載した金属回路基板を金型にセットし、金型内に例えばシリカ粉末が充填されたエポキシ樹脂系トランスファーモールド樹脂１１を注入して、電力用半導体素子７や端子１０等を搭載した金属回路基板を封止する。
なお、本実施の形態１では、２層目の絶縁層となる第２絶縁層５として、アルミナ粉末を含有するエポキシ樹脂シートを用いたが、この他、ポリイミドなどの絶縁性のある樹脂のフィルムやシートを用いても良く、また加熱・加圧での加工だけでなく、両面に粘着剤のついたポリイミドシートなどを使用することで、第１配線パターン４と第２配線パターン６とを接着してもよい。
ところで、一般に言う絶縁基板とは、金属製のベース板上に絶縁層を介して配線パターンが１層のみ配置されたものであり、このような絶縁基板は市販等されている。例えば、本実施の形態１の電力用半導体モジュール１を、この一般に市販等されている絶縁基板を利用して形成してもよい。すなわち一般の絶縁基板の配線パターンを１層目の配線パターンとし、この配線パターンの上の一部の領域に、２層目の配線パターンを絶縁層を介して設けることとしてもよい。
次に、実施の形態１の電力用半導体モジュール１における電力用半導体素子７の配置と、それらの接続関係について詳しく説明する。
上述の通り、本実施の形態１では６ｉｎ１の電力用半導体モジュール１を採用しており、電力用半導体モジュール１は、電力用半導体素子７としての自己消弧型半導体素子７ａと、電力用半導体素子７としての還流用ダイオード７ｂとが逆並列に接続された組が２組直列に接続された回路を１相分として、これを３相分備えている。
本実施の形態１の電力用半導体モジュール１では、例えば、図１中一番左側に配置されている自己消弧型半導体素子７ａと還流用ダイオード７ｂとで正極側アーム７０ａを構成し、その隣りに配置されている自己消弧型半導体素子７ａと還流用ダイオード７ｂとで負極側アーム７０ｂを構成し、この正極側アーム７０ａ、負極側アーム７０ｂにより１相分の回路を形成する構成となっている。
なお、自己消弧型半導体素子７ａとしては、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｅｒ）などが代表的である。ただし、これらに限られるものではなく、その他の自己消弧型半導体素子であってもよい。本実施の形態１では、自己消弧型半導体素子７ａとしてＩＧＢＴを採用し、制御電極としてのゲート電極、入力電極としてのコレクタ電極、出力電極としてのエミッタ電極を備えている。なお、ＭＯＳＦＥＴを採用した場合には、一般に、入力電極としてドレイン電極、出力電極としてソース電極が該当する。
ここで、図３に、電力用半導体モジュール１の３相の内、１相分が２レベル電力変換回路を構成する場合における、外部回路を含めた等価回路図を示す。図３に示すように、この回路は、自己消弧型半導体素子７ａと還流用ダイオード７ｂとを逆並列に接続した組を２直列に接続したものを、コンデンサ１１０の両端となる正極端子１０ｐと負極端子１０ｎに接続して構成されている。コンデンサ１１０の正極と接続されるアームが正極側アーム７０ａ、コンデンサ１１０の負極と接続されるアームが負極側アーム７０ｂである。なお、正極側アーム７０ａと負極側アーム７０ｂとの中点ＡＣは、負荷Ｌを介して、他相の正極側アーム７１ａと負極側アーム７１ｂとの中点に接続されている。
図１上において、一番左側の正極側アーム７０ａとその隣りの負極側アーム７０ｂにより構成された１相分の回路について、その接続関係を図３を参照しながら説明する。
まず、図３で示す点線部分、すなわち正極端子１０ｐと正極側アーム７０ａのコレクタ電極側の点Ｃ１との接続経路を点線で示すとともに、図１において、当該接続経路を点Ｃ１と１０Ｐとの間における点線で示す。図１に示すように、第１配線パターン４の第１領域４ａ上に、正極端子１０ｐ、正極側アーム７０ａが設けられることにより、正極端子１０ｐと正極側アーム７０ａとの接続経路は、１層目の第１配線パターン４上となる。
次に、図３で示す一点鎖線部分、すなわち負極側アーム７０ｂのエミッタ電極側の点Ｅ１と負極端子１０ｎとの接続経路を一点鎖線で示すとともに、図１において、当該経路を点Ｅ１と１０ｎとの間の一点鎖線で示す。図１に示すように第１配線パターン４の第２領域４ｂ上に負極側アーム７０ｂが設けられており、負極側アーム７０ｂはワイヤボンド９ｂ（９）により２層目の第２配線パターン６と接続されている。そして、２層目の第２配線パターン６上に負極端子１０ｎが設けられていることにより、負極側アーム７０ｂと負極端子１０ｎとの接続経路は、主に２層目の第２配線パターン６上となる。
なお、正極側アーム７０ａと負極側アーム７０ｂとの接続は、ワイヤボンド９ａ（９）および第１配線パターン４の第２領域４ｂを介して行われている。
また、正極側アーム７０ａを構成する自己消弧型半導体素子７ａのゲート電極用の配線は１層目の第１配線パターン４の一部である第３領域４ｃに、エミッタ電極の制御用配線は第３領域４ｃの隣りに配置される第１配線パターン４の一部である第４領域４ｄにそれぞれ形成されている。
以上の通り、正極端子１０ｐと正極側アーム７０ａとの電気的接続は１層目の第１配線パターン４を介し、負極側アーム７０ｂと負極端子１０ｎとの電気的接続は第１配線パターン４の上側に重なる２層目の第２配線パターン６を介して行われている。
このように、第１配線パターン４、第２配線パターン６を積層化することにより、正極端子１０ｐと正極側アーム７０ａ間や、負極側アーム７０ｂと負極端子１０ｎ間を繋ぐ主回路における電流経路を平行平板化することができる。従って、回路の電流経路を短くすることができ、電力用半導体モジュール１内部の配線インダクタンスを低減することができる。
ところで、上記でも説明したように、大電流、高電圧でスイッチング動作する電力用半導体モジュールでは、電力用半導体素子である自己消弧型半導体素子がオフする際の電流の時間変化ｄｉ／ｄｔと配線インダクタンスＬとにより、サージ電圧ΔＶ＝Ｌ・ｄｉ／ｄｔが自己消弧型半導体素子に印加される。配線インダクタンスＬが大きいと自己消弧型半導体素子の耐圧を超えるサージ電圧が発生し、自己消弧型半導体素子の劣化の原因となることがある。従って、サージ電圧を抑えることが、自己消弧型半導体素子の能力を効率的に発揮させることにつながる。サージ電圧を抑えるためには、サージ電圧が発生する経路、すなわち、スイッチング動作時に電流の時間変化ｄｉ／ｄｔが発生する経路である転流ループにおける配線インダクタンスＬを小さくすることが求められる。
図３に示す回路における転流ループＲをグレー実線（一部に点線、一点鎖線を含む）で示す。また、図３に対応させて、図１上における、一番左側の正極側アーム７０ａとその隣りの負極側アーム７０ｂにより構成された１相分の回路にも同様にグレー実線（一部に点線、一点鎖線を含む）で転流ループＲを示す。
上記で説明した正極端子１０ｐから正極側アーム７０ａまでの経路（点線部分）と、負極側アーム７０ｂから負極端子１０ｎまでの経路（一点鎖線部分）とは、転流ループに含まれており、転流ループの主部分となっている。上述の通り、正極端子１０ｐから正極側アーム７０ａまでの経路は第１配線パターン４の第１領域４ａを通り、負極側アーム７０ｂから負極端子１０ｎまでの経路は第１配線パターン４の第１領域４ａ部分に重なる第２配線パターン６を通る。そして、重なった部分の転流ループでは、電流の向きが逆であるため、電流の時間変化ｄｉ／ｄｔにより発生する磁束を互いに打ち消す。すなわち、第１配線パターン４の第１領域４ａ部分と第２配線パターン６とが積層されて経路が短くなったことに加え、ｄｉ／ｄｔによる磁束が打ち消されるため、転流ループにおける配線インダクタンスＬを効率的に低減することができる。
上記において、第２絶縁層５、第２配線パターン６は、第１配線パターン４上の素子搭載部分以外の任意の箇所に配置されることを説明した。第２配線パターン６の配置は、第１配線パターン４上の素子搭載部分以外の任意の箇所であって、上記のように転流ループの配線が積層し、かつその電流の向きが逆となるような配置に決定されている。
なお、自己消弧型半導体素子７ａや還流用ダイオード７ｂ等の電力用半導体素子７は、第１配線パターン４上のみに配置され、第２配線パターン６上には配置されない。これによる効果を説明する。
電力用半導体素子７では、スイッチング時等に熱を発生するため、この発生熱を効率よく放熱することが必要となる。一般に、電力用半導体モジュールは放熱器に接続して使用するが、電力用半導体素子から放熱器に接触するベース板までの積層された部材の熱抵抗を小さくすることが、放熱効率を上げることに繋がる。特に、導体に比べて熱伝導率の低い絶縁体は熱抵抗を増大させるので、絶縁体による熱抵抗を下げることが放熱効率を上げると言える。第２配線パターン６が設けられたパターン積層領域Ｘ１では、絶縁体である絶縁層が２層に積層されているため熱抵抗が大きくなるが、パターン積層領域以外の部分では絶縁層が単層であり、第１配線パターン４の下部は第１絶縁層３を介して直接ベース板２に固着されている。このため、電力用半導体素子７を第１配線パターン４上に配置しておくことで、電力用半導体素子７から発生する熱は、効率よくベース板２に伝熱して放熱される。
以上のように、本実施の形態１の電力用半導体モジュール１は、１層目の第１配線パターン４上の一部の領域に第２絶縁層５のみを介して２層目の第２配線パターン６が積層されるパターン積層領域Ｘ１を備えた。このため、電力用半導体モジュール１の主回路となる正極端子１０ｐから正極側アーム７０ａへの配線を１層目の第１配線パターン４に設け、負極側アーム７０ｂから負極端子１０ｎへの配線を２層目の第２配線パターン６に設けることができ、電流経路を平行平板化することができる。これにより回路の電流経路を短くすることができ、電力用半導体モジュール１内部の配線インダクタンスの低減を図ることができる。
さらに、第１、第２配線パターン４、６が積層された部分の転流ループでは、電流の向きが逆となるため、電流の時間変化ｄｉ／ｄｔにより発生する磁束を互いに打ち消すことができ、転流ループにおける配線インダクタンスを効率的に低減することができる。
また、第１、第２配線パターン４、６が積層されることにより、配線に必要なスペースを縮小でき、電力用半導体モジュール１を小型化することができる。
また、熱源となる電力用半導体素子７は、１層目の第１配線パターン４上に配置されているため、電力用半導体素子７からの発生熱を効率よくベース板２伝熱することができ、冷却性能の高い電力用半導体モジュール１を得ることができる。
なお、本実施の形態１では、一例として６ｉｎ１構造の電力用半導体モジュール１を採用したが、これに限られるものではなく、いわゆる２ｉｎ１や、１ｉｎ１構造の電力用半導体モジュールであっても本実施の形態１を適用することができ、同様の効果が得られる。
一方、本実施の形態１で記載の６ｉｎ１構造においては、第１、第２配線パターン４、６が積層され、配線インダクタンスを効率的に低減できるため、特に、負極側の相間のインダクタンスのばらつきが小さい。したがって、６ｉｎ１構造において本発明を適用することにより、相間のスイッチング速度のばらつきやサージ電圧のばらつきが小さくなるという効果が得られる。
実施の形態２．
図４は、この発明の実施の形態２における電力用半導体モジュール１Ａの構成を模式的に示す平面図、図５は図４の平面図におけるＢ１−Ｂ２断面図である。なお、電力用半導体モジュール１Ａの内部の構成が分かりやすいよう、図４の平面図においてトランスファーモールド樹脂１１の記載を省略している。
本実施の形態２でも、上記実施の形態１と同様、６ｉｎ１構造の電力用半導体モジュールを採用しており、逆並列に接続された自己消弧型半導体素子７ａと還流用ダイオード７ｂとの組が２組直列に接続された回路を１相分とし、この回路を３相分備えている。各電力用半導体素子７ａ、７ｂの配置等、基本的な構成は上記実施の形態１とほぼ同様であるが、各自己消弧型半導体素子７ａのゲート電極用の配線およびエミッタ電極の制御用配線のパターン配設場所が異なっている。なお、上記実施の形態１と同様の構成については、同一符号を付して説明を省略する。
上記実施の形態１では自己消弧型半導体素子７ａのゲート電極用の配線、エミッタ電極の制御用配線は両方とも１層目の第１配線パターン４上（第３領域４ｃ、第４領域４ｄ）に設けられていた。
これに対し、本実施の形態２では、図４、図５に示すように、１層目の第１配線パターン４と２層目の第２配線パターン６とが積層されるパターン積層領域が複数箇所に存在し、自己消弧型半導体素子７ａのゲート電極用の配線とエミッタ電極の制御用配線は、一方が１層目の第１配線パターンに、他方が２層目の第２配線パターンにそれぞれ設けられ、ゲート電極用の配線とエミッタ電極の制御用配線とがパターン積層領域にて積層されている。
具体的には、本実施の形態２では、パターン積層領域Ｘ１以外に６箇所のパターン積層領域Ｘ２〜Ｘ７を有している。例えば、図４、５中、一番左側に配置されている自己消弧型半導体素子７ａのエミッタ電極の制御用配線を１層目の第１配線パターン４（第１配線パターン４の第５領域４ｅ）に設け、ゲート電極用の配線をパターン積層領域Ｘ２における２層目の第２配線パターン６（第１配線パターン４の第５領域４ｅ上に第２絶縁層を介して積層される２層目の配線パターン６）に設けている。これにより自己消弧型半導体素子７ａのゲート電極用の配線と、エミッタ電極の制御用配線とが積層される。第１配線パターン４ｅ（４）、第２配線パターン６（Ｘ２）は、自己消弧型半導体素子７ａのエミッタ電極、ゲート電極にそれぞれワイヤボンド９（図中９ｃで示すワイヤボンド）を介して接続され、エミッタ電極、ゲート電極が制御用の端子１０（図中１０ａで示す端子）とそれぞれ接続される。そして、各端子１０ａに外部回路が接続されることになる。
なお、一番左側に配置されている自己消弧型半導体素子７ａ以外の５個の自己消弧型半導体素子７ａについても同様であり、各パターン積層領域Ｘ３〜Ｘ７においてゲート電極用の配線とエミッタ電極の制御用配線とが積層される構成となっている。
以上のように、本実施の形態２では、自己消弧型半導体素子７ａのゲート電極用の配線とエミッタ電極の制御用配線を積層することにより、ゲート電極とエミッタ電極との間の経路が短くなる。このため、上記実施の形態１の効果に加え、ゲート・エミッタ間の経路におけるインピーダンスを下げることができ、ゲートの振動・発振などを抑制することが可能となる。また、ゲート電極用の配線、エミッタ電極の制御用配線を積層させることにより、電力用半導体モジュール１Ａのさらなる小型化が可能となる。
なお、本実施の形態２では、エミッタ電極の制御用配線を１層目の第１配線パターン４、ゲート電極用の配線を２層目の第２配線パターン６に設けたが、これに限られるものではなく、ゲート電極用の配線を１層目の第１配線パターン４に、エミッタ電極の制御用配線を２層目の第２配線パターン６に設ける構成としてもよい。
実施の形態３．
図６は、この発明の実施の形態３における電力用半導体モジュール１Ｂの構成を模式的に示す平面図、図７は図６の平面図におけるＣ１−Ｃ２断面図である。本実施の形態３では、一例として、２ｉｎ１構造と呼ばれる電力用半導体モジュールを採用している。
本実施の形態３での電力用半導体モジュール１Ｂは、電力用半導体素子７としての自己消弧型半導体素子７ａと、電力用半導体素子７としての還流用ダイオード７ｂとが逆並列に接続されたものを２個並列に接続して１組とし、この組を２組直列接続した回路により構成されている。
本実施の形態３の電力用半導体モジュール１Ｂは上記実施の形態１や実施の形態２とは異なり、トランスファーモールド樹脂により封止されるトランスファーモールド型の電力用半導体モジュールではない。本実施の形態３の電力用半導体モジュール１Ｂは、トランスファーモールド型よりも広く普及しているケース型の電力用半導体モジュール１Ｂである。ケース型の電力用半導体モジュールとは、樹脂製のケースの内部にゲル封止樹脂等を注入して、配線パターンや電力用半導体素子等を封止し、一体化したものである。
一般にケース型の電力用半導体モジュールでは、金属放熱体であるベース板上に配置される絶縁層としてセラミック製の絶縁層が用いられる。本実施の形態３においても、ベース板上に配置される１層目の第１絶縁層としてセラミック製の第１絶縁層３Ｂを使用する。
まず、図６、図７を参照して、電力用半導体モジュール１Ｂの構成を説明する。なお、上記実施の形態１と同様の構成については、同一符号を付して説明を省略する。また、電力用半導体モジュール１Ｂのケース内部の構成が分かりやすいよう、図６の平面図においてケースの記載を省略している。
電力用半導体モジュール１Ｂは、金属放熱体であるベース板２Ｂ上に、第１絶縁層としてのセラミックス製の第１絶縁層３Ｂが設けられている。実際には、第１絶縁層３Ｂの下面には金属箔３０Ｂがロウ付けにより接合されており、この金属箔３０Ｂがはんだ８によりベース板２Ｂに接合されている。これにより、ベース板２Ｂ上に第１絶縁層３Ｂが固着される。ベース板２Ｂ上に固定された第１絶縁層３Ｂの上面には、金属箔をエッチングして形成された１層目の第１配線パターン４Ｂが、ロウ付けなどにより固着されている。そして、第１配線パターン４Ｂ上の一部分である所定領域には、第２絶縁層５Ｂを介して配設される金属箔からなる２層目の第２配線パターン６Ｂが積層され、２層の配線パターン４Ｂ、６Ｂが積層されるパターン積層領域Ｙ１が形成されている。
第１配線パターン４Ｂ上であって、パターン積層領域Ｙ１とは異なる領域には、複数の電力用半導体素子７が搭載されており、はんだ８によって第１配線パターン４Ｂに接合されている。また、各電力用半導体素子７間や、各電力用半導体素子７と第１、第２配線パターン４Ｂ、６Ｂ間等の必要な箇所は、ワイヤボンド９により電気的に接続されている。また、第１、第２配線パターン４Ｂ、６Ｂ上の任意の箇所には、複数の外部接続用の端子１０ｂが設けられ、端子１０ｂは、はんだ８により第１、第２配線パターン４Ｂ、６Ｂに接合されている。なお、上記実施の形態１、２では、外部接続用の端子としてソケット型の端子を採用していたが、本実施の形態３では端子１０として、ねじ止め型の端子１０ｂを採用している。
そして、これらの各部材（ベース板２Ｂ、第１絶縁層３Ｂ、第１配線パターン４Ｂ、第２絶縁層５Ｂ、第２配線パターン６Ｂ、電力用半導体素子７、ワイヤボンド９、端子１０ｂ等）が、ケース１２により覆われ、ケース１２内部にはゲル状の封止樹脂１３が充填されている。
次に、各構成の材質等について説明する。
ベース板２Ｂについては上記実施の形態１のベース板２の場合と同様であり、説明を省略する。
第１絶縁層３Ｂについては、上記実施の形態１の樹脂製の第１絶縁層３とは異なり、セラミックス製の第１絶縁層３Ｂを採用している。セラミックスとしては例えば窒化珪素、窒化アルミニウムなどが挙げられる。そして、第１絶縁層３Ｂの厚みは、例えば３００〜１０００μｍ程度に設定される。なお、第２絶縁層５Ｂについては、上記実施の形態１と同様であり、第２絶縁層５Ｂは無機粉末としてアルミナ粉末を含有するエポキシ樹脂絶縁シートにより形成され、その厚みは、例えば２０〜４００μｍ程度に設定される。
第１配線パターン４Ｂ、第２配線パターン６Ｂ、ワイヤボンド９等については、上記実施の形態１の場合と同様であり、説明を省略する。
ここで、ケース型の電力用半導体モジュールによく使われる一般に言うセラミックス絶縁基板について説明する。セラミックス絶縁基板は、セラミックス製の絶縁層の一方側の面にロウ付けにより銅などの金属箔が固着され、他方側の面に銅箔などの金属箔をエッチング等して形成された配線パターンが同じくロウ付けなどにより固着されたものである。
本実施の形態３の電力用半導体モジュール１Ｂにおいて、金属箔３０Ｂ、第１絶縁層３Ｂ、第１配線パターン４Ｂとして、一般的に市販等されている上記セラミックス絶縁基板を用いることとし、金属箔３０Ｂ、第１絶縁層３Ｂ、第１配線パターン４Ｂをセラミックス絶縁基板１４とする。
次に、電力用半導体モジュール１Ｂの製造方法の一例について説明する。
まず、厚み３ｍｍのアルミニウム板からなるベース板２Ｂ上にセラミックス絶縁基板１４をはんだ８により固着する。なお、この時、セラミックス絶縁基板１４の下側が金属箔３０Ｂ、上側が第１配線パターン４Ｂとなるようにベース板２Ｂ上に固着する。
次に、１層目の第１配線パターン４Ｂ上の一部である所定領域に、Ｂステージ状態のアルミナ粉末を含有するエポキシ樹脂シートを第２絶縁層５Ｂとして載せ、さらにその上に第２絶縁層５Ｂと略同じサイズの厚み０．３ｍｍの銅箔（２層目）を重ねる。そして、これらを加熱・加圧することで、第１配線パターン４Ｂと銅箔（２層目）とが、第２絶縁層５Ｂの硬化により第２絶縁層５Ｂを介して固着される。その後、銅箔（２層目）を所定の形状にエッチングし、２層目の第２配線パターン６Ｂを形成する。なお、第１配線パターン４Ｂには、電力用半導体素子７を搭載するための素子搭載部分が所定の位置に設けられており、第２絶縁層５Ｂ、第２配線パターン６Ｂは、第１配線パターン４上の素子搭載部分以外の所定領域に形成される。
このようにして、ベース板２Ｂ、セラミックス絶縁基板１４、第２絶縁層５Ｂ、第２配線パターン６Ｂを積層してなる金属回路基板を形成する。なお、金属回路基板の形成後、金属回路基板の表面の任意の場所に、第１配線パターン４Ｂ、第２配線パターン６Ｂを保護する絶縁膜である、ソルダーレジスト（図示せず）を形成してもよい。また、ベース板２Ｂとセラミックス絶縁基板１４とを固着する前に、予めセラミックス絶縁基板１４にソルダーレジストを形成しておいてもよい。
次に、１層目の第１配線パターン４Ｂ上の所定の場所に設けられた素子搭載部分に電力用半導体素子７を、そして第１配線パターン４Ｂ、第２配線パターン６Ｂ上の任意の場所に外部接続用の端子１０ｂを、各々はんだ８を用いて接合する。なお、電力用半導体素子７は第１配線パターン４Ｂ上にのみ配置され、第２配線パターン６Ｂ上には配置されない。
ここで、上述の通り、本実施の形態３の電力用半導体モジュール１Ｂは、電自己消弧型半導体素子７ａと、還流用ダイオード７ｂとが逆並列に接続されたものを２個並列に接続してこれを１組とし、この組を２組直列接続した回路により構成されている。従って、図６にも示すように、第１配線パターン４上には、自己消弧型半導体素子７ａと還流用ダイオード７ｂとの組が４組配置されており、本実施の形態３の電力用半導体モジュール１Ｂでは、例えば、図中左側半分に配置されている２個の自己消弧型半導体素子７ａと２個の還流用ダイオード７ｂとで負極側アーム７０ｂを構成し、図中右側半分に配置されている２個の自己消弧型半導体素子７ａと２個の還流用ダイオード７ｂとで正極側アーム７０ａを構成している。
そして、第１配線パターン４Ｂもしくは第２配線パターン６Ｂと電力用半導体素子７との間、および、各電力用半導体素子７間において、導通が必要な箇所をワイヤボンド９で接続する。なお、本実施の形態３では、各配線パターン４Ｂ、６Ｂと電力用半導体素子７との接続、および各電力用半導体素子７間の接続をワイヤボンド９により行っているが、これに限るものではなく、電気的接続を行えるものであれば、他の方法を用いてもよい。
次に、電力用半導体素子７や端子１０ｂ等を搭載した金属回路基板を取り囲む様に設けられたケース１２の外周部１２ａを、ベース板２Ｂの上面の周囲部分に接着剤により固着する。そして、その内部にゲル状の封止樹脂１３を充填し、加温して封止樹脂１３を硬化させる。その後、ケース１２の蓋部１２ｂを被せ、外周部１２ａと蓋部１２ｂを接着剤にて固着し、ケース１２を形成する。
なお、本実施の形態３では、第２絶縁層５Ｂとして、アルミナ粉末を含有するエポキシ樹脂シートを用いたが、この他、ポリイミドなどの絶縁性のある樹脂のフィルムやシートを用いても良く、また加熱・加圧での加工だけでなく、両面に粘着剤のついたポリイミドシートなどを使用することで、第１配線パターン４Ｂと第２配線パターン６Ｂとを接着してもよい。
以上のように、本実施の形態３では、上記実施の形態１とは異なり、ケース型の電力用半導体モジュール１Ｂを採用したが、上記実施の形態１の構成と同様、１層目の第１配線パターン４Ｂ上の一部の領域に第２絶縁層５Ｂのみを介して２層目の第２配線パターン６Ｂが積層されるパターン積層領域Ｙ１を備えた。このため、電力用半導体モジュール１Ｂの主回路となる正極端子から正極側アーム７０ａへの配線および負極側アーム７０ｂから負極端子への配線をパターン積層領域Ｙ１にて積層配置することができ、電流経路を平行平板化することができる。従って、上記実施の形態１と同様、電力用半導体モジュール１Ｂ内部の配線インダクタンスの低減、転流ループにおける配線インダクタンスの効率的低減、電力用半導体モジュール１Ｂの小型化等の効果が得られる。また、熱源となる電力用半導体素子７は、１層目の第１配線パターン４Ｂ上に配置されているため、電力用半導体素子７からの発生熱を効率よくベース板２Ｂに伝熱することができ、上記実施の形態１と同様、冷却性能の高い電力用半導体モジュール１Ｂを得ることができる。
なお、冷却性能について、本実施の形態３では、熱源となる電力用半導体素子７を搭載する第１配線パターン４Ｂとベース板２Ｂとの間の第１絶縁層３Ｂとして、セラミックス製の絶縁層を採用している。窒化珪素、窒化アルミニウムなどのセラミックスは、樹脂製の絶縁層に比べ熱抵抗が小さく、電力用半導体素子７からの発熱をより効率的にベース板２Ｂに伝熱することができ、冷却性能をより向上させることができる。
また、本実施の形態３の構成に上記実施の形態２の構成を適用してもよく、自己消弧型半導体素子７ａのゲート電極用の配線、エミッタ電極の制御用配線を積層させることもできる。
また、本実施の形態３では、自己消弧型半導体素子７ａと還流用ダイオード７ｂとが逆並列接続されたものを２個並列に接続してこれを１組とし、この組を２組直列接続した回路について説明したが、一般的な２ｉｎ１構造では、自己消弧型半導体素子７ａと還流用ダイオード７ｂとが逆並列接続されたものを１組として、これを２組直列接続した回路により構成されるものも多く、当然ながらこのような回路でも本実施の形態３を適用することができる。もちろん、上記実施の形態１のような６ｉｎ１構造の電力用半導体モジュールや、１ｉｎ１構造の電力用半導体モジュールであっても本実施の形態３を適用することができる。また、本実施の形態３を６ｉｎ１構造に適用した場合、第１、第２配線パターン４、６が積層され、配線インダクタンスを効率的に低減できるため、特に、負極側の相間のインダクタンスのばらつきが小さい。したがって、６ｉｎ１構造において本発明を適用することにより、相間のスイッチング速度のばらつきやサージ電圧のばらつきが小さくなるという効果が得られる。
実施の形態４．
図８は、この発明の実施の形態４における電力用半導体モジュール１Ｃの構成を模式的に示す平面図、図９は図８の平面図におけるＤ１−Ｄ２断面図である。なお、電力用半導体モジュール１Ｃの内部の構成が分かりやすいよう、図８の平面図においてトランスファーモールド樹脂１１の記載を省略している。
本実施の形態４では、上記実施の形態１、２と同様、６ｉｎ１構造の電力用半導体モジュールを採用しており、逆並列に接続された自己消弧型半導体素子７ａと還流用ダイオード７ｂとの組（アーム）が２組直列に接続された回路を１相分とし、この回路を３相分備えている。各電力用半導体素子７ａ、７ｂの配置等、基本的な構成は上記実施の形態１、２とほぼ同様であるが、各自己消弧型半導体素子７ａの制御電極であるゲート電極用の配線と、出力電極であるエミッタ電極の制御用配線のパターン配設場所が異なっている。なお、上記実施の形態１と同様の構成については、同一符号を付して説明を省略する。
図８、図９に示すように、本実施の形態４の電力用半導体モジュール１Ｃは、ベース板２Ｃ、第１絶縁層３Ｃ、第１配線パターン４Ｃ、第２絶縁層５Ｃ、第２配線パターン６Ｃが順に積層されて構成されており、ここまでは上記実施の形態１の電力用半導体モジュール１と基本的に同様である。ベース板２Ｃ、第１絶縁層３Ｃ、第１配線パターン４Ｃ、第２絶縁層５Ｃ、第２配線パターン６Ｃの材質等についても上記実施の形態１で使用するものと同様である。そして、本実施の形態４では、１層目の第１配線パターン４Ｃと２層目の第２配線パターン６Ｃとが積層されるパターン積層領域Ｚ１上に、さらに積層される３層目の第３配線パターン１６、４層目の第４配線パターン１８が設けられている。
具体的には、パターン積層領域Ｚ１における第２配線パターン６Ｃ上の一部の領域に、第３絶縁層１５が設けられ、第３絶縁層１５上に第２絶縁層１５と略同じサイズの３層目の第３配線パターン１６が設けられ、さらに第３配線パターン１６上の一部に第４絶縁層１７が設けられ、第４絶縁層１７上に第４絶縁層１７と略同じサイズの４層目の第４配線パターン１８が設けられ、配線パターンが４層積層された４層積層領域（Ｚ２〜Ｚ４）が形成される。
なお、本実施の形態４では、一例として、４層積層領域が計３箇所設けられており（図中Ｚ２〜Ｚ４で示す領域）、正極側アーム７０ａを構成している３個の自己消弧型半導体素子７ａのゲート電極用の配線とエミッタ電極の制御用配線が、４層積層領域Ｚ２〜Ｚ４の第３配線パターン１６と第４配線パターン１８にそれぞれ設けられている。また、各第３配線パターン１６、第４配線パターン１８にはそれぞれ外部接続用の端子１０ｃ（１０）が設けられている。
例えば、図８中、一番左側に配置されている正極側アーム７０ａを構成する自己消弧型半導体素子７ａでは、エミッタ電極の制御用配線を４層積層領域Ｚ２を含む３層目の第３配線パターン１６に設け、ゲート電極用の配線を４層積層領域Ｚ２における４層目の第４配線パターン１８に設けている。これによりこの自己消弧型半導体素子７ａのゲート電極用の配線と、エミッタ電極の制御用配線とが積層される。第３配線パターン１６、第４配線パターン１８は、自己消弧型半導体素子７ａのエミッタ電極、ゲート電極とそれぞれワイヤボンド９を介して接続され、エミッタ電極、ゲート電極はそれぞれ制御用の端子１０ｃ（１０）と接続される。そして、端子１０ｃ（１０）に外部回路が接続されることになる。
正極側アーム７０ａを構成する自己消弧型半導体素子７ａのうち、一番左側に配置されている自己消弧型半導体素子７ａ以外の２個の自己消弧型半導体素子７ａについても同様にして、４層積層領域Ｚ３、Ｚ４においてゲート電極用の配線とエミッタ電極の制御用配線とが積層される構成となっている。なお、本実施の形態４では、負極側アーム７０ｂを構成する自己消弧型半導体素子７ａについては、上記実施の形態１の場合と同様、ゲート電極用の配線、エミッタ電極の制御用配線の両方が１層目の第１配線パターン４Ｃの所定領域に設けられている。
なお、第３絶縁層１５、第４絶縁層１７には樹脂製のものを使用し、例えば、無機粉末を含有する樹脂絶縁シート、ガラス繊維を含有する樹脂絶縁シート等を用いることができる。ここでは、第１絶縁層３Ｃや第２絶縁層５Ｃと同様、無機粉末としてアルミナ粉末を含有するエポキシ樹脂絶縁シートにより形成されている。従って、第２配線パターン６Ｃと第３配線パターン１６、第３配線パターン１６と第４配線パターン１８との固着は、上記の通り、Ｂステージ状態の第３絶縁層１５、第４絶縁層１７を加熱・加圧により硬化させることで行う。なお、第３絶縁層１５、第４絶縁層１７の厚みは、例えば２０〜４００μｍ程度に設定される。この他、ポリイミドなどの絶縁性のある樹脂のフィルムやシートを用いても良く、また加熱・加圧での加工だけでなく、両面に粘着剤のついたポリイミドシートなどを使用し、各配線パターン６Ｃ、１６、１８間を接着してもよい。
また、第３配線パターン１６、第４配線パターン１８の材質等は、第１配線パターン４Ｃ、第２配線パターン６Ｃと同様であり、例えば厚み０．３ｍｍの銅箔をエッチングすることにより形成されている。
以上のように、本実施の形態４では、１層目、２層目の第１、第２配線パターン４、６上にさらに積層される３層目、４層目の第３、第４配線パターン１６、１８を備え、自己消弧型半導体素子７ａのエミッタ電極の制御用配線とゲート電極用の配線をそれぞれ第３、第４配線パターンに設けて積層している。このため、上記実施の形態１、２の効果に加え、電力用半導体モジュール１Ｃにおいて、エミッタ電極の制御用配線、ゲート電極用の配線のためにのみ割かれる領域をなくすことができ、電力用半導体モジュール１Ｃをより小型化することができる。
なお、本実施の形態４では、エミッタ電極の制御用配線を３層目の第３配線パターン１６、ゲート電極用の配線を４層目の第４配線パターン１８に設けたが、これに限られるものではなく、ゲート電極用の配線を３層目の第３配線パターン１６に、エミッタ電極の制御用配線を４層目の第４配線パターン１８に設ける構成としてもよい。
なお、本実施の形態４では、一例として、正極側アーム７０ａを構成する自己消弧型半導体素子７ａのゲート電極用の配線、エミッタ電極の制御用配線のみ第３配線パターン１６、第４配線パターン１８に設けて積層する構成としたが、これに限るものではなく、負極側アーム７０ｂを構成する自己消弧型半導体素子７ａのゲート電極用の配線、エミッタ電極の制御用配線のみを積層構造としたり、全ての自己消弧型半導体素子７ａのゲート電極用の配線、エミッタ電極の制御用配線を積層構造とする等、適宜設定することができる。
以上の実施の形態１〜４の電力用半導体モジュール１、１Ａ〜１Ｃにおいて、電力用半導体素子７の半導体材料は特に限定しておらず、一般的には珪素が使用できる。しかしながら、電力用半導体素子７として、ワイドバンドギャップ半導体材料、例えば、炭化珪素、窒化ガリウム系材料、またはダイヤモンドなどの材料を使用したワイドバンドギャップ半導体を採用すれば、上記各実施の形態１〜４における効果を維持したまま電力用半導体モジュール１、１Ａ〜１Ｃの低損失化が可能となり、この電力用半導体モジュール１、１Ａ〜１Ｃを用いて構成される電力変換装置の高効率化が可能となる。
また、このような電力用半導体モジュール１、１Ａ〜１Ｃは、耐電圧性が高く、許容電流密度も高いため、電力変換装置の小型化が可能となる。なお、複数の電力用半導体素子７の内、一部の電力用半導体素子７のみにワイドバンドギャップ半導体を用いてもよい。
さらにワイドバンドギャップ半導体は、耐熱性が高いので、高温動作が可能であり、電力変換装置におけるヒートシンクの放熱フィンの小型化や、水冷部の空冷化も可能となるので、電力変換装置の一層の小型化が可能になる。
なお、ワイドバンドギャップ半導体は、高速スイッチングが可能であるが、スイッチング速度と配線インダクタンスによるサージ電圧は比例するために、スイッチング速度の高速化には限界が生じる。このような場合でも、本実施の形態１〜４の発明を適用すれば、配線インダクタンスを低減することにより、高速スイッチングが可能となる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

Claims (7)

  1. 内部に正極側アーム及び負極側アームを構成する複数の電力用半導体素子を収納して構成される絶縁型の電力用半導体モジュールであって、
    金属放熱体であるベース板と、
    上記ベース板上に設けられた第１絶縁層と、
    上記第１絶縁層上に設けられた第１配線パターンとを備え、
    上記第１配線パターン上の所定領域は、樹脂製の第２絶縁層のみを介して２層目の第２配線パターンが積層されるパターン積層領域であり、上記所定領域において、上記第１配線パターンは、上記正極側アームを構成する上記電力用半導体素子の正極と電気的に接続され、上記第２配線パターンは上記負極側アームを構成する上記電力用半導体素子の負極と電気的に接続され、
    上記複数の電力用半導体素子は、上記第１配線パターン上の上記パターン積層領域以外の領域に搭載され、
    上記複数の電力用半導体素子は、ゲート電極、上記正極となる入力電極および上記負極となる出力電極を有する自己消弧型半導体素子を含み、
    上記自己消弧型半導体素子の上記ゲート電極用の配線又は上記出力電極の制御用配線の一方が上記第１配線パターンに設けられ、他方が上記第２配線パターンに設けられて、上記ゲート電極用の配線と上記出力電極の制御用配線とが上記パターン積層領域にて積層され、
    上記正極側アームの上記ゲート電極用の配線および上記出力電極の制御用配線が上記ベース板の一方の辺部に設けられ、上記負極側アームの上記ゲート電極用の配線および上記出力電極の制御用配線が上記ベース板の上記一方の辺部と対向する辺部に設けられている電力用半導体モジュール。
  2. 内部に正極側アーム及び負極側アームを構成する複数の電力用半導体素子を収納して構成される絶縁型の電力用半導体モジュールであって、
    金属放熱体であるベース板と、
    上記ベース板上に設けられた第１絶縁層と、
    上記第１絶縁層上に設けられた第１配線パターンとを備え、
    上記第１配線パターン上の所定領域は、樹脂製の第２絶縁層のみを介して２層目の第２配線パターンが積層されるパターン積層領域であり、上記所定領域において、上記第１配線パターンは、上記正極側アームを構成する上記電力用半導体素子の正極と電気的に接続され、上記第２配線パターンは上記負極側アームを構成する上記電力用半導体素子の負極と電気的に接続され、
    上記複数の電力用半導体素子は、上記第１配線パターン上の上記パターン積層領域以外の領域に搭載され、
    上記複数の電力用半導体素子は、ゲート電極、上記正極となる入力電極および上記負極となる出力電極を有する自己消弧型半導体素子を含み、
    上記第２配線パターン上に第３絶縁層のみを介して積層される３層目の第３配線パターンと、上記第３配線パターン上に第４絶縁層のみを介して積層される４層目の第４配線パターンとを備え、
    上記自己消弧型半導体素子の上記ゲート電極用の配線又は上記出力電極の制御用配線の一方が上記第３配線パターンに設けられ、他方が上記第４配線パターンに設けられて、上記ゲート電極用の配線と上記出力電極の制御用配線とが積層され、
    上記正極側アームの上記ゲート電極用の配線および上記出力電極の制御用配線が上記ベース板の一方の辺部に設けられ、上記負極側アームの上記ゲート電極用の配線および上記出力電極の制御用配線が上記ベース板の前記一方の辺部と対向する辺部に設けられている電力用半導体モジュール。
  3. 内部に正極側アーム及び負極側アームを構成する複数の電力用半導体素子を収納して構成される絶縁型の電力用半導体モジュールであって、
    金属放熱体であるベース板と、
    上記ベース板上に設けられた第１絶縁層と、
    上記第１絶縁層上に設けられた第１配線パターンとを備え、
    上記第１配線パターン上の所定領域は、樹脂製の第２絶縁層のみを介して２層目の第２配線パターンが積層されるパターン積層領域であり、上記所定領域において、上記第１配線パターンは、上記正極側アームを構成する上記電力用半導体素子の正極と電気的に接続され、上記第２配線パターンは上記負極側アームを構成する上記電力用半導体素子の負極と電気的に接続され、
    上記複数の電力用半導体素子は、上記第１配線パターン上の上記パターン積層領域以外の領域に搭載され、
    上記複数の電力用半導体素子は、ゲート電極、上記正極となる入力電極および上記負極となる出力電極を有する自己消弧型半導体素子を含み、
    上記第２配線パターン上に第３絶縁層のみを介して積層される３層目の第３配線パターンと、上記第３配線パターン上に第４絶縁層のみを介して積層される４層目の第４配線パターンとが、上記第２配線パターンに流れる電流の向きに対して直交するよう配置され、
    上記自己消弧型半導体素子の上記ゲート電極用の配線又は上記出力電極の制御用配線の一方が上記第３配線パターンに設けられ、他方が上記第４配線パターンに設けられて、上記ゲート電極用の配線と上記出力電極の制御用配線とが積層されている電力用半導体モジュール。
  4. 上記第１絶縁層は樹脂製である請求項１から請求項３のいずれか１項に記載の電力用半導体モジュール。
  5. 上記第１絶縁層はセラミック製である請求項１から請求項３のいずれか１項に記載の電力用半導体モジュール。
  6. 上記複数の電力用半導体素子は、ワイドバンドギャップ半導体により構成される素子を含む請求項１から請求項５のいずれか１項に記載の電力用半導体モジュール。
  7. 上記ワイドバンドギャップ半導体の材料は、炭化珪素、窒化ガリウム又はダイヤモンドである請求項６に記載の電力用半導体モジュール。
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WO (1) WO2014014012A1 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014110967B4 (de) * 2014-08-01 2021-06-24 Infineon Technologies Ag Verkapselte elektronische Chipvorrichtung mit Befestigungseinrichtung und von außen zugänglicher elektrischer Verbindungsstruktur sowie Verfahren zu deren Herstellung
JP6435711B2 (ja) * 2014-08-21 2018-12-12 三菱マテリアル株式会社 放熱板付パワーモジュール用基板及びパワーモジュール
JP2016174055A (ja) * 2015-03-16 2016-09-29 株式会社東芝 半導体装置
WO2016150391A1 (zh) * 2015-03-23 2016-09-29 广东美的制冷设备有限公司 智能功率模块及其制造方法
CN108475668B (zh) * 2015-10-29 2019-09-27 Abb瑞士股份有限公司 半导体模块
JP6544222B2 (ja) * 2015-12-11 2019-07-17 住友電気工業株式会社 半導体モジュール及び半導体モジュールユニット
CN105811787A (zh) * 2016-05-18 2016-07-27 珠海格力电器股份有限公司 一种全密封换流组件
JP6759784B2 (ja) * 2016-07-12 2020-09-23 三菱電機株式会社 半導体モジュール
WO2019016929A1 (ja) 2017-07-21 2019-01-24 三菱電機株式会社 電力変換装置
CN107464785A (zh) * 2017-08-30 2017-12-12 扬州国扬电子有限公司 一种多支路交错排布的双面散热功率模块
JP6865838B2 (ja) * 2017-09-04 2021-04-28 三菱電機株式会社 半導体モジュール及び電力変換装置
JP6819540B2 (ja) * 2017-10-23 2021-01-27 三菱電機株式会社 半導体装置
CN112119492A (zh) 2018-05-17 2020-12-22 京瓷株式会社 功率半导体模块
DE112019000169T5 (de) * 2018-06-06 2020-08-20 Fuji Electric Co., Ltd. Halbleitereinrichtung
US12068290B2 (en) 2019-05-14 2024-08-20 Hitachi Energy Ltd Power semiconductor module with low inductance gate crossing
JP7392308B2 (ja) 2019-07-19 2023-12-06 富士電機株式会社 半導体装置
US11527456B2 (en) * 2019-10-31 2022-12-13 Ut-Battelle, Llc Power module with organic layers
US20230245960A1 (en) * 2020-10-14 2023-08-03 Rohm Co., Ltd. Semiconductor module
DE112021002452T5 (de) * 2020-10-14 2023-02-09 Rohm Co., Ltd. Halbleitermodul
DE102022131897A1 (de) 2022-12-01 2024-06-06 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit einer Mehrzahl von Hilfspotentialflächen

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2725954B2 (ja) * 1992-07-21 1998-03-11 三菱電機株式会社 半導体装置およびその製造方法
JPH08316357A (ja) 1995-05-15 1996-11-29 Hitachi Ltd 樹脂封止型パワーモジュール装置
JP2902993B2 (ja) * 1996-05-21 1999-06-07 三洋電機株式会社 混成集積回路
JPH10135377A (ja) 1996-11-01 1998-05-22 Hitachi Ltd モールド型半導体装置
JPH11145376A (ja) * 1997-11-04 1999-05-28 Hitachi Ltd 半導体装置
JP4594477B2 (ja) * 2000-02-29 2010-12-08 三菱電機株式会社 電力半導体モジュール
JP2001274322A (ja) * 2000-03-27 2001-10-05 Mitsubishi Electric Corp パワー半導体モジュール
JP2002043510A (ja) * 2000-07-24 2002-02-08 Mitsubishi Electric Corp 半導体パワーモジュールおよびその製造方法
JP4490041B2 (ja) * 2001-04-02 2010-06-23 三菱電機株式会社 電力用半導体装置
JP4064741B2 (ja) * 2002-06-25 2008-03-19 株式会社日立製作所 半導体装置
JP3922698B2 (ja) * 2002-07-26 2007-05-30 株式会社日立製作所 半導体装置
JP2004063681A (ja) * 2002-07-26 2004-02-26 Hitachi Unisia Automotive Ltd 半導体装置
JP2004221552A (ja) * 2002-12-26 2004-08-05 Yamaha Motor Co Ltd 電子基板、パワーモジュール、およびモータ駆動装置
JP4430497B2 (ja) 2004-09-17 2010-03-10 ニチコン株式会社 半導体モジュール
JP4695918B2 (ja) 2005-05-12 2011-06-08 株式会社京三製作所 パワーモジュール
JP2007067084A (ja) * 2005-08-30 2007-03-15 Toshiba Corp 電力用半導体素子及び半導体電力変換装置
JP2007234690A (ja) * 2006-02-28 2007-09-13 Hitachi Ltd パワー半導体モジュール
JP5017970B2 (ja) * 2006-09-04 2012-09-05 日産自動車株式会社 電力変換装置
US7564129B2 (en) * 2007-03-30 2009-07-21 Nichicon Corporation Power semiconductor module, and power semiconductor device having the module mounted therein
JP4580997B2 (ja) * 2008-03-11 2010-11-17 日立オートモティブシステムズ株式会社 電力変換装置
JP2009259990A (ja) * 2008-04-16 2009-11-05 Mitsubishi Electric Corp 半導体モジュール
JP4668301B2 (ja) * 2008-06-25 2011-04-13 株式会社日立製作所 電力変換装置
JP5207862B2 (ja) * 2008-07-16 2013-06-12 三菱電機株式会社 半導体モジュール
JP5293473B2 (ja) * 2009-07-16 2013-09-18 富士電機株式会社 半導体パワーモジュール
JP5780777B2 (ja) 2010-02-24 2015-09-16 京セラ株式会社 セラミック回路基板およびそれを用いた電子装置
JP5138714B2 (ja) * 2010-02-24 2013-02-06 三菱電機株式会社 電力用半導体装置
JP5341824B2 (ja) * 2010-06-14 2013-11-13 日立オートモティブシステムズ株式会社 半導体装置
CN103650137B (zh) * 2011-07-11 2017-09-29 三菱电机株式会社 功率半导体模块
JP5960522B2 (ja) 2011-07-29 2016-08-02 京セラ株式会社 セラミック回路基板およびそれを用いた電子装置
KR101255946B1 (ko) * 2011-09-16 2013-04-23 삼성전기주식회사 전력 모듈 패키지
JP2012074730A (ja) * 2011-12-07 2012-04-12 Mitsubishi Electric Corp 電力用半導体モジュール
WO2014006814A1 (ja) * 2012-07-04 2014-01-09 パナソニック株式会社 半導体装置

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