KR101539491B1 - 삼차원 칩 스택 및 그 형성방법 - Google Patents

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다유안 시
치항 퉁
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    • H01L2224/13601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/1354—Coating
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    • H01L2224/13617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13618—Zinc [Zn] as principal constituent
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Abstract

삼차원(3D) 칩 스택은 제2 칩에 접합된 제1 칩을 포함한다. 제1 칩은 제1 기판 위에 놓여있는 제1 범프 구조물을 포함하며, 제2 칩은 제2 기판 위에 놓여있는 제2 범프 구조물을 포함한다. 제1 범프 구조물은 제2 범프 구조물에 부착되며, 결합 영역은 제1 범프 구조물과 제2 범프 구조물 사이에서 형성된다. 결합 영역은 귀금속을 포함한 솔더리스 영역이다.

Description

삼차원 칩 스택 및 그 형성방법{THREE-DIMENSIONAL CHIP STACK AND METHOD OF FORMING THE SAME}
본 출원은 2012년 5월 18일에 출원된 미국 가특허 출원 61/649,097의 우선권을 청구하며, 이 가특허 출원 내용은 그 전체가 참조로서 본 명세서내에 병합된다.
본 개시내용은 칩 대 칩 접합 기술들에 관한 것이며, 보다 구체적으로는 삼차원 칩 스택 및 그 형성방법에 관한 것이다.
회로 밀도를 한층 더 증가시키려는 시도로, 삼차원 집적 회로(three-dimensional integrated circuit; 3D IC)가 연구되어 왔다. 3D IC의 일반적인 형성 공정에서는, 두 개의 칩들이 함께 접합되고 전기적 연결부들이 기판상의 접촉 패드들과 각각의 칩 사이에서 형성된다. 예를 들어, 두 개의 칩들을 서로 위아래로 접합시킨다. 그런 후 적층된 칩들은 캐리어 기판에 접합되고 배선 접합은 각각의 칩상의 접촉 패드들을 캐리어 기판상의 접촉 패드들에 전기적으로 결합시킨다.
하지만, 이것은 배선 접합을 위해 칩들보다 큰 캐리어 기판을 필요로 한다. 보다 최근의 시도들은 칩과 그 아래에 있는 기판사이의 연결을 형성하고 이로써 상대적으로 작은 패키지에서의 높은 배선 밀도를 가능하게 하기 위한 도전성 볼들/범프들의 이용 및 플립 칩 상호연결부들에 촛점을 두어 왔다. 솔더 결합을 이용한 종래의 칩 적층은 솔더, 플럭스 및 언더필(underfill)을 수반한다. 이러한 모든 공정들은 피치, 결합 높이, 및 플럭스 잔류물에 관한 문제들과 한계성을 초래시켰다.
몇몇의 실시예들에 따르면, 디바이스는 제2 칩에 접합된 제1 칩을 포함한다. 제1 칩은 제1 기판 위에 놓여있는 제1 범프 구조물을 포함하며, 제2 칩은 제2 기판 위에 놓여있는 제2 범프 구조물을 포함한다. 제1 칩은 제1 범프 구조물을 제2 범프 구조물에 부착시킴으로써 제2 칩에 접합되며, 결합 영역은 제1 범프 구조물과 제2 범프 구조물 사이에서 형성된다. 결합 영역은 귀금속을 포함한 솔더리스 영역이다.
몇몇의 실시예들에 따르면, 디바이스는 제2 칩에 접합된 제1 칩을 포함한다. 제1 칩은 제1 반도체 기판, 제1 반도체 기판 위에 놓여있는 제1 금속 기둥, 제1 금속 기둥 위에 놓여있는 제1 보호층, 및 제1 보호층 위에 놓여있는 제1 접합층을 포함한다. 제2 칩은 제2 반도체 기판, 제2 반도체 기판 위에 놓여있는 제2 금속 기둥, 제2 금속 기둥 위에 놓여있는 제2 보호층, 및 제2 보호층 위에 놓여있는 제2 접합층을 포함한다. 제1 칩은 제1 접합층을 제2 접합층에 부착시킴으로써 제2 칩에 접합되고, 솔더리스 결합 영역은 제1 금속 기둥과 제2 금속 기둥 사이에서 형성된다. 솔더리스 결합 영역은 귀금속을 포함한다.
몇몇의 실시예들에 따르면, 디바이스는 제2 칩에 접합된 제1 칩을 포함한다. 제1 칩은 제1 패시베이션층 위에 놓여있는 제1 금속화층, 제1 금속화층 위에 놓여있는 제1 보호층, 및 제1 보호층 위에 놓여있는 제1 접합층을 포함한다. 제2 칩은 제2 패시베이션층 위에 놓여있는 제2 금속화층, 제2 금속화층 위에 놓여있는 제2 보호층, 및 제2 보호층 위에 놓여있는 제2 접합층을 포함한다. 제1 접합층은 제2 접합층에 부착되어 0.5㎛ 이상의 두께를 갖는 솔더리스 결합 영역을 형성한다. 제1 패시베이션층과 제2 패시베이션층 사이의 높이는 약 5㎛ 이하이다.
금(gold) 대 금 접합, 귀금속 대 귀금속 접합 및/또는 금 대 귀금속 접합 기술들과 같은, 솔더리스(solderless) 접합 야금술을 활용하는 삼차원(3D) 칩 스택들이 제공된다.
도 1 내지 도 5는 하나 이상의 실시예들에 따른 삼차원(3D) 칩 스택을 제조하는 다양한 스테이지들에서의 단면도들이다.
도 6 내지 도 8은 하나 이상의 실시예들에 따른 3D 칩 스택을 제조하는 다양한 스테이지들에서의 단면도들이다.
도 9 내지 도 11은 하나 이상의 실시예들에 따른 3D 칩 스택을 제조하는 다양한 스테이지들에서의 단면도들이다.
도 12a는 하나 이상의 실시예들에 따른 밀봉 구조물의 평면도이다.
도 12b는 도 12a에서 도시된 실시예에 따른 밀봉 구조물을 갖는 3D 칩 스택의 단면도이다.
도 13a는 하나 이상의 실시예들에 따른 밀봉 구조물의 평면도이다.
도 13b는 도 13a에서 도시된 실시예에 따른 밀봉 구조물을 갖는 3D 칩 스택의 단면도이다.
도 14는 하나 이상의 실시예들에 따른 밀봉 구조물을 갖는 3D 칩 스택의 단면도이다.
아래의 개시내용은 다양한 실시예들의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공하는 것으로 이해되어야 한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 하지만, 본 개시내용은 많은 상이한 형태들로 구현될 수 있고 여기서 설명된 실시예들로 한정되는 것으로서 해석되어서는 안되며; 이보다는, 이러한 실시예들을 제공함으로써 본 설명이 완전하고 완벽해지고, 본 개시내용을 본 업계의 당업자에게 충분히 전달하도록 하기 위한 것이다. 하지만, 하나 이상의 실시예들은 이러한 특정한 세부사항들 없이 실시될 수 있다는 것이 명백할 것이다. 도면들에서, 층들과 영역들의 두께와 폭은 명확성을 위해 과장되었다. 도면들에서 동일한 참조 번호들은 동일한 엘리먼트들을 가리킨다. 도면들에서 도시된 엘리먼트들과 영역들은 성질상 개략적인 것이며, 이에 따라 도면들에서 도시된 상대적인 크기들 또는 간격들은 본 개시내용의 범위를 제한하려고 의도한 것은 아니다.
본 개시내용의 실시예들은 금(gold) 대 금 접합, 귀금속 대 귀금속 접합 및/또는 금 대 귀금속 접합 기술들과 같은, 솔더리스(solderless) 접합 야금술을 활용하는 삼차원(3D) 칩 스택들에 관한 것이다. 본 개시내용의 몇몇 실시예들은 반도체 칩상의 금속 패드들 및/또는 금속 기둥들 사이에서 형성된 금 대 금 접합에 관한 것이다. 여기서는 3D 칩 스택들을 형성하는 방법들을 설명할 것이다.
도 1 내지 도 5는 적어도 하나의 실시예에 따른 3D 칩 스택을 제조하는 다양한 스테이지들에서의 단면도들이다.
도 1을 참조하면, 제1 칩(100)은 반도체 집적 회로 제조에서 채택된 제1 반도체 기판(10)을 포함하며, 집적 회로들은 이 제1 반도체 기판(10) 내부 및/또는 그 위에 형성될 수 있다. 제1 반도체 기판(10)은 비제한적인 예시로서, 벌크 실리콘, 반도체 웨이퍼, 실리콘 온 절연체(silicon-on-insulator; SOI) 기판, 또는 실리콘 게르마늄 기판을 포함한 반도체 물질들을 포함하는 임의의 구성을 의미하도록 정의된 것이다. Ⅲ족, Ⅳ족 및 Ⅴ족 원소를 포함하는 다른 반도체 물질도 또한 이용될 수 있다. 제1 반도체 기판(10)은 얕은 트렌치 격리(shallow trench isolation; STI) 피처들 또는, 국부적 실리콘 산화(local oxidation of silicon; LOCOS) 피처들과 같은, 복수의 격리 피처들(미도시됨)을 더 포함할 수 있다. 제1 반도체 기판(10)에 형성될 수 있는 다양한 마이크로전자 엘리먼트들의 예들은 트랜지스터(예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET), 상보형 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 트랜지스터, 바이폴라 접합 트랜지스터(bipolar junction transistor; BJT), 고전압 트랜지스터, 고주파 트랜지스터, p-채널 및/또는 n-채널 전계 효과 트랜지스터(PFET/NFET) 등); 저항기; 다이오드; 캐패시터; 인덕터; 퓨즈; 및 기타 적절한 엘리먼트들을 포함한다. 증착, 에칭, 주입, 포토리소그래피, 어닐링, 및 기타 적절한 공정을 포함한 다양한 공정들이 수행되어 다양한 마이크로전자 엘리먼트들을 형성한다. 마이크로전자 엘리먼트들은 논리 디바이스, 메모리 디바이스(예를 들어, 정적 랜덤 액세스 메모리, 즉 SRAM), 무선 주파수(RF) 디바이스, 입력/출력(I/O) 디바이스, 시스템 온 칩(SoC) 디바이스, 이들의 조합과 같은 집적 회로 디바이스, 및 기타 적절한 유형의 디바이스들을 형성하도록 상호연결된다. 제1 반도체 기판(10)은 집적 회로들 위에 놓여있는 금속화 구조물(미도시됨) 및 층간 유전체층들(미도시됨)을 더 포함한다. 금속화 구조물 및 층간 유전체층들은 로우 k 유전체 물질들, USG(un-doped silicate glass), 실리콘 질화물, 실리콘 산화질화물, 또는 통상적으로 이용되는 다른 물질들을 포함한다. 로우 k 유전체 물질들의 유전상수(k 값)들은 약 3.9보다 작을 수 있거나 또는 약 2.8보다 작을 수 있다. 금속화 구조물 내의 금속 라인들은 구리 또는 구리 합금들로 형성될 수 있다. 본 업계의 당업자는 금속화 층들의 형성 세부세항을 알 것이다.
제1 패시베이션층(12)은 폴리이미드, 폴리머, 산화물, 질화물 등과 같은 유전체 물질로 형성될 수 있고, 제1 반도체 기판(10)의 표면 위에서 패턴화되어 다양한 환경 오염들로부터 그 아래의 층들을 보호할 수 있다. 적어도 하나의 실시예에서, 제1 패시베이션층(12)은 실리콘 질화물층, 실리콘 산화물층, 및/또는 실리콘 질화물층과 산화물층의 복합층을 포함한다. 패드 영역(14)은 최상 레벨 층간 유전체층상에서 형성된 금속화층이며, 이것은 제1 패시베이션층(12)으로 연장될 수 있고 도전성 라우트들의 일부분일 수 있다. 패드 영역(14)을 위한 적절한 물질들은, 비제한적인 예시로서, 예를 들어, 구리(Cu), 알루미늄(Al), AlCu, 구리 합금, 또는 기타 이동성 도전성 물질들을 포함할 수 있다. 패드 영역(14)은 전기적 연결부를 제공하며, 이 전기적 연결부 위에서 후속 처리 단계들에서의 외부 연결부들을 위한 언더 범프 금속화(under-bump metallization; UBM) 구조물이 형성될 수 있다.
제2 패시베이션층(16)이 기판(10) 상에서 형성되고, 후속 UBM 형성을 가능하게 하기 위해 패드 영역(14)의 일부분을 노출시키는 개구를 형성하도록 패턴화된다. 적어도 하나의 실시예에서, 제2 패시베이션층(16)은 USG(un-doped silicate glass), 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 및 이들의 조합들로부터 선택된 비유기 물질로 형성된다. 적어도 또다른 실시예에서, 제2 패시베이션층(16)은 에폭시, 폴리이미드, 벤조시클로부텐(BCB; benzocyclobutene), 폴리벤조사졸(PBO; polybenzoxazole) 등과 같은 폴리머층으로 형성되지만, 이와 다른 비교적 연질이고 종종 유기성인 유전체 물질들이 또한 이용될 수 있다.
도 1은 또한 패드 영역(14)을 전기적으로 연결하기 위해 결과적인 구조물상의 언더 범프 금속화(under-bump metallization; UBM)층(18)과 금속 기둥(20)을 도시한다. 적어도 하나의 실시예에서, UBM 층(18)은 제2 패시베이션층(16)과 패드 영역(14)의 노출된 부분 상에서 형성된다. 예를 들어, UBM 층(18)은 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물 등으로 형성된, 확산 배리어층(17)을 포함한다. UBM 층(18)은 확산 배리어층(17) 상에 형성된 구리층(19)을 더 포함할 수 있다. 구리층(19)은 은, 크롬, 니켈, 주석, 금 및 이들의 조합을 포함하는 구리 합금들로 형성될 수 있다.
금속 기둥(20)의 형성은 예컨대, 포토레지스트 마스킹, 포토리소그래피, 도금, 및 건식/습식 에칭 공정들을 통해, UBM 층(18)상에서 수행된다. 적어도 하나의 실시예에서, 금속 기둥(20)은 실질적으로 순수한 원소 구리, 회피불가능 불순물을 함유한 구리, 및 탄탈륨, 인듐, 주석, 아연, 망간, 크롬, 티타늄, 게르마늄, 스트론튬, 백금, 마그네슘, 알루미늄 또는 지르코늄과 같은 소량의 원소들을 함유한 구리 합금들을 포함하는 층을 포함하는 것을 의도한다. 적어도 하나의 예시적인 실시예에서, 금속 기둥(20)의 두께는 25㎛보다 크다. 또다른 예시적인 실시예에서, 금속 기둥(20)의 두께는 40㎛보다 크다. 예를 들어, 금속 기둥(20)은 약 40~50㎛의 두께, 약 45㎛의 두께, 또는 약 40~70㎛의 두께를 갖지만, 두께는 이보다 클 수 있거나 또는 작을 수 있다.
도 2를 참조하면, 보호층(22)이 금속 기둥(20) 상에서 형성된다. 보호층(22)은 금속 기둥(20)의 측벽들 및 UBM 층(18)의 측벽들로 연장할 수 있다. 보호층(22)은 상이한 물질들 및 층들을 포함할 수 있고, 접합층으로부터/접합층으로의 금속 기둥(20)의 확산 및 산화를 방지하기 위해 이용될 수 있다. 보호층(22)은 도금, 예컨대 전해질 배스로부터의 전기도금 공정에 의해 형성될 수 있는 금속층이다. 증착될 금속은 특별히 제한적인 것은 아니다. 이러한 금속은 니켈(Ni), 구리(Cu), 은(Ag), 금(Au), 팔라듐(Pd), 백금(Pt), 주석(Sn), 아연(Zn), 루테늄(Ru), 귀금속, 또는 이들의 조합일 수 있다. 적어도 하나의 실시예에서, 보호층(22)은 제1 칩(100)을 전해질 배스에서 캐소드로서 배치시키는 것을 포함하는 니켈 전기도금 공정을 통해 형성된 니켈(Ni)층이다.
도 3에서 도시된 바와 같이, 접합층(24)은 보호층(22)의 표면 상에 형성된다. 적어도 하나의 실시예에서, 접합층(24)은 솔더리스(solderless) 금속층이다. 실시예에서, 접합층(24)은 금(Au), 팔라듐(Pd), 백금(Pt), 은(Ag), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 오스뮴(Os), 및 이들의 합금들을 포함한 귀금속층이다. 적어도 하나의 실시예에서, 접합층(24)은 도금 방법들에 의해 형성된 금(gold) 층 또는 금 합금층을 포함한다. 적어도 하나의 실시예에서, 접합층(24)은 약 0.5㎛ 이상의 두께를 갖는다. 금 층은 무전해 도금, 이머젼 등을 포함한 방법들을 이용하여 형성될 수 있다. 제1 칩(100)은 또다른 칩의 또다른 상호연결 구조물에 부착하기 위한 제1 상호연결 구조물로서 이용되는, 제1 반도체 기판(10)의 패드 영역(14)상의 UBM 층(18), 금속 기둥(20), 보호층(22), 및 접합층(24)을 포함한 제1 범프 구조물(110)을 포함한다.
범프 형성 이후, 제1 칩(100)은 칩 대 웨이퍼 레벨 적층 또는 칩 대 칩 레벨 적층 등을 통해 또다른 칩에 접합될 수 있다. 하지만, 실시예들은 많은 상이한 상황들에서 이용될 수 있다는 것을 유념해야 한다. 예를 들어, 실시예들은 칩 대 칩 접합 구성, 칩 대 웨이퍼 접합 구성, 칩 레벨 패키징 등에서 이용될 수 있다.
도 4에서 도시된 바와 같이, 제1 칩(100)은 플립칩 접합을 통해 제2 칩(300)에 접합된다. 도해를 목적으로, 제1 범프 구조물(110)이 제2 칩(300)의 제2 범프 구조물(310)과 마주하도록 제1 칩(100)은 제2 칩(300)을 향해 플립다운된다. 이 예시에서, 제2 칩(300)은 제2 반도체 기판(30), 패시베이션층(32), 패드 영역(34), 패시베이션층(36), 및 제2 범프 구조물(310)을 포함한다. 제2 범프 구조물(310)은 제1 칩(100)의 제1 상호연결 구조물에 부착하기 위한 제2 칩(300)의 제2 상호연결 구조물로서 이용되는, UBM 층(38), 금속 기둥(40), 보호층(42), 및 접합층(44)을 포함한다. 적어도 하나의 실시예에서, 접합층(44)은 금(Au), 팔라듐(Pd), 백금(Pt), 은(Ag), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 오스뮴(Os), 및 이들의 합금들을 포함한 귀금속층이다. 적어도 하나의 실시예에서, 접합층(44)은 금(gold) 층 또는 금 합금층이다. 제2 칩(300)에서의 구조물들을 형성하기 위해 임의의 적절한 공정과 물질들이 이용될 수 있으며, 이러한 것들은 제1 칩(100)에서의 형성과 유사하거나 또는 동일할 수 있다. 적어도 하나의 실시예에서, 제2 범프 구조물(310)을 형성하기 위해 이용되는 공정들과 물질들은 제1 범프 구조물(110)의 형성과 유사하거나 또는 동일할 수 있다.
도 5를 참조하면, 제1 범프 구조물(110)을 접합층들(24, 44)을 통해 제2 범프 구조물(310)에 부착시킴으로써 칩들(100, 300)을 접합시키기 위한 접합 공정이 수행되며, 이에 따라 솔더리스 결합 구조물(500)을 갖는 3D 칩 스택(400)이 형성된다. 접합 공정은 초음파 지원 공정과 함께 또는 이것 없이 저온 및/또는 저압 접합 공정을 포함할 수 있고, 여기서 솔더 및 플럭스 물질들 및 솔더 리플로우 단계들은 접합 공정에서 이용되지 않는다. 적어도 하나의 실시예에서, 솔더리스 결합 구조물(500)은 접합층(24)을 접합층(44)에 부착시킴으로써 형성되고 보호층(22, 42) 사이에 위치한 결합 영역(510)을 포함한다. 결합 영역(510)은 접합층들(24, 44) 중 적어도 하나에서 형성된 귀금속을 포함할 수 있는 솔더리스 영역이다. 적어도 하나의 실시예에서, 결합 영역(510)은 금 또는 귀금속을 포함한다. 결합 영역(510)은 약 0.5㎛ 이상의 두께를 갖는다. 예를 들어, 결합 영역(510)은 약 1㎛ 이상의 두께를 갖는다.
3D 칩 스택(400)은 금속 기둥들(20, 40) 사이에서 접합층들(24, 44)을 부착시킴으로써 형성된 솔더리스 결합 구조물(500)을 포함한다. 금속 기둥들(20, 40)은 기판들(10, 30)로부터 각각 돌출한 범프들이며, 이것들은 미세한 피치 결합을 달성하고 접합 높이를 유지시킬 수 있다. 경질성 물질들의 금속 기둥들(20, 40)상에 위치해 있는 연질성 물질층들의 접합층들(24, 44)은 아교층들로서 기능을 하고 우수한 전기적 접합 세기를 제공할 수 있으며 잠재적인 접합 실패들을 감소시키기 위한 적절한 두께와 거칠기로 형성될 수 있다. 귀금속층들을 접합층들(24, 44)로서 활용하는 3D 칩 스택(400)은 통상적인 기술들과 비교하여 건조하고 깨끗하며 높은 쓰루풋의 고수율 칩 적층 공정에 의해 형성될 수 있다.
본 개시내용의 몇몇 실시예들은 접합력을 감소시키기 위한 적절한 토포그래피(topography)로 형성된 접합층들(24, 44)에 관한 것이다. 여기서는 3D 칩 스택들을 형성하는 방법들을 설명할 것이다. 도 6 내지 도 8은 적어도 하나의 실시예에 따른 3D 칩 스택을 제조하는 다양한 스테이지들에서의 단면도들이며, 여기서 동일한 참조 번호들은 동일한 엘리먼트들을 가리킨다.
도 6을 참조하면, 제1 칩(100)의 제1 범프 구조물(110a)의 형성은 융기부(24a)를 갖는 접합층(24)을 형성하는 것을 포함한다. 적어도 하나의 실시예에서, 접합층(24)은 금속 기둥(20)의 윗면 위에 위치할 수 있는 개별적인 융기부들(24a)을 갖는다. 두 개의 인접한 융기부들(24a) 사이에 공간이 존재하며, 이 공간의 치수는 본 개시내용에서 제한되지 않는다. 적어도 하나의 실시예에서, 융기부(24a)는 포토리소그래피 및 에칭 공정들과 함께 도금에 의해 형성될 수 있다. 또다른 실시예에서, 융기부(24a)는 스터드 접합 공정들에 의해 형성될 수 있다. 금(gold) 융기부를 형성하는 예시에서, 금 층상에 금 스터드 범프를 형성하기 위해 금 배선 볼 접합기가 이용되고 이어서 금 스터드 범프의 끝을 부드럽게 하기 위한 압인(coining) 공정이 뒤따르며, 이로써 금 범프가 형성된다. 금 융기부 대신에 귀금속 스터드 융기부가 이용되는 경우에 동일한 공정이 수행될 수 있다. 적어도 하나의 실시예에서, 융기부(24a)의 물질은 접합층(24)의 물질과 동일하다. 몇몇의 실시예들에서, 융기부(24a)는 접합층(24)의 물질과는 상이한 귀금속 물질로 형성된다.
도 7에서 도시된 바와 같이, 제1 범프 구조물(110a)을 갖는 제1 칩(100)이 플립칩 접합을 통해 제2 범프 구조물(310a)을 갖는 제2 칩(300)에 접합된다. 적어도 하나의 실시예에서, 제2 범프 구조물(310a)은 접합층(44)상의 융기부들(44a)을 포함한다. 제2 칩(300)에서의 제2 범프 구조물(310a)을 형성하기 위해 임의의 적절한 공정과 물질들이 이용될 수 있으며, 이러한 것들은 제1 칩(100)에서의 제1 범프 구조물(110a)의 형성과 유사하거나 또는 동일할 수 있다. 적어도 하나의 실시예에서, 제2 범프 구조물(310a)의 융기부들(44a)을 형성하기 위해 이용되는 공정들과 물질들은 제1 범프 구조물(110a)의 융기부들(24a)의 형성과 유사하거나 또는 동일할 수 있다.
도 8을 참조하면, 칩들(100, 300)을 접합층들(24, 44)과 융기부들(24a, 44a)을 통해 접합시키기 위한 접합 공정이 수행되며, 이에 따라 솔더리스 결합 구조물(700)을 갖는 3D 칩 스택(600)이 형성된다. 접합 공정은 초음파 지원 공정과 함께 또는 이것 없이 저온 및/또는 저압 접합 공정을 포함할 수 있고, 여기서 솔더 및 플럭스 물질들은 접합 공정에서 이용되지 않는다. 적어도 하나의 실시예에서, 솔더리스 결합 구조물(700)은 융기부들(24a)을 갖는 접합층(24)을 융기부들(44a)을 갖는 접합층(44)에 부착시킴으로써 형성되고 보호층들(22, 42) 사이에 위치한 솔더리스 결합 영역(710)을 포함한다. 결합 영역(710)은 접합층들(24, 44) 및/또는 융기부들(24a, 44a)에서 형성된 귀금속을 포함할 수 있다. 적어도 하나의 실시예에서, 솔더리스 결합 영역(710)은 금(gold) 또는 귀금속을 포함한다. 솔더리스 결합 영역(710)은 약 0.5㎛ 이상의 두께를 갖는다. 예를 들어, 결합 영역(510)은 약 1㎛ 이상의 두께를 갖는다. 적어도 하나의 실시예에서, 결합 영역(710)은 범프 구조물들(110a, 310a)의 외측벽들로부터 돌출하여 횡측으로 연장해 있는 결합 영역(710)의 일부분인 돌출 영역(720)을 더 포함한다. 돌출 영역(720)은 보호층들(22, 42)의 외측벽들(S1, S2)로부터 돌출하도록 횡측으로 연장할 수 있다. 적어도 하나의 실시예에서, 돌출 영역(720)의 횡측 치수(W)는 약 0.5㎛ 이상이다. 예를 들어, 횡측 치수(W)는 1㎛ 이상이다. 몇몇의 실시예들에서, 횡측 치수(W)는 2㎛ 이상이다.
본 개시내용의 몇몇 실시예들은 스탠드 오프(stand-off) 높이를 낮추고 보다 얇은 칩 스택을 형성하기 위해 패드 영역(14)상의 적절한 토포그래피로 형성된 접합층들(24, 44)에 관한 것이다. 여기서는 3D 칩 스택들을 형성하는 방법들을 설명할 것이다. 도 9 내지 도 11은 적어도 하나의 실시예에 따른 3D 칩 스택을 제조하는 다양한 스테이지들에서의 단면도들이며, 여기서 동일한 참조 번호들은 동일한 엘리먼트들을 가리킨다.
도 9를 참조하면, 제1 칩(100)에서, 금속 기둥(20)을 형성하는 단계는 생략되고, 보호층(22)은 UBM 층(18) 바로 위에서 형성되며 이어서 융기부들(24a)을 갖는 접합층(24)의 형성이 뒤따른다. 제1 칩(100)은 감소된 높이를 갖는 제1 범프 구조물(110b)을 포함한다.
도 10에서 도시된 바와 같이, 제1 범프 구조물(110b)을 갖는 제1 칩(100)이 플립칩 접합을 통해 제2 범프 구조물(310b)을 갖는 제2 칩(300)에 접합되며, 여기서는 금속 기둥들이 범프 구조물들(110b, 310b)에서 형성되지 않는다. 적어도 하나의 실시예에서, 제2 범프 구조물(310b)은 UBM 층(38) 바로 위에서 형성된 보호층(42)을 포함하며, 이어서 융기부들(44a)을 갖는 접합층(44)의 형성이 뒤따른다. 제2 칩(300)에서의 제2 범프 구조물(310b)을 형성하기 위해 임의의 적절한 공정과 물질들이 이용될 수 있으며, 이러한 것들은 제1 칩(100)에서의 제1 범프 구조물(110b)의 형성과 유사하거나 또는 동일할 수 있다.
도 11을 참조하면, 칩들(100, 300)을 범프 구조물들(110b, 310b)을 통해 접합시키기 위한 접합 공정이 수행되며, 이에 따라 솔더리스 결합 구조물(900)을 갖는 3D 칩 스택(800)이 형성된다. 접합 공정은 초음파 지원 공정과 함께 또는 이것 없이 저온 및/또는 저압 접합 공정을 포함할 수 있고, 여기서 솔더 및 플럭스 물질들은 접합 공정에서 이용되지 않는다. 적어도 하나의 실시예에서, 솔더리스 결합 구조물(900)은 융기부들(24a)을 갖는 접합층(24)을 융기부들(44a)을 갖는 접합층(44)에 부착시킴으로써 형성되고 보호층들(22, 42) 사이에 위치한 결합 영역(910)을 포함한다. 결합 영역(910)은 접합층들(24, 44) 및/또는 융기부들(24a, 44a)에서 형성된 귀금속을 포함할 수 있다. 금속 기둥들은 칩들(100, 300)에서 형성되지 않기 때문에, 3D 칩 스택(800)에서의 제1 칩(100)과 제2 칩(300) 사이의 스탠드 오프 높이(H)(이것을 또한 패시베이션층들(16, 36)간의 높이라고 함)는 감소된다. 적어도 하나의 실시예에서, 높이(H)는 약 5㎛ 이하이다.
본 개시내용의 몇몇 실시예들은 칩 표면을 보호하기 위해 밀봉 링 구조물을 갖는 3D 칩 스택에 관한 것이다. 도 12 내지 도 14는 실시예들에 따른 밀봉 구조물들을 갖는 3D 칩 스택들의 단면도들이며, 여기서 동일한 참조 번호들은 동일한 엘리먼트들을 가리킨다.
도 12a는 적어도 하나의 실시예에 따른 밀봉 구조물의 평면도이며, 도 12b는 도 12a에서 도시된 적어도 하나의 실시예에 따른 밀봉 구조물을 갖는 3D 칩 스택들의 단면도이다.
적어도 하나의 실시예에서, 접합 공정 동안에 언더필, 에폭시, 폴리이미드 또는 폴리머 물질과 같은 유기 물질이 칩들(100, 300)의 주변 영역들 중의 적어도 하나의 영역상에서 형성된다. 접합 공정 이후, 유기 물질은 3D 칩 스택(1000A)에서 밀봉 링 구조물(200)이 된다. 적어도 하나의 실시예에서, 밀봉 링 구조물(200)은 칩들(100, 300) 사이의 공간의 주변 영역들상에서 형성된다. 밀봉 링 구조물(200)은 칩 표면을 보호하고 수분 및/또는 입자들이 칩 표면에 진입하는 것을 방지할 수 있으며, 따라서, 3D 칩 스택(1000A)에서의 신뢰성 문제들이 해결될 수 있다.
도 13a는 적어도 하나의 실시예에 따른 밀봉 구조물의 평면도이며, 도 13b는 도 13a에서 도시된 적어도 하나의 실시예에 따른 밀봉 링 구조물을 갖는 3D 칩 스택들의 단면도이다.
유기 물질은, 칩(100 및/또는 300)의 주변 영역에 더하여, 칩(100 및/또는 300)의 내부 영역들상에서 형성되어 칩들을 복수의 영역들로 분할시킨다. 적어도 하나의 실시예에서, 분할된 영역들은 그리드 레이아웃이 되며, 각각의 분할된 영역들은 복수의 범프 구조물들(110 또는 310)을 포함한다. 접합 공정 이후, 유기 물질은 3D 칩 스택(1000B)에서 밀봉 구조물(220)이 된다. 적어도 하나의 실시예에서, 밀봉 구조물(220)은 제1 밀봉 구조물(220a)과 제2 밀봉 구조물(220b)을 포함한다. 제1 밀봉 구조물(220a)은 칩들(100, 300) 사이의 공간의 주변 영역들상에서 형성된다. 제2 밀봉 구조물(220b)은 칩들(100, 300) 사이의 공간의 내부 영역들상에서 형성된다. 3D 칩 스택(1000B)에서, 제2 밀봉 구조물(220b)은 제2 그룹의 솔더리스 결합 구조물들(1010b)로부터 제1 그룹의 솔더리스 결합 구조물들(1010a)을 분리시킨다.
도 14는 적어도 하나의 실시예에 따른 밀봉 구조물을 갖는 3D 칩 스택들의 단면도이다.
적어도 하나의 실시예에서, 3D 칩 스택(1000C)은 두 개의 칩들(100, 300)을 접합시킴으로써 형성된 적어도 하나의 칩 스택 세트를 포함한다. 적어도 하나의 실시예에서, 3D 칩 스택(1000C)은 두 개의 칩들(100A, 300A)을 접합시킴으로써 형성된 제1 칩 스택 세트와, 두 개의 칩들(100B, 300B)을 접합시킴으로써 형성된 제2 칩 스택 세트를 포함하며, 두 개의 칩 스택 세트들은 솔더리스 결합 구조물들에 의해 서로 접합된다. 유기 물질이 밀봉 벽(230)으로서 기능을 하도록 3D 칩 스택(1000C)의 외측벽들상에서 형성된다. 적어도 하나의 실시예에서, 밀봉 벽(230)은 칩들(100A, 300A) 사이의 공간 주변 및/또는 칩들(100B, 300B) 사이의 공간 주변, 및/또는 칩들(100B, 300A) 사이의 공간 주변에서 형성된다. 밀봉 벽(230)은 연속적인 방식으로 적층된 칩들(100A, 300A, 100B, 300B)의 외측벽들상에서 형성될 수 있다. 몇몇의 실시예들에서, 3D 칩 스택(1000C)은 두 개의 인접한 칩들 사이의 공간에서 솔더리스 결합 구조물들(1010a, 1010b)의 그룹들을 분리시키기 위한 다른 밀봉 구조물들(240)을 포함한다.
본 개시내용을 예시적인 실시예들을 참조하면서 구체적으로 도시하고 설명하였지만, 본 업계의 당업자는 본 개시내용의 많은 실시예 변형들이 존재할 수 있다는 것을 알 것이다. 실시예들 및 그 특징들을 자세하게 설명하였지만, 본 실시예들의 범위 및 사상을 벗어나지 않고서 다양한 변경, 대체, 및 변동이 취해질 수 있다는 것을 이해해야 한다.
위 방법 실시예들은 예시적인 단계들을 도시하지만, 이것들은 반드시 도시된 순서로 수행되어야 하는 것은 아니다. 본 개시내용의 실시예의 범위와 사상에 따라, 단계들은 적절하게 추가되고, 대체되고, 순서가 변경되거나, 및/또는 삭제될 수 있다. 상이한 청구항들 및/또는 상이한 실시예들을 결합시킨 실시예들은 본 개시내용의 범위 내에 있으며 본 개시내용을 검토한 후 본 업계의 당업자에게 자명할 것이다.

Claims (10)

  1. 디바이스에 있어서,
    제1 기판 및 상기 제1 기판 위에 놓여있는 제1 범프 구조물을 포함한 제1 칩; 및
    제2 기판 및 상기 제2 기판 위에 놓여있는 제2 범프 구조물을 포함한 제2 칩을 포함하고,
    상기 제1 칩은 상기 제1 범프 구조물을 상기 제2 범프 구조물에 부착시킴으로써 상기 제2 칩에 접합되며, 상기 제1 범프 구조물과 상기 제2 범프 구조물 사이에서 결합 영역이 형성되고,
    상기 결합 영역은 귀금속 - 상기 귀금속은 금(Au), 팔라듐(Pd), 백금(Pt), 은(Ag), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 오스뮴(Os), 또는 이들의 합금들 중 적어도 하나를 포함함 - 을 포함한 솔더리스(solderless) 영역이고,
    상기 제1 범프 구조물은 상기 제1 기판 위에 놓여있는 언더 범프 금속화층, 상기 언더 범프 금속화층 위에 놓여있는 금속 기둥 및 상기 금속 기둥 위에 놓여있는 니켈을 포함한 보호층을 포함하며, 상기 보호층은 상기 결합 영역과 상기 금속 기둥 사이에 형성되되 상기 언더 범프 금속화층의 측벽 상으로 연장되는 것인, 디바이스.
  2. 제1항에 있어서, 상기 결합 영역은 금(gold)을 포함한 것인, 디바이스.
  3. 삭제
  4. 제1항에 있어서, 상기 결합 영역은 0.5㎛ 이상의 두께를 갖는 것인, 디바이스.
  5. 제1항에 있어서, 상기 결합 영역은 상기 제1 범프 구조물의 외측벽 또는 상기 제2 범프 구조물의 외측벽으로부터 돌출한 돌출 영역을 포함한 것인, 디바이스.
  6. 제1항에 있어서, 상기 제1 칩은 상기 제1 기판과 상기 제1 범프 구조물 사이에서 형성된 제1 패시베이션층을 포함하고, 상기 제2 칩은 상기 제2 기판과 상기 제2 범프 구조물 사이에서 형성된 제2 패시베이션층을 포함하며, 상기 제1 패시베이션층과 상기 제2 패시베이션층 사이의 높이는 5㎛ 이하인 것인, 디바이스.
  7. 제1항에 있어서, 상기 제1 칩과 상기 제2 칩 사이의 공간에 형성된 밀봉 구조물을 더 포함하는, 디바이스.
  8. 제1항에 있어서, 상기 제1 칩과 상기 제2 칩 사이의 공간을 둘러싸는 밀봉 벽을 더 포함하는, 디바이스.
  9. 디바이스에 있어서,
    제1 칩으로서, 제1 반도체 기판, 상기 제1 반도체 기판 위에 놓여있는 언더 범프 금속화층, 상기 언더 범프 금속화층 위에 놓여있는 제1 금속 기둥, 상기 제1 금속 기둥 위에 놓여있는 제1 보호층, 및 상기 제1 보호층 위에 놓여있는 제1 접합층을 포함하고, 상기 제1 보호층은 상기 언더 범프 금속화층의 측벽 상으로 연장되는 것인, 상기 제1 칩; 및
    제2 반도체 기판, 상기 제2 반도체 기판 위에 놓여있는 제2 금속 기둥, 상기 제2 금속 기둥 위에 놓여있는 제2 보호층, 및 상기 제2 보호층 위에 놓여있는 제2 접합층을 포함한 제2 칩을 포함하고,
    상기 제1 칩은 상기 제1 접합층을 상기 제2 접합층에 부착시킴으로써 상기 제2 칩에 접합되고, 상기 제1 금속 기둥과 상기 제2 금속 기둥 사이에서 솔더리스(solderless) 결합 영역이 형성되며,
    상기 솔더리스 결합 영역은 귀금속 - 상기 귀금속은 금(Au), 팔라듐(Pd), 백금(Pt), 은(Ag), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 오스뮴(Os), 또는 이들의 합금들 중 적어도 하나를 포함함 - 을 포함한 것인, 디바이스.
  10. 디바이스에 있어서,
    제2 칩에 접합된 제1 칩을 포함하고,
    상기 제1 칩은 제1 패시베이션층 위에 놓여있는 제1 언더 범프 금속화층, 상기 제1 언더 범프 금속화층 위에 놓여있는 제1 금속 기둥, 상기 제1 금속 기둥 상에 놓여있는 제1 보호층, 및 상기 제1 보호층 위에 놓여있는 제1 접합층을 포함하고, 상기 제1 보호층은 상기 제1 언더 범프 금속화층의 측벽 상으로 연장되고,
    상기 제2 칩은 제2 패시베이션층 위에 놓여있는 제2 언더 범프 금속화층, 상기 제2 언더 범프 금속화층 위에 놓여있는 제2 금속 기둥, 상기 제2 금속 기둥 위에 놓여있는 제2 보호층, 및 상기 제2 보호층 위에 놓여있는 제2 접합층을 포함하고,
    상기 제1 접합층은 상기 제2 접합층에 부착되어 0.5㎛ 이상의 두께를 갖는 솔더리스(solderless) 결합 영역을 형성하며,
    상기 제1 패시베이션층과 상기 제2 패시베이션층 사이의 높이는 5㎛ 이하인 것인, 디바이스.
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