JP6431442B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP6431442B2 JP6431442B2 JP2015110513A JP2015110513A JP6431442B2 JP 6431442 B2 JP6431442 B2 JP 6431442B2 JP 2015110513 A JP2015110513 A JP 2015110513A JP 2015110513 A JP2015110513 A JP 2015110513A JP 6431442 B2 JP6431442 B2 JP 6431442B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- metal layer
- semiconductor device
- semiconductor substrate
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Description
図1は、第1の実施形態を示す半導体装置1の概略断面図である。図1に示すように、半導体装置1は、互いに対向する第1半導体基板11と第2半導体基板12とを備える。
次に、第1の実施形態の第1の変形例として、第2バリア層152の表面が平坦な半導体装置1の例について説明する。なお、第1の変形例の説明にあたり、図1に対応する構成部については同一の符号を用いて重複した説明を省略する。図4は、第1の実施形態の第1の変形例を示す半導体装置1の製造方法の概略断面図である。具体的には、図4Aは、はんだ層163による接合前の半導体基板11、12を示す概略断面図である。図4Bは、はんだ層163による接合後の半導体基板11、12を示す概略断面図である。
次に、第1の実施形態の第2の変形例として、パシベーション層131、132を厚く形成した半導体装置1の例について説明する。なお、第2の変形例の説明にあたり、図1に対応する構成部については同一の符号を用いて重複した説明を省略する。図5は、第1の実施形態の第2の変形例を示す半導体装置1の製造方法の概略断面図である。具体的には、図5Aは、はんだ層163による接合前の半導体基板11、12を示す概略断面図である。図5Bは、はんだ層163による接合後の半導体基板11、12を示す概略断面図である。
次に、第1の実施形態の第3の変形例として、第1の変形例と第2の変形例とを組み合わせた半導体装置1の例について説明する。なお、第3の変形例の説明にあたり、図1に対応する構成部については同一の符号を用いて重複した説明を省略する。図6は、第1の実施形態の第3の変形例を示す半導体装置1の製造方法の概略断面図である。具体的には、図6Aは、はんだ層163による接合前の半導体基板11、12を示す概略断面図である。図6Bは、はんだ層163による接合後の半導体基板11、12を示す概略断面図である。
次に、第2の実施形態として、貫通電極を備えた半導体装置1の実施形態について説明する。なお、第2の実施形態の説明にあたり、第1の実施形態に対応する構成部については同一の符号を用いて重複した説明を省略する。図7は、第2の実施形態を示す半導体装置1の概略断面図である。
次に、第2の実施形態の変形例として、スルーシリコンビア(TSV)による三次元実装の例について説明する。なお、本変形例の説明にあたり、図7に対応する構成部については同一の符号を用いて重複した説明を省略する。図8は、第2の実施形態の変形例を示す半導体装置1の概略断面図である。
すなわち、第1半導体基板11および第2半導体基板12は、3つ以上の半導体基板(シリコンチップ102、101_1〜6、104)のうちの隣り合う任意の2つの半導体基板である。例えば、シリコンリップ103_1は、下層(厚み方向Dの一方)のシリコンチップ102に対して第2半導体基板12であり、上層(厚み方向Dの他方)のシリコンチップ103_2に対して第1半導体基板11である。
11 第1半導体基板
12 第2半導体基板
151 第1バリア層
152 第2バリア層
161 第1合金層
162 第2合金層
163 はんだ層
Claims (6)
- 互いに対向する第1および第2半導体基板と、
前記第1半導体基板に設けられ、前記第2半導体基板に面する第1金属層と、
前記第2半導体基板に設けられ、前記第1金属層に面する第2金属層と、
前記第1金属層と前記第2金属層との間に配置された第3金属層と、
前記第1金属層と前記第3金属層との間に配置され、前記第1金属層の成分と前記第3金属層の成分とを含む第1合金層と、
前記第2金属層と前記第3金属層との間に配置され、前記第2金属層の成分と前記第3金属層の成分とを含む第2合金層と、
前記第2半導体基板に面する前記第1半導体基板の表面上と、前記第1半導体基板に面する前記第2半導体基板の表面上との少なくとも一方に配置されたパッド電極と、
前記パッド電極の周縁部上に配置された絶縁層と、を備え、
前記第1および第2金属層の少なくとも一方は、その周縁部に比し中央部が前記第3金属層から離れる方向に凹み、
前記中央部における前記第1金属層と前記第2金属層との間隔をd1、前記周縁部における前記第1金属層と前記第2金属層との間隔をd2、前記凹みの深さをd3としたとき、d1≧8μm、d2<8μm、d3≦3.5μmの関係を満たし、
前記第1金属層の周縁部における厚みは、前記絶縁層の周縁部の厚みよりも厚い、半導体装置。 - 前記パッド電極の中央部上および前記絶縁層上に配置された下地金属層をさらに備え、
前記第3金属層は、はんだ層であり、
前記第1および第2金属層の少なくとも一方は、前記下地金属層上に配置されたバリア層であり、
前記バリア層は、その周縁部において前記第3金属層側に突出している、請求項1に記載の半導体装置。 - 前記バリア層は、その周縁部において前記絶縁層の上方に配置された、請求項2に記載の半導体装置。
- 前記第3金属層は、はんだ層であり、
前記第1および第2金属層の少なくとも一方は、前記第1または第2半導体基板を貫通する貫通電極である、請求項1に記載の半導体装置。 - 前記第1および第2金属層の少なくとも一方は、Niを含有する、請求項1に記載の半導体装置。
- 互いに対向する3つ以上の半導体基板を備え、
前記第1および第2半導体基板は、前記3つ以上の半導体基板のうちの隣り合う任意の2つの半導体基板である、請求項1に記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW104139212A TWI603457B (zh) | 2015-03-17 | 2015-11-25 | Semiconductor device and method of manufacturing the same |
CN201510849120.3A CN105990292B (zh) | 2015-03-17 | 2015-11-27 | 半导体装置及其制造方法 |
US15/060,045 US10115703B2 (en) | 2015-03-17 | 2016-03-03 | Semiconductor device and manufacturing method thereof |
US16/125,171 US10720410B2 (en) | 2015-03-17 | 2018-09-07 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015053864 | 2015-03-17 | ||
JP2015053864 | 2015-03-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016174134A JP2016174134A (ja) | 2016-09-29 |
JP6431442B2 true JP6431442B2 (ja) | 2018-11-28 |
Family
ID=57009279
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015110513A Active JP6431442B2 (ja) | 2015-03-17 | 2015-05-29 | 半導体装置およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP6431442B2 (ja) |
CN (1) | CN105990292B (ja) |
TW (1) | TWI603457B (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6680705B2 (ja) * | 2017-02-10 | 2020-04-15 | キオクシア株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02271533A (ja) * | 1989-04-12 | 1990-11-06 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH03218644A (ja) * | 1990-01-24 | 1991-09-26 | Sharp Corp | 回路基板の接続構造 |
JP3412969B2 (ja) * | 1995-07-17 | 2003-06-03 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP2000243899A (ja) * | 1999-02-23 | 2000-09-08 | Rohm Co Ltd | チップ・オン・チップ構造の半導体装置 |
JP4656275B2 (ja) * | 2001-01-15 | 2011-03-23 | 日本電気株式会社 | 半導体装置の製造方法 |
US7300857B2 (en) * | 2004-09-02 | 2007-11-27 | Micron Technology, Inc. | Through-wafer interconnects for photoimager and memory wafers |
CN101536185B (zh) * | 2006-10-31 | 2012-11-28 | 住友电木株式会社 | 粘接带及使用该粘接带制造的半导体装置 |
TWI414580B (zh) * | 2006-10-31 | 2013-11-11 | Sumitomo Bakelite Co | 黏著帶及使用該黏著帶而成之半導體裝置 |
JP2010118522A (ja) * | 2008-11-13 | 2010-05-27 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
US7915741B2 (en) * | 2009-02-24 | 2011-03-29 | Unisem Advanced Technologies Sdn. Bhd. | Solder bump UBM structure |
JP2011009363A (ja) * | 2009-06-24 | 2011-01-13 | Nec Corp | 半導体装置及びその製造方法並びにこれを用いた複合回路装置 |
JP5272922B2 (ja) * | 2009-06-24 | 2013-08-28 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US8354750B2 (en) * | 2010-02-01 | 2013-01-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stress buffer structures in a mounting structure of a semiconductor device |
US8360303B2 (en) * | 2010-07-22 | 2013-01-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Forming low stress joints using thermal compress bonding |
US8581420B2 (en) * | 2010-10-18 | 2013-11-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Under-bump metallization (UBM) structure and method of forming the same |
JP2013021058A (ja) * | 2011-07-08 | 2013-01-31 | Elpida Memory Inc | 半導体装置の製造方法 |
US8803333B2 (en) * | 2012-05-18 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three-dimensional chip stack and method of forming the same |
KR101936232B1 (ko) * | 2012-05-24 | 2019-01-08 | 삼성전자주식회사 | 전기적 연결 구조 및 그 제조방법 |
US9230934B2 (en) * | 2013-03-15 | 2016-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Surface treatment in electroless process for adhesion enhancement |
-
2015
- 2015-05-29 JP JP2015110513A patent/JP6431442B2/ja active Active
- 2015-11-25 TW TW104139212A patent/TWI603457B/zh active
- 2015-11-27 CN CN201510849120.3A patent/CN105990292B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
TWI603457B (zh) | 2017-10-21 |
CN105990292B (zh) | 2019-11-01 |
CN105990292A (zh) | 2016-10-05 |
TW201705437A (zh) | 2017-02-01 |
JP2016174134A (ja) | 2016-09-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102425720B1 (ko) | 반도체 패키지 및 그 제조 방법 | |
JP4074862B2 (ja) | 半導体装置の製造方法、半導体装置、および半導体チップ | |
CN106298684B (zh) | 半导体装置及其制造方法 | |
US10720410B2 (en) | Semiconductor device and manufacturing method thereof | |
JP5286382B2 (ja) | 半導体装置およびその製造方法 | |
JP5658442B2 (ja) | 電子部品とその製造方法 | |
US7935408B2 (en) | Substrate anchor structure and method | |
JP5537341B2 (ja) | 半導体装置 | |
JP6680705B2 (ja) | 半導体装置及びその製造方法 | |
US9899308B2 (en) | Semiconductor package and method of fabricating the same | |
JP2014116367A (ja) | 電子部品、電子装置の製造方法及び電子装置 | |
JP2007049103A (ja) | 半導体チップおよびその製造方法、ならびに半導体装置 | |
TW200926362A (en) | Structure of chip and process thereof and structure of flip chip package and process thereof | |
JP2014072487A (ja) | 半導体装置およびその製造方法 | |
TW201639109A (zh) | 半導體裝置及半導體封裝 | |
US9263376B2 (en) | Chip interposer, semiconductor device, and method for manufacturing a semiconductor device | |
JP2016063013A (ja) | 半導体装置 | |
JP6431442B2 (ja) | 半導体装置およびその製造方法 | |
TWI579937B (zh) | 基板結構及其製法暨導電結構 | |
TWI500129B (zh) | 半導體覆晶接合結構及方法 | |
US11935824B2 (en) | Integrated circuit package module including a bonding system | |
KR20160040988A (ko) | 단일 측부 리세스를 갖는 범프 구조물 | |
KR20220110673A (ko) | 반도체 패키지 및 그 제조 방법 | |
TW202125767A (zh) | 半導體裝置及半導體裝置之製造方法 | |
KR20240081596A (ko) | 반도체 소자용 범프 구조물 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20170529 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170815 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180419 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180424 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180525 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20180903 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20181005 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20181102 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6431442 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |