CN107871669B - 组装方法 - Google Patents

Abstract

本发明公开了一种组装方法，包含以下步骤。在基板上至少形成第一导电结构。在半导体元件上至少形成第二导电结构。压合基板与半导体元件。在压合的前段过程中，第一导电结构与第二导电结构是局部地接触而形成应力集中区，故可利于第一导电结构与第二导电结构的接合，因而可降低第一导电结构与第二导电结构接合过程所需的温度。此外，由于第一导电结构与第二导电结构接合所需的温度被降低，故可进一步地降低基板与半导体元件受热所产生的翘曲量。

Description

组装方法

技术领域

本发明涉及一种组装方法，特别涉及一种导电结构接合的组装方法。

背景技术

近年来，随着电子产业的蓬勃发展，电子产品的外型趋向轻薄短小，在功能上则逐渐迈入高性能、高功能、高速度化的研发方向。一般而言，高效电子元件具有高密度的连接脚位，往往是利用焊锡球(solder balls)或是金属凸块(metal bumps)来达到彼此之间电性和机械性连接的目的。举例来说，半导体元件通常是利用焊锡球与金属凸块与封装基板相连接，此种连接技术又称为覆晶接合(flip-chip)。

在现行覆晶技术中，焊锡球须经由回焊工艺或其它高温工艺而将焊锡球转变为融熔状态，以利于后续连接金属凸块。

发明内容

本发明的目的是提供一种组装方法，其可利于降低基板与半导体元件的组装过程所需的温度。

依据本发明的部分实施方式，一种组装方法包含以下步骤。在基板上至少形成第一导电结构，且在半导体元件上至少形成第二导电结构。接着，压合基板与半导体元件，其中在压合的前段过程中，第一导电结构与第二导电结构是局部地接触而形成应力集中区。

依据本发明的部分实施方式，其中形成第一导电结构包含：形成第导电结构的起伏状顶面，其中在压合的前段过程中，该应力集中区是形成于起伏状顶面。

依据本发明的部分实施方式，其中形成第二导电结构包含：形成第二导电结构的起伏状底面，且起伏状底面与起伏状顶面的形状不匹配，其中在压合的前段过程中，应力集中区是形成于起伏状顶面与起伏状底面的接触区。

依据本发明的部分实施方式，其中形成第二导电结构包含：形成第二导电结构的平坦底面，其中在压合的前段过程中，应力集中区是形成于起伏状顶面与平坦底面的接触区。

依据本发明的部分实施方式，其中该形成该第二导电结构包含：形成第二导电结构的起伏状底面，其中在压合的前段过程中，应力集中区是形成于起伏状底面。

依据本发明的部分实施方式，其中形成第一导电结构包含：形成第一导电结构的平坦顶面，其中在压合的前段过程中，应力集中区是形成于平坦顶面与起伏状底面的接触区。

依据本发明的部分实施方式，其中在压合的过程中，温度介于摄氏60度与摄氏160度之间。

依据本发明的部分实施方式，还包含：于该第一导电结构、该第二导电结构或两者中至少形成抗氧化层。

在上述实施方式中，在压合基板与半导体元件的前段过程中，由于第一导电结构与第二导电结构是局部接触而形成应力集中区，故可利于第一导电结构与第二导电结构的接合，因而可降低第一导电结构与第二导电结构的接合过程的所需温度。此外，由于第一导电结构与第二导电结构的接合所需温度被降低，故可进一步地降低基板与半导体元件受热所产生的翘曲量。

依据本发明的部分实施方式，一种组装方法包含以下步骤。在基板上至少形成第一铜结构，第一铜结构具有第一接合面。在半导体元件上至少形成第二铜结构，第二铜结构具有第二接合面，且第一接合面与第二接合面的形状不匹配。接着，压合基板与半导体元件，使得第一接合面与第二接合面接合。

依据本发明的部分实施方式，其中在压合的过程中，温度介于摄氏60度与摄氏160度之间。

依据本发明的部分实施方式，其中形成第一铜结构与形成第二铜结构包含:形成起伏状的第一接合面，且形成平坦的第二接合面。

依据本发明的部分实施方式，其中形成第一铜结构与形成第二铜结构包含:形成平坦的第一接合面，且形成起伏状的第二接合面。

依据本发明的部分实施方式，其中形成第一铜结构与形成第二铜结构包含:形成起伏状的第一接合面的起伏部，且形成起伏状的第二接合面的起伏部。

在上述实施方式中，由于第一铜结构的第一接合面与第二铜结构的第二接合面的形状不匹配，因此第一接合面与第二接合面在压合的前段过程中是局部接触的，故可利于第一铜结构与第二铜结构的接合，因而可降低第一铜结构与第二铜结构的接合过程的所需温度。此外，由于第一铜结构与第二铜结构的接合所需温度被降低，故可进一步地降低基板与半导体元件受热所产生的翘曲量。

以上所述仅是用以阐述本发明所欲解决的问题、解决问题的技术手段、及其产生的功效等等，本发明的具体细节将在下文的实施方式及相关附图中详细介绍。

附图说明

阅读以下详细叙述并搭配对应的附图，可了解本发明的多个实施方式。需留意的是，附图中的多个特征并未依照该业界领域的标准作法绘制实际比例。事实上，所述的特征的尺寸可以任意的增加或减少以利于讨论的清晰性。

图1至8绘示本发明的部分实施方式于不同步骤组装基板与半导体元件的剖面示意图。

图2A为图2的另一实施方式。

图7A为图7的局部区域A的放大示意图。

图7B为图7的局部区域B的放大示意图。

图7C为图7的局部区域C的放大示意图。

图9为依据的本发明的另一实施方式的基板与半导体元件于压合前的剖面示意图。

具体实施方式

以下将以附图及详细说明清楚说明本发明的精神，任何所属技术领域中一般技术人员在了解本发明的实施例后，当可由本发明所教示的技术，加以改变及修饰，其并不脱离本发明的精神与范围。

此外，方位相对词汇，如“在…之下”、“下面”、“下”、“上方”或“上”或类似词汇，在本文中为用来便于描述绘示于附图中的一个元件或特征至另外的元件或特征的关系。方位相对词汇除了用来描述装置在附图中的方位外，其包含装置于使用或操作下的不同的方位。当装置被另外设置(旋转90度或者其它面向的方位)，本文所用的方位相对词汇同样可相应地进行解释。

图1至8绘示本发明的部分实施方式于不同步骤组装基板与半导体元件的剖面示意图。参照图1。提供基板100。在部分实施方式中，基板100的材料可为有机聚合材料，例如:双顺丁烯二酸酰亚胺/三氮阱(Bismaleimide triazine；BT)、或基板100的材料可为金属，例如:铝、铜或不锈钢，但本发明不以此为限。或者，基板100可为可挠性基板，例如:聚酰亚胺(polyimide；PI)、聚乙烯对苯二甲酸酯(polyethylene terephthalate；PET)、聚醚(polyethersulfone；PES)或聚间苯二甲酸乙二酯(polyethylene naphthalate；PEN)等，但本发明不以此为限。

随后，在基板100上形成剥离层(release layer)110，且在剥离层110上形成金属层120。在部分实施方式中，剥离层110可为感压胶(pressure sensitive adhesive；PSA)，例如:硅氧烷(siloxane)、硅树脂(silicone)或压克力，但本发明不以此为限。在部分实施方式中，剥离层110可为有机材料，例如：离型膜(release film)；剥离层110可为金属材料，例如镍；或者剥离层110可为无机材料，例如氧化镍，但本发明不以此为限。在部分实施方式中，金属层120是设置在剥离层110上，且金属层120可为铜或其它适合的材料，但本发明不以此为限。

在部分实施方式中，剥离层110与基板100的结合力大于剥离层110与金属层120的结合力，或者剥离层110与金属层120之间仅存在暂时性的结合力，以利于在后段工艺中分离基板100与金属层120，从而降低整体封装元件的厚度，但本发明不以此为限。在其它实施方式中，剥离层110与基板100的结合力也可等于剥离层110与金属层120的结合力，亦即，基板100与金属层120可通过剥离层110黏着而不分离。

参照图2，在基板100的金属层120上形成重分布层(Redistribution Layer；RDL)130，且重分布层130可通过图案化工艺，例如:微影工艺与蚀刻工艺，而形成多条金属走线。接着，形成介电层140以覆盖重分布层130，且介电层140具有开孔142以暴露部分的重分布层130。在其它实施方式中，可于介电层140与重分布层130之间形成交替层叠的多层导电层132与层间介电层146(亦即，相邻两导电层132是被一层间介电层146所隔开)，而共同形成内增层结构IL(如图2A所示)，但本发明不以此为限。

参照图3。在基板100上形成第一导电结构200a、200b与200c。基板100可由左至右依序区分为区段A”、区段B”与区段C”，第一导电结构200a、200b与200c是分别形成于基板100的不同区段A”、区段B”与区段C”上。更详细地说，第一导电结构200a、200b与200c是分别形成于介电层140的不同位置上，且第一导电结构200a、200b与200c可至少部分地填充于介电层140的开孔142中，使得第一导电结构200a、200b与200c电性连接重分布层130。举例来说，第一导电结构200a具有较靠近基板100的埋入部210a与较远离基板100的接合部220a；相似地，第一导电结构200b具有较靠近基板100的埋入部210b与较远离基板100的接合部220b，而第一导电结构200c具有较靠近基板100的埋入部210c与较远离基板100的接合部220c，埋入部210a、210b与210c可位于介电层140的开孔142中并接触重分布层130，以与重分布层130电性连接。接合部220a、220b与220c可突出于介电层140的上表面144，而裸露于基板100上，以利后续与半导体元件上的导电结构接合。在部分实施方式中，可通过加成法、半加成法(SAP)、减成法、电镀、无电镀沉积(electroless plating deposit)或化学沉积等方式形成第一导电结构200a、200b与200c，但本发明不以此为限。图中之区段A”、区段B”与区段C”仅是用以说明，第一导电结构200a、200b与200c的设置位置并不以此为限制。换句话说，图中的区段A”、区段B”与区段C”虽绘示为基板100之连续邻接的区段，但也可为不连续而相分离的区段。

在部分实施方式中，第一导电结构200a、200b与200c的至少一个的材料可为铜、镍、金、银或其它适当的导电材料，但本发明不以此为限。举例而言，在部分实施方式中，第一导电结构200a、200b与200c的至少一个的材料可为铜，亦即，在这样的实施方式中，第一导电结构200a、200b与200c的至少一个可称为第一铜结构。也就是说，第一铜结构可形成于基板100上。

在部分实施方式中，可控制第一导电结构的形状以利后续接合半导体元件的导电结构。举例来说，如图3的区段B”所示，在形成第一导电结构200b的过程中，可形成第一导电结构200b的第一接合面222b，此第一接合面222b为起伏状的，亦即，此第一接合面222b可为第一导电结构200b的接合部220b的起伏状顶面，此第一接合面222b的形状可与半导体元件的导电结构的接合面形状不匹配，以利两者的接合，此接合的具体叙述将详述于后续步骤中。类似于第一导电结构200b，位于区段C”的第一导电结构200c也可具有第一接合面222c，此第一接合面222c也可为起伏状的，且其形状可与半导体元件的对应导电结构的接合面形状不匹配，以利两者的接合。

在部分实施方式中，起伏状的第一接合面222b与222c的至少一个可为锥状、突起状、凹陷状、或其它适当的起伏形状，但本发明不以此为限。在部分实施方式中，起伏状的第一接合面222b与222c的至少一个可通过调整电镀工艺的掺杂物的比例而形成、或通过微影工艺与蚀刻工艺而形成，但本发明不以此为限。也就是说，在部分实施方式中，第一接合面222b与222c的至少一个的起伏形状可由电镀工艺的掺杂物的比例所控制。

在部分实施方式，只要第一导电结构的第一接合面能够与半导体元件上的导电结构的接合面的形状不匹配，则第一接合面也可形成为非起伏状的。举例来说，如图3的区段A”所示，第一导电结构200a的第一接合面222a可为平坦的。换句话说，此第一接合面222a可为第一导电结构200a的接合部220a的平坦顶面，此第一接合面222a的平坦形状可与半导体元件的对应导电结构的接合面形状不匹配，以利两者接合。

参照图4。提供一半导体元件300，半导体元件300可由左至右依序区分为区段C’、区段B’与区段A’。在部分实施方式中，半导体元件300包含承载板310与至少一个晶片320，晶片320是设置于承载板310的表面312。在部分实施方式中，晶片320可为主动式晶片或被动式晶片，但本发明不以此为限。在部分实施方式中，承载板310可包含交替层叠的多层导电层与层间介电层(未示于图中)，以利在基板100与半导体元件300组装后，电性连接晶片320与基板100。

参照图5。分别形成第二导电结构400a、400b与400c于半导体元件300的区段A’、区段B’与区段C’上。更详细地说，第二导电结构400a、400b与400c是电性连接半导体元件300的承载板310，并至少部分地裸露于半导体元件300的承载板310的表面314上，且此表面314与晶片320所在的表面312是相对的。在部分实施方式中，可通过加成法、半加成法(SAP)、减成法、电镀、无电镀沉积(electroless plating deposit)或化学沉积等方式形成第二导电结构400a、400b与400c，但本发明不以此为限。图中的区段A’、区段B’与区段C’仅是用以说明，第二导电结构400a、400b与400c的设置位置并不以此为限制。换句话说，图中的A’、区段B’与区段C’虽绘示为连续邻接的区段，但也可为不连续而相分离的区段。

在部分实施方式中，第二导电结构400a、400b与400c的至少一个的材料可为铜、镍、金、银或其它适当的导电材料，但本发明不以此为限。举例而言，在部分实施方式中，第二导电结构400a、400b与400c的至少一个的材料可为铜，亦即，在这样的实施方式中，第二导电结构400a、400b与400c的至少一个可称为第二铜结构。也就是说，第二铜结构可形成于半导体元件300上。

在部分实施方式中，可控制第二导电结构的形状以利后续接合基板的第一导电结构。举例来说，图5的区段A’上的第二导电结构400a是用以与前述基板100上的第一导电结构200a接合的，故在形成第二导电结构400a的过程中，可形成第二导电结构400a的第二接合面422a，使得此第二接合面422a与第一导电结构200a的第一接合面222a的形状不匹配，以利两者的接合。进一步来说，第二接合面422a可为起伏状的，亦即，此第二接合面422a可为第二导电结构400a的起伏状底面，而与平坦的第一接合面222a的形状不匹配，以利两者的接合。

类似于第二导电结构400a，位于区段C’上的第二导电结构400c是用以与前述基板100上的第一导电结构200c接合的，因此，第二导电结构400c的第二接合面422c可与第一导电结构200c的第一接合面222c的形状不匹配，以利两者的接合。举例来说，第二接合面422c可为起伏状的，且其形状可与起伏状的第一接合面222c不匹配。

在部分实施方式中，起伏状的第二接合面422a与422c的至少一个可为锥状、突起状、凹陷状、或其它适当的起伏形状，但本发明不以此为限。在部分实施方式中，起伏状的第二接合面422a与422c的至少一个可通过调整电镀工艺的掺杂物的比例而形成、或通过微影工艺与蚀刻工艺而形成，但本发明不以此为限。也就是说，第二接合面422a与422c的至少一个的起伏形状可由电镀工艺的掺杂物的比例所控制。

在部分实施方式，只要第二导电结构的第二接合面能够与第一导电结构的第一接合面的形状不匹配，则第二接合面亦可形成为非起伏状的。举例来说，位于区段B’上的第二导电结构400b系用以与前述基板100上的第一导电结构200b接合的，而由于第一导电结构200b的第一接合面222b为起伏状的，故第二导电结构400b之第二接合面422b可为平坦的，使得两者的形状不匹配，以利两者的接合。换句话说，此第二接合面422b可为第二导电结构400b的平坦底面，故此第二接合面422b的平坦形状可与起伏状的第一接合面222b的形状不匹配，以利两者接合。

参照图6。翻转半导体元件300，使得半导体元件300的区段A’、区段B’与区段C’是对应位于基板100的区段A”、区段B”与区段C”上方。承载板310的表面314面对基板100的介电层140的上表面144，基板100上的第一导电结构200a、200b及200c的接合部220a、220b及220c对准半导体元件300上的第二导电结构400a、400b与400c。

同时参照图7与图8。压合基板100与半导体元件300，使得基板100上的第一导电结构200a、200b与200c分别接合半导体元件300上的第二导电结构400a、400b与400c。如图7所示，在压合的前段过程中，第一导电结构200a、200b及200c分别与第二导电结构400a、400b及400c是局部地接触而产生应力集中区st1、st2及st3。

以第一导电结构200a与第二导电结构400a为例，由于第一接合面222a与第二接合面422a的形状不匹配，故在压合的前段过程中，第一导电结构200a的第一接合面222a的部分区域与第二导电结构400a的第二接合面422a的部分区域相接触，而第一接合面222a与第二接合面422a的剩余区域则是相分离的，故第一导电结构200a与第二导电结构400a所承受的应力会集中于第一接合面222a与第二接合面422a的接触区，而形成应力集中区st1。换句话说，应力集中区st1是形成于平坦的第一接合面222a，也形成于起伏状的第二接合面422a。更具体地说，应力集中区st1是形成于平坦的第一接合面222a与起伏状的第二接合面422a的接触区。

相似地，由于第一接合面222b与第二接合面422b的形状不匹配，故第一导电结构200b与第二导电结构400b所承受的应力会集中于第一接合面222b与第二接合面422b的接触区，而形成应力集中区st2。换句话说，应力集中区st2是形成于起伏状的第一接合面222b，也形成于平坦的第二接合面422b。更具体地说，应力集中区st2是形成于起伏状的的第一接合面222b与平坦的第二接合面422b的接触区。

又相似地，由于第一接合面222c与第二接合面422c的形状不匹配，故第一导电结构200c与第二导电结构400c所承受的应力会集中于第一接合面222c与第二接合面422c的接触区，而形成应力集中区st3。换句话说，应力集中区st3是形成于起伏状的第一接合面222c，亦形成于起伏状的第二接合面422c。更具体地说，应力集中区st3是形成于起伏状的的第一接合面222b与起伏状的第二接合面422b的接触区。

上述应力集中区st1、st2与st3可帮助第一导电结构200a、200b及200c与第二导电结构400a、400b及400c的变形，从而利于第一导电结构200a、200b及200c分别与第二导电结构400a、400b及400c接合，故可降低接合所需的温度，以进一步降低基板100与半导体元件300受热所产生的翘曲量。

进一步来说，参照图7A。图7A为图7的局部区域A的放大示意图。第二接合面422a可包含突起部4222a与基底部4224a，突起部4222a突起于基底部4224a。在压合的前段过程中，第二接合面422a的突起部4222a接触第一导电结构200a的第一接合面222a而形成接触区c1，但第二接合面422a的基底部4224a并未接触第一导电结构200a，故应力集中区st1是形成于接触区c1。

参照图7B。图7B为图7的局部区域B的放大示意图。第一接合面222b可包含突起部2222b与基底部2224b，突起部2222b突起于基底部2224b。在压合的前段过程中，第一接合面222b的突起部2222b接触第二导电结构400b的第二接合面422b而形成接触区c2，但第一接合面222b的基底部2224b并未接触第二导电结构400b，故应力集中区st2是形成于接触区c2。

参照图7C。图7C为图7的局部区域C的剖面放大示意图。第二接合面422c可包含突起部4222c与基底部4224c，突起部4222c突起于基底部4224c，且第一接合面222c可包含突起部2222c与基底部2224c，突起部2222c突起于基底部2224c。第二接合面422c的突起部4222c接触第一接合面222c的突起部2222c而形成接触区c3，且第二接合面422c的基底部4224c不接触第一接合面222c的基底部2224c，故应力集中区st2是形成于接触区c2。

在部分实施方式中，压合工艺是指施加作用力于基板100与半导体元件300的至少一个，使得第一导电结构200a、200b及200c分别与第二导电结构400a、400b及400c于接触区c1、c2及c3会产生固态扩散反应(Solid State Diffusion)。也就是说，第一导电结构200a、200b及200c分别与第二导电结构400a、400b及400c可于接触区c1、c2及c3产生原子交互扩散(Inter-Diffusion of Atoms)与晶粒成长(Grain Growth)，从而彼此接合。在的本发明的部分实施方式中，由于在压合的前段过程中，第一导电结构200a、200b及200c分别与第二导电结构400a、400b及400c是局部接触的，从而形成应力集中区st1、st2与st3，故此集中的应力可破坏附着于第一导电结构200a、200b与200c的不必要的氧化层或其它附着物、或破坏附着于第二导电结构400a、400b与400c的不必要的氧化层或其它附着物，俾利于第一导电结构200a、200b及200c分别与第二导电结构400a、400b及400c能够无缝地接合。

在部分实施方式中，在压合基板100与半导体元件300的过程中，温度是介于摄氏60度至160度的间。如此一来，可有效地在不过度高温的环境下接合第一导电结构200a、200b及200c与第二导电结构400a、400b及400c。此外，当压合温度介于摄氏60度至160度的间时，第一导电结构200a、200b及200c与第二导电结构400a、400b及400c可具有良好的导电率。举例而言，在部分实施方式中，压合工艺可在摄氏温度80度、一个大气压下进行70分钟，以更有效地接合第一导电结构200a、200b及200c与第二导电结构400a、400b及400c，且第一导电结构200a、200b及200c与第二导电结构400a、400b及400c具有良好的导电率。在部分实施方式中，压合工艺可在摄氏60度、一个大气压下进行10分钟，或者，压合工艺可在摄氏160度、一个大气压下进行10分钟，但本发明不以此为限。值得注意的是，当压合温度小于摄氏60度时，可能会导致第一导电结构200a、200b及200c与第二导电结构400a、400b及400c的导电率过低。当压合温度大于160度时，则会导致不必要的热积存(thermal budget)，因此，压合温度介于摄氏60度至160度的间，其中优选压合温度可为摄氏80度、摄氏100度或摄氏120度。

参照图9。图9为依据的本发明的另一实施方式在压合基板100与半导体元件300的前的剖面示意图。本实施方式与前述实施方式的主要差异在于：在第一导电结构200a、200b及200c分别与第二导电结构400a、400b及400c接合的前，在第一导电结构200a、200b及200c与第二导电结构400a、400b及400c的至少一个上形成抗氧化层500。如此一来，抗氧化层500可避免第一导电结构200a、200b及200c与第二导电结构400a、400b及400c的至少一个氧化。在部分实施方式中，抗氧化层500可为低电阻材料或钝性材料，例如：钛，但本发明不以此为限。

在的本发明的部分实施方式中，虽然本发明已以多种实施方式公开如上，然其并非用以限定本发明，任何本领域一般技术人员，在不脱离的本发明的精神和范围内，当可作各种的改动与润饰，因此的本发明的保护范围当视权利要求所界定的为准。

Claims (12)

1.一种组装方法，其特征在于，包含:

在基板上至少形成第一导电结构；

在半导体元件上至少形成第二导电结构，其中所述第一导电结构与所述第二导电结构为相同的金属且形状不相同；以及

压合所述基板与所述半导体元件，其中在所述压合的前段过程中，所述第一导电结构与所述第二导电结构是局部地接触而形成应力集中区，使得所述第一导电结构与所述第二导电结构于所述应力集中区发生原子交互扩散与晶粒成长，导致所述第一导电结构与所述第二导电结构皆产生形变而彼此接合。

2.如权利要求1所述的组装方法，其特征在于，所述形成所述第一导电结构包含：

形成所述第一导电结构的起伏状顶面，其中在所述压合的前段过程中，所述应力集中区是形成于所述起伏状顶面。

3.如权利要求2所述的组装方法，其特征在于，所述形成所述第二导电结构包含：

形成所述第二导电结构的起伏状底面，且所述起伏状底面与所述起伏状顶面的形状不匹配，其中在所述压合的前段过程中，所述应力集中区是形成于所述起伏状顶面与所述起伏状底面的接触区。

4.如权利要求2所述的组装方法，其特征在于，所述形成所述第二导电结构包含：

形成所述第二导电结构的平坦底面，其中在所述压合的前段过程中，所述应力集中区是形成于所述起伏状顶面与所述平坦底面的接触区。

5.如权利要求1所述的组装方法，其特征在于，所述形成所述第二导电结构包含：

形成所述第二导电结构的起伏状底面，其中在所述压合的前段过程中，所述应力集中区是形成于所述起伏状底面。

6.如权利要求5所述的组装方法，其特征在于，所述形成所述第一导电结构包含：

形成所述第一导电结构的平坦顶面，其中在所述压合的前段过程中，所述应力集中区是形成于所述平坦顶面与所述起伏状底面的接触区。

7.如权利要求1所述的组装方法，其特征在于，在所述压合的过程中，温度介于摄氏60度与摄氏160度之间。

8.一种组装方法，其特征在于，包含：

在基板上至少形成第一铜结构，所述第一铜结构具有第一接合面；

在半导体元件上至少形成第二铜结构，所述第二铜结构具有第二接合面，所述第一接合面与所述第二接合面的形状不匹配；以及

压合所述基板与所述半导体元件，其中在所述压合的前段过程中，所述第一铜结构与所述第二铜结构是局部地接触而形成应力集中区，使得所述第一接合面与所述第二接合面于所述应力集中区发生原子交互扩散与晶粒成长，导致所述第一导电结构与所述第二导电结构皆产生形变而彼此接合。

9.如权利要求8所述的组装方法，其特征在于，在所述压合的过程中，温度介于摄氏60度与摄氏160度之间。

10.如权利要求8所述的组装方法，其特征在于，所述形成所述第一铜结构与所述形成所述第二铜结构包含:

形成起伏状的所述第一接合面；以及

形成平坦的所述第二接合面。

11.如权利要求8所述的组装方法，其特征在于，所述形成所述第一铜结构与所述形成所述第二铜结构包含:

形成平坦的所述第一接合面；以及

形成起伏状的所述第二接合面。

12.如权利要求8所述的组装方法，其特征在于，所述形成所述第一铜结构与所述形成所述第二铜结构包含:

形成起伏状的所述第一接合面的起伏部；以及

形成起伏状的所述第二接合面的起伏部。

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