CN109216308A - 凸块工艺与覆晶结构 - Google Patents
凸块工艺与覆晶结构 Download PDFInfo
- Publication number
- CN109216308A CN109216308A CN201710815533.9A CN201710815533A CN109216308A CN 109216308 A CN109216308 A CN 109216308A CN 201710815533 A CN201710815533 A CN 201710815533A CN 109216308 A CN109216308 A CN 109216308A
- Authority
- CN
- China
- Prior art keywords
- area
- opening
- photoresist layer
- quasi
- adjacent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title abstract description 19
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 83
- 238000005516 engineering process Methods 0.000 claims description 19
- 238000007747 plating Methods 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 10
- 239000000463 material Substances 0.000 description 8
- 206010057855 Hypotelorism of orbit Diseases 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000007800 oxidant agent Substances 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 239000007787 solid Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 229910000765 intermetallic Inorganic materials 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
- H01L2224/1146—Plating
- H01L2224/11462—Electroplating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1401—Structure
- H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/141—Disposition
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
Abstract
本发明提供一种凸块工艺与覆晶结构。凸块工艺包括下列步骤。在芯片上形成光致抗蚀剂层。芯片的每一芯片区具有多个接垫，且包括第一区与第二区。图案化光致抗蚀剂层，以于每一芯片区中形成暴露出多个接垫的多个第一开口，且于至少一芯片区中形成至少一第二开口。第一区具有多个第一开口。经图案化的光致抗蚀剂层在第一区中所占的面积比例小于其在第二区中所占的面积比例。第二开口位于第一区与第二区之间。各第一开口的面积小于第二开口的面积。于多个第一开口中形成多个导电凸块，且于第二开口中形成拟凸块。移除经图案化的光致抗蚀剂层。
Description
技术领域
本发明涉及一种凸块工艺与覆晶结构，尤其涉及一种包括形成拟凸块的凸块工艺与一种具有拟凸块的覆晶结构。
背景技术
在芯片上形成凸块的工艺包括在芯片上形成图案化光致抗蚀剂层，其具有暴露出芯片表面上的多个接垫的多个开口。接着，在多个开口中形成多个导电凸块。最后，单分芯片以形成多个覆晶结构。
在上述工艺中，包括烘烤固化图案化光致抗蚀剂层及形成导电凸块的过程皆会放出热能，而使光致抗蚀剂层受热膨胀。而芯片中的各芯片区上的图案化光致抗蚀剂层可依据开口所占的面积比例分为开口密集区与开口稀疏区。图案化光致抗蚀剂层在开口稀疏区所占的面积比例较大，故其在开口稀疏区中的膨胀量也较大。如此一来，会挤压开口密集区中的图案化光致抗蚀剂层，使得该区中的开口扭曲并产生形变，也可能造成开口密集区中的图案化光致抗蚀剂层剥离而与下方结构之间产生空隙。如此一来，开口密集区中相邻的开口之间的间距可能缩短，且形成导电凸块的镀液可能渗入空隙中而造成渗镀，进而导致相邻的导电凸块之间的间距缩短或相邻的导电凸块短路的问题。
发明内容
本发明提供一种凸块工艺与覆晶结构，可避免相邻的导电凸块之间的间距缩短或相邻的导电凸块短路的问题。
本发明的凸块工艺包括下列步骤。在芯片上形成光致抗蚀剂层。芯片包括多个芯片区。每一芯片区具有多个接垫，且每一芯片区包括彼此相邻的至少一第一区与至少一第二区。图案化光致抗蚀剂层，以于每一芯片区中形成暴露出多个接垫的多个第一开口，以及于至少一芯片区中形成至少一第二开口。每一芯片区的至少一第一区中具有沿着一第一方向排列的多个第一开口。经图案化的光致抗蚀剂层在至少一第一区中所占的面积比例小于经图案化的光致抗蚀剂层在相邻的至少一第二区中所占的面积比例。至少一第二开口位于至少一第一区与至少一第二区之间，且相邻于至少一第一区中沿着第一方向排列的多个第一开口而延伸。至少一第一区中的每一第一开口的面积小于至少一第二开口的面积。在多个第一开口中形成多个导电凸块，且于至少一第二开口中形成至少一拟凸块。移除经图案化的光致抗蚀剂层。
本发明的覆晶结构包括芯片、多个导电凸块以及至少一拟凸块。芯片具有多个接垫。芯片上包括彼此相邻的至少一第一区与至少一第二区。多个导电凸块设置于多个接垫上。至少一第一区中具有沿着一第一方向排列的多个导电凸块。未被多个导电凸块覆盖的区域在至少一第一区中所占的面积比例小于在相邻的至少一第二区中所占的面积比例。至少一拟凸块设置于芯片上，且位于至少一第一区与至少一第二区之间。至少一拟凸块相邻于至少一第一区中沿着第一方向排列的多个导电凸块而延伸。至少一第一区中的每一导电凸块的面积小于至少一拟凸块的面积。
基于上述，通过在光致抗蚀剂层所占面积比例较小的第一区与光致抗蚀剂层所占面积比例较大的第二区之间设置第二开口，可使第二开口在光致抗蚀剂层烘烤固化及形成导电凸块与拟凸块的过程中吸收光致抗蚀剂层受热而产生自第二区朝向第一区的推挤。且由于第二开口的面积大于各第一开口的面积，故第二开口可承受较大的形变量。因此，可减少在第一区中的第一开口受到推挤而产生的形变，也可降低第一区中的光致抗蚀剂层剥离而与下方结构之间产生空隙的机率。如此一来，可避免镀液渗镀导致相邻的导电凸块之间的间距缩短或相邻的导电凸块短路的问题。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1D是依照本发明的一实施例的一种形成覆晶结构的凸块工艺的立体示意图。
图1E是图1D的覆晶结构的上视示意图。
图2A至图2B是依照本发明的另一实施例的一种形成覆晶结构的凸块工艺的立体示意图。
图2C是图2B的覆晶结构的上视示意图。
具体实施方式
图1A至图1D是依照本发明的一实施例的一种形成覆晶结构的凸块工艺的立体示意图。图1E是图1D的覆晶结构的上视示意图。本实施例的凸块工艺包括下列步骤。
请参照图1A，芯片W包括多个芯片区C，每一芯片区C具有多个接垫P。详细而言，芯片W内的多层金属导线结构汇合至最上层而于芯片W的表面形成多个接垫P。一般而言，芯片W上会以钝化层(图未示出)覆盖，钝化层具有多个开孔暴露出接垫P。此外，芯片W例如是半导体芯片或绝缘体上覆硅(silicon on insulator；SOI)芯片。半导体芯片的材料可包括硅、锗、砷化镓、碳化硅、砷化铟、磷化铟或其他半导体材料。请同时参照图1B，每一芯片区C包括彼此相邻的第一区102与第二区104。特别来说，多个接垫P位于第一区102中。第二区104中可不具有接垫P，或第二区104中的接垫P的数量小于第一区102中的接垫P的数量。以简洁起见，图1A至图1D仅示出多个芯片区C中的一者。在本实施例中，芯片区C包括多个第一区102以及一第二区104。在其他实施例中，每一芯片区C也可具有单数个第一区102以及多个第二区104，本发明并不以第一区102及第二区104的数量为限。在本实施例中，可选择性地在芯片W上形成晶种层100。晶种层100的材料可包括金属、合金或金属化合物。举例而言，金属可包括金、银或铜。形成晶种层100的方法可包括物理气相沉积(physical vapordeposition；PVD)法，例如是溅镀(Sputtering)。
接着，在芯片W上形成光致抗蚀剂层106。随后图案化光致抗蚀剂层106，以于每一芯片区C中形成多个第一开口108，且于多个芯片区C中的至少一者中形成至少一第二开口110。多个第一开口108分别暴露出多个接垫P。图案化光致抗蚀剂层106的方法例如是使用包括曝光、显影等步骤的光刻工艺。需注意的是，本文所述的“第一开口108暴露出接垫P”所代表的意思为第一开口108是暴露出接垫P所在的位置，更详细而言，第一开口108在芯片W上的正投影与接垫P在芯片W上的正投影重迭。在本实施例中，第一开口108是暴露出接垫P上的晶种层100。此外，芯片区C的第一区102中具有沿着第一方向D1排列的多个第一开口108。经图案化的光致抗蚀剂层106a在第一区102中所占的面积比例小于其在相邻的第二区104中所占的面积比例。换言之，经图案化的光致抗蚀剂层106a在第一区102中单位面积上所占的面积小于其在第二区104中单位面积上所占的面积。详细而言，在本实施例中，第二区104中不具有第一开口108，而第一区102中则具有密集排列的第一开口108。因此，以0.1x0.1mm2的单位面积来看，经图案化的光致抗蚀剂层106a在第二区104中单位面积上所占的面积即为0.1x 0.1mm2，而其在第一区102中单位面积上所占的面积则是0.1x 0.1mm2扣除第一开口108的面积后所剩的面积。
第二开口110位于第一区102与第二区104之间。第二开口110相邻于第一区102中沿着第一方向D1排列的多个第一开口108而延伸。此外，第一区102中的每一第一开口108的面积小于第二开口110的面积。在本实施例中，第一区102包含第一区102a与第一区102b，分别邻近芯片区C的两个相对长边。第二区104位于第一区102a与第一区102b之间，第二开口110a位于第一区102a与第二区104之间，第二开口110b位于第一区102b与第二区104之间。第二开口110a与第二开口110b分别相邻于第一区102a与第一区102b中沿着第一方向D1排列的多个第一开口108而延伸。在本实施例中，第二开口110a与第二开口110b可分别具有一些间隔G1与间隔G2，使第二开口110a与第二开口110b分别形成间断的多条线段。通过间隔G1与间隔G2分别断开连续的第二开口110a与第二开口110b，可避免形成过长的第二开口110。过长的第二开口110会使第二开口110与相邻的第一开口108之间的经图案化的光致抗蚀剂层106a的长度与宽度差异过大，犹如形成一连续的长光致抗蚀剂，由于长光致抗蚀剂的膨胀效应较大，极易导致该处的经图案化的光致抗蚀剂层106a变形或产生中央塌陷的问题。除此之外，间隔G1与间隔G2的设置位置可呈错位排列，也就是间隔G1与间隔G2在垂直芯片区C长边方向的投影不会重迭。当间隔G1与间隔G2位置相互对应时，经图案化的光致抗蚀剂层106a在间隔G1、第二区104及间隔G2形成了垂直芯片区C长边方向的长光致抗蚀剂。因此，使间隔G1与间隔G2错位排列可避免产生膨胀效应较大的长光致抗蚀剂，进而降低经图案化的光致抗蚀剂层106a于该处产生变形的机率。
请参照图1C，于多个第一开口108中形成多个导电凸块112，且在第二开口110中形成拟凸块114。之后，移除经图案化的光致抗蚀剂层106a。在一些实施例中，可同时形成导电凸块112与拟凸块114。换言之，导电凸块112的材料及形成方法可分别与拟凸块114的材料及形成方法相同。举例而言，导电凸块112与拟凸块114的材料可包括金属、合金或金属化合物。金属可包括金、银或铜。此外，导电凸块112与拟凸块114的形成方法可包括电解电镀法、化学电镀法等。在其他实施例中，可在不同的步骤中形成导电凸块112与拟凸块114。换言之，导电凸块112的材料及形成方法可分别相异于与拟凸块114的材料及形成方法。
然而，在烘烤固化经图案化的光致抗蚀剂层106a及形成导电凸块112与拟凸块114的过程中所产生的热能，会使经图案化的光致抗蚀剂层106a受热膨胀。由于经图案化的光致抗蚀剂层106a在第二区104中所占的面积比例大于其在第一区102中所占的面积比例，故第二区104中经图案化的光致抗蚀剂层106a的膨胀量大于其在第一区102中的膨胀量。如此一来，第二区104中经图案化的光致抗蚀剂层106a受热后会由第二区104朝向第一区102推挤。然而，第一区102中密集排列的第一开口108使得经图案化的光致抗蚀剂层106a于第一区102中的结构犹如许多薄薄的光致抗蚀剂墙，当经图案化的光致抗蚀剂层106a受热后由第二区104朝向第一区102推挤时，这些光致抗蚀剂墙极易产生扭曲变形，进而导致光致抗蚀剂墙剥离而与下方的晶种层100之间产生空隙。通过在第一区102与第二区104之间设置第二开口110，在经图案化的光致抗蚀剂层106a受热膨胀时，第二开口110可吸收经图案化的光致抗蚀剂层106a从第二区104而来的推挤，避免第一区102中的光致抗蚀剂墙被推挤而扭曲变形。此外，由于第二开口110的面积大于第一开口108的面积，故第二开口110可承受较大的形变量。因此，可减少第一开口108在经图案化的光致抗蚀剂层106a受热膨胀时受到推挤而产生的形变。再者，由于在第一区102中经图案化的光致抗蚀剂层106a的形变量降低，故晶种层100与经图案化的光致抗蚀剂层106a之间因膨胀速率不同而产生的相对位移量也可降低。因此，可避免在晶种层100与经图案化的光致抗蚀剂层106a之间产生空隙。如此一来，可避免镀液渗镀导致导电凸块112延伸到此空隙中，而造成相邻的导电凸块112之间的间距缩短或相邻的导电凸块112短路的问题。此外，由于在形成导电凸块112与拟凸块114的过程中，第二开口110吸收第二区104中经图案化的光致抗蚀剂层106a的推挤，故可能使第二开口110的轮廓受到扭曲，或使第二开口110呈现非平滑的轮廓。因此，后续形成在第二开口110中的拟凸块114可具有扭曲或非平滑的轮廓(并未示出)。
请参照图1D，在一些实施例中，更可在移除经图案化的光致抗蚀剂层106a之后移除被导电凸块112与拟凸块114所暴露出的晶种层100。移除部分晶种层100的方法可包括等向性蚀刻，例如是湿式蚀刻。至此，已形成本实施例的覆晶结构10。
接下来，以图1D及图1E来说明本实施例的覆晶结构10。覆晶结构10包括芯片(芯片区C)、多个导电凸块112以及至少一拟凸块114。
芯片(芯片区C)具有多个接垫P(请参考图1A)，且包括彼此相邻的至少一第一区102与至少一第二区104。多个导电凸块112设置于多个接垫P上。至少一第一区102中具有沿着第一方向D1排列的多个导电凸块112。未被多个导电凸块112覆盖的区域在至少一第一区102中所占的面积比例小于在至少一第二区104中所占的面积比例。换言之，未被多个导电凸块112覆盖的区域在第一区102中单位面积上所占的面积小于其在第二区104中单位面积上所占的面积。至少一拟凸块114设置于芯片(芯片区C)上，且位于至少一第一区102与至少一第二区104之间。至少一拟凸块114相邻于至少一第一区102中沿着第一方向D1排列的多个导电凸块112而延伸。至少一第一区102中的每一导电凸块112的面积小于至少一拟凸块114的面积。在本实施例中，相邻于至少一第一区102中沿着第一方向D1排列的多个导电凸块112而延伸的至少一拟凸块114为间断的多条线段。
基于上述，在经图案化的光致抗蚀剂层106a受热膨胀时，第二开口110可吸收经图案化的光致抗蚀剂层106a从至少一第二区104而来的推挤，进而避免至少一第一区102中的经图案化的光致抗蚀剂层106a被推挤而扭曲变形。此外，由于第二开口110的面积大于各个第一开口108的面积，故第二开口110可承受较大的形变量。因此，可减少第一开口108受到推挤而产生的形变。如此一来，可避免相邻的导电凸块112间距缩短或是相邻的导电凸块112短路的问题。此外，更可降低晶种层100与经图案化的光致抗蚀剂层106a之间因膨胀速率不同而产生的相对位移量，而避免在晶种层100与经图案化的光致抗蚀剂层106a之间产生空隙。如此一来，可避免镀液渗镀导致导电凸块112延伸到此空隙中，而造成相邻的导电凸块112之间的间距缩短或相邻的导电凸块112短路的问题。
图2A至图2B是依照本发明的另一实施例的一种形成覆晶结构的凸块工艺的立体示意图。图2C是图2B的覆晶结构的上视示意图。本实施例的覆晶结构20以及形成覆晶结构20的凸块工艺分别与图1A至图1E所示的覆晶结构10及形成覆晶结构10的凸块工艺相似。以下仅就差异处进行说明，相同或相似处则不再赘述。此外，相同的元件标号代表相同或相似的构件。
请参照图2A与图2B，本实施例的第一区102可包括第一区102a、第一区102b、第一区102c以及第一区102d。第二区104可包括第二区104a、第二区104b、第二区104c以及第二区104d。以第一区102a为例，经图案化的光致抗蚀剂层106a在第一区102a中形成沿着第一方向D1排列的多个第一开口108，此外，第一开口108更沿着第二方向D2排列成三排。而第一方向D1与第二方向D2间的夹角θ大于0度且小于等于90度。在本实施例中，第二区104a、第二区104b以及第二区104c分别相邻于第一区102a的三侧。经图案化的光致抗蚀剂层106a在第二区104a中不形成第一开口108，而在第二区104b及第二区104c中则分别形成一些第一开口108。在第一区102a中、第二区104b及第二区104c中的第一开口108暴露出接垫P所在位置。然而，第二区104b及第二区104c中第一开口108的数量远小于第一区102a中第一开口108的数量。更详细而言，在形成第一开口108之后，经图案化的光致抗蚀剂层106a在第一区102a中所占的面积比例小于其在第二区104a、第二区104b或第二区104c中所占的面积比例。换言之，经图案化的光致抗蚀剂层106a在第一区102a中所占的面积比例小于其在第二区104a、第二区104b或第二区104c中所占的面积比例。对应地，第二开口110可包括第二开口110a、第二开口110b与第二开口110c。第二开口110a位于第一区102a与不具有第一开口108的第二区104a之间，且第二开口110b及第二开口110c分别位于第一区102a与具有一些第一开口108的第二区104b及第二区104c之间。第二开口110a相邻于第一区102a中沿着第一方向D1排列的第一开口108而延伸，而第二开口110b及第二开口110c则相邻于沿着第二方向D2排列的第一开口108而延伸。此外，在本实施例中，第一区102a与芯片(芯片区C)边缘之间也可形成第二开口110a。换言之，两个第二开口110a、第二开口110b及第二开口110c环绕第一区102a的四周。如此一来，可在多个方向上降低第一区102a中的经图案化的光致抗蚀剂层106a受到从相邻的第二区104中的经图案化的光致抗蚀剂层106a而来的推挤，进而避免第一区102a中的经图案化的光致抗蚀剂层106a扭曲变形。
继续以第一区102a为例，后续所形成的拟凸块114包括拟凸块114a、拟凸块114b与拟凸块114c。拟凸块114a形成于第二开口110a内，拟凸块114b形成于第二开口110b内，且拟凸块114c形成于第二开口110c内。相应地，拟凸块114a、拟凸块114b及拟凸块114c环绕第一区102a的四周。如此一来，可在多个方向上降低第一区102a中相邻的导电凸块112之间的间距缩短或是相邻的导电凸块112短路的问题。
此外，第二开口110a在第一方向D1上的延伸长度可大于相邻的多个第一开口108在相同方向上分布的长度。换言之，第二开口110a的端部可延伸超过第一区102a中沿着第一方向D1排列的多个第一开口108(的最外侧一个)。相同地，第二开口110b或第二开口110c在第二方向D2上的延伸长度也可大于相邻的多个第一开口108在相同方向上分布的长度。也就是说，第二开口110b或第二开口110c的端部也可延伸超过第一区102a中沿着第二方向D2排列的多个第一开口108(的最外侧一个)。如此一来，拟凸块114a在第一方向D1上的延伸长度可大于相邻的多个导电凸块112在相同方向上分布的长度。拟凸块114b或拟凸块114c在第二方向D2上的延伸长度可大于相邻的多个导电凸块112在相同方向上分布的长度。再者，第二开口110a可为间断的多条线段，避免形成过长的第二开口110a。过长的第二开口110a会使第二开口110a与相邻的第一开口108之间的经图案化的光致抗蚀剂层106a的长度与宽度差异过大，即形成一连续的长光致抗蚀剂，长光致抗蚀剂的膨胀效应较大，因此易导致该处的经图案化的光致抗蚀剂层106a变形或产生中央塌陷的问题。除此之外，第二开口110中的至少一者(例如是第二开口110b)可选择性地与其相邻的至少一第一开口108连接。对应地，后续所形成的拟凸块114中的至少一者(例如是拟凸块114b)可与其相邻的至少一导电凸块112连接。因此，第二开口110b与相邻的第一开口108之间的经图案化的光致抗蚀剂层106a通过两者间的连接区段而切分为两段，同样可避免该处形成膨胀效应较大的长光致抗蚀剂，进而降低经图案化的光致抗蚀剂层106a变形或中央塌陷的问题发生。
综上所述，通过在光致抗蚀剂层所占面积比例较小的第一区与光致抗蚀剂层所占面积比例较大的第二区之间设置第二开口，可使第二开口在光致抗蚀剂层烘烤固化及形成导电凸块与拟凸块的过程中吸收光致抗蚀剂层受热而产生自第二区朝向第一区的推挤。且由于第二开口的面积大于各第一开口的面积，故第二开口可承受较大的形变量。因此，可减少在第一区中的第一开口受到推挤而产生的形变，也可降低第一区中的光致抗蚀剂层剥离而与下方结构之间产生空隙的机率。如此一来，可避免镀液渗镀导致相邻的导电凸块之间的间距缩短或相邻的导电凸块短路的问题。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。
Claims (13)
1.一种凸块工艺，包括：
在芯片上形成光致抗蚀剂层，所述芯片包括多个芯片区，其中每一芯片区具有多个接垫，且每一芯片区包括彼此相邻的至少一第一区与至少一第二区；
图案化所述光致抗蚀剂层，以于每一芯片区中形成暴露出所述多个接垫的多个第一开口，以及于至少一芯片区中形成至少一第二开口，其中每一芯片区的所述至少一第一区中具有沿着一第一方向排列的多个所述第一开口，经图案化的光致抗蚀剂层在所述至少一第一区中所占的面积比例小于所述经图案化的光致抗蚀剂层在相邻的所述至少一第二区中所占的面积比例，所述至少一第二开口位于所述至少一第一区与所述至少一第二区之间，且相邻于所述至少一第一区中沿着所述第一方向排列的多个所述第一开口而延伸，所述至少一第一区中的每一第一开口的面积小于所述至少一第二开口的面积；
在所述多个第一开口中形成多个导电凸块，且于所述至少一第二开口中形成至少一拟凸块；以及
移除所述经图案化的光致抗蚀剂层。
2.根据权利要求1所述的凸块工艺，其中在形成所述光致抗蚀剂层之前还包括在所述芯片上形成晶种层，且在移除所述经图案化的光致抗蚀剂层之后还包括移除被所述多个导电凸块以及所述至少一拟凸块所暴露的晶种层。
3.根据权利要求1所述的凸块工艺，其中所述至少一第二开口未暴露出所述多个接垫。
4.根据权利要求1所述的凸块工艺，其中所述经图案化的光致抗蚀剂层在所述至少一第一区中的多个所述第一开口更沿着第二方向排列成至少两排，相邻于所述第一区的所述至少一第二区包括两个第二区，所述至少一第二开口包括两个第二开口，所述两个第二开口分别位于所述至少一第一区与所述两个第二区之间，且分别相邻于所述至少一第一区中沿着所述第一方向排列的多个所述第一开口以及沿着所述第二方向排列的多个所述第一开口而延伸，其中所述第一方向与所述第二方向间的夹角大于0度且小于等于90度。
5.根据权利要求1所述的凸块工艺，其中所述经图案化的光致抗蚀剂层的所述至少一第二开口的端部延伸超过所述至少一第一区中沿着所述第一方向排列的多个所述第一开口。
6.根据权利要求1所述的凸块工艺，其中相邻于所述至少一第一区中沿着所述第一方向排列的多个所述第一开口而延伸的所述至少一第二开口为间断的多条线段。
7.根据权利要求1所述的凸块工艺，其中所述至少一第二开口环绕所述至少一第一区。
8.一种覆晶结构，包括：
芯片，具有多个接垫，所述芯片上包括彼此相邻的至少一第一区与至少一第二区；
多个导电凸块，设置于所述多个接垫上，其中所述至少一第一区中具有沿着第一方向排列的多个所述导电凸块，未被所述多个导电凸块覆盖的区域在所述至少一第一区中所占的面积比例小于在相邻的所述至少一第二区中所占的面积比例；以及
至少一拟凸块，设置于所述芯片上，且位于所述至少一第一区与所述至少一第二区之间，其中所述至少一拟凸块相邻于所述至少一第一区中沿着所述第一方向排列的多个所述导电凸块而延伸，且所述至少一第一区中的每一导电凸块的面积小于所述至少一拟凸块的面积。
9.根据权利要求8所述的覆晶结构，其中所述至少一拟凸块与所述至少一第一区中的至少一导电凸块连接。
10.根据权利要求8所述的覆晶结构，其中在所述第一区中的多个所述导电凸块更沿着第二方向排列成至少两排，相邻于所述第一区的所述至少一第二区包括两个第二区，所述至少一拟凸块包括两个拟凸块，所述两个拟凸块分别位于所述至少一第一区与所述两个第二区之间，且分别相邻于所述至少一第一区中沿着所述第一方向排列的多个所述导电凸块以及沿着所述第二方向排列的多个所述导电凸块而延伸，其中所述第一方向与所述第二方向间的夹角大于0度且小于等于90度。
11.根据权利要求8所述的覆晶结构，其中所述至少一拟凸块的端部延伸超过所述至少一第一区中沿着所述第一方向排列的多个所述导电凸块。
12.根据权利要求8所述的覆晶结构，其中相邻于所述至少一第一区中沿着所述第一方向排列的多个所述导电凸块而延伸的所述至少一拟凸块为间断的多条线段。
13.根据权利要求8所述的覆晶结构，其中所述至少一拟凸块环绕所述至少一第一区。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW106122272A TWI662633B (zh) | 2017-07-03 | 2017-07-03 | 凸塊製程與覆晶結構 |
| TW106122272 | 2017-07-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109216308A true CN109216308A (zh) | 2019-01-15 |
| CN109216308B CN109216308B (zh) | 2020-06-30 |
Family
ID=64991416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710815533.9A Active CN109216308B (zh) | 2017-07-03 | 2017-09-12 | 凸块工艺与覆晶结构 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN109216308B (zh) |
| TW (1) | TWI662633B (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002231749A (ja) * | 2001-02-01 | 2002-08-16 | Casio Comput Co Ltd | 半導体装置およびその接合構造 |
| TW200633092A (en) * | 2005-03-14 | 2006-09-16 | Au Optronics Corp | Chip with dummy bump |
| JP2007019388A (ja) * | 2005-07-11 | 2007-01-25 | Seiko Epson Corp | 半導体装置及び半導体装置の実装方法 |
| CN101584041A (zh) * | 2006-12-04 | 2009-11-18 | 夏普株式会社 | 半导体装置 |
| JP2014082282A (ja) * | 2012-10-15 | 2014-05-08 | Sharp Corp | 半導体チップおよびそれを備えた表示パネル |
| CN103872000A (zh) * | 2012-12-14 | 2014-06-18 | 台湾积体电路制造股份有限公司 | 用于半导体封装件的凸块结构 |
| US20150091163A1 (en) * | 2013-10-01 | 2015-04-02 | Samsung Display Co., Ltd. | Driver integrated circuit chip, display device having the same, and method of manufacturing a driver integrated circuit chip |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI292958B (en) * | 2005-11-11 | 2008-01-21 | Chipmos Technologies Inc | Flip chip package structure |
| TWI409917B (zh) * | 2009-01-23 | 2013-09-21 | Himax Tech Ltd | 降低翹曲之晶片佈局及其方法 |
-
2017
- 2017-07-03 TW TW106122272A patent/TWI662633B/zh active
- 2017-09-12 CN CN201710815533.9A patent/CN109216308B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002231749A (ja) * | 2001-02-01 | 2002-08-16 | Casio Comput Co Ltd | 半導体装置およびその接合構造 |
| TW200633092A (en) * | 2005-03-14 | 2006-09-16 | Au Optronics Corp | Chip with dummy bump |
| JP2007019388A (ja) * | 2005-07-11 | 2007-01-25 | Seiko Epson Corp | 半導体装置及び半導体装置の実装方法 |
| CN101584041A (zh) * | 2006-12-04 | 2009-11-18 | 夏普株式会社 | 半导体装置 |
| JP2014082282A (ja) * | 2012-10-15 | 2014-05-08 | Sharp Corp | 半導体チップおよびそれを備えた表示パネル |
| CN103872000A (zh) * | 2012-12-14 | 2014-06-18 | 台湾积体电路制造股份有限公司 | 用于半导体封装件的凸块结构 |
| US20150091163A1 (en) * | 2013-10-01 | 2015-04-02 | Samsung Display Co., Ltd. | Driver integrated circuit chip, display device having the same, and method of manufacturing a driver integrated circuit chip |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI662633B (zh) | 2019-06-11 |
| TW201907496A (zh) | 2019-02-16 |
| CN109216308B (zh) | 2020-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9589879B2 (en) | Substrates with through vias with conductive features for connection to integrated circuit elements, and methods for forming through vias in substrates | |
| US5198385A (en) | Photolithographic formation of die-to-package airbridge in a semiconductor device | |
| TW200532876A (en) | A system and method of heat dissipation in semiconductor devices | |
| KR20150087691A (ko) | 임베디드 트레이스 기판과 그의 범프 형성 방법 | |
| JP2008193082A (ja) | 半導体装置及びその製造方法 | |
| TWI652514B (zh) | 波導結構以及其製作方法 | |
| TWI618214B (zh) | 具有重佈線路層的晶片結構 | |
| CN109216308A (zh) | 凸块工艺与覆晶结构 | |
| KR0143037B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| US6777772B1 (en) | Semiconductor device having improved trench structure | |
| JP3260414B2 (ja) | バンプ付き半導体装置とその製造方法 | |
| KR100245091B1 (ko) | 반도체 소자의 도전배선 형성방법 | |
| CN111293099B (zh) | 半导体线路结构及其制作方法 | |
| KR101897653B1 (ko) | 컴플라이언트 범프의 제조방법 | |
| JP2008283188A (ja) | 半導体素子及びその製造方法 | |
| JP2005064193A (ja) | 半導体装置及びその製造方法 | |
| JP2006108342A (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR20040055016A (ko) | 트렌치를 이용한 금속구조물 제조방법 | |
| CN107680942B (zh) | 线路载板及其制作方法 | |
| KR0121559B1 (ko) | 반도체 제조 방법 | |
| US8810037B2 (en) | Semiconductor device and method for manufacturing the same | |
| KR100273677B1 (ko) | 다중금속배선구조를갖는반도체장치제조방법 | |
| JPH0595048A (ja) | 半導体集積回路装置の製造方法 | |
| KR100733217B1 (ko) | 반도체 소자의 제조 방법 | |
| JPS6079746A (ja) | 半導体装置及びその機能変更方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |