JP2007019388A - 半導体装置及び半導体装置の実装方法 - Google Patents
半導体装置及び半導体装置の実装方法 Download PDFInfo
- Publication number
- JP2007019388A JP2007019388A JP2005201546A JP2005201546A JP2007019388A JP 2007019388 A JP2007019388 A JP 2007019388A JP 2005201546 A JP2005201546 A JP 2005201546A JP 2005201546 A JP2005201546 A JP 2005201546A JP 2007019388 A JP2007019388 A JP 2007019388A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- region
- bumps
- adhesive
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/731—Location prior to the connecting process
- H01L2224/73101—Location prior to the connecting process on the same surface
- H01L2224/73103—Bump and layer connectors
- H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Landscapes
- Wire Bonding (AREA)
Abstract
【課題】 半導体装置の反りを抑えることが可能な半導体装置及びこの半導体装置の実装方法を提供すること。
【解決手段】 導電部を有する基板上に接着材を介して電気的に接続されるとともに、複数の接続端子を有する半導体装置11であって、少なくとも接続端子12の形成面の隣接するそれぞれの接続端子12間の領域の周辺11b側あるいは中央側の領域に凸部13が形成されていることを特徴とする。
【選択図】 図1
【解決手段】 導電部を有する基板上に接着材を介して電気的に接続されるとともに、複数の接続端子を有する半導体装置11であって、少なくとも接続端子12の形成面の隣接するそれぞれの接続端子12間の領域の周辺11b側あるいは中央側の領域に凸部13が形成されていることを特徴とする。
【選択図】 図1
Description
本発明は、半導体装置及びこの半導体装置をフリップチップ実装する半導体装置の実装方法に関する。
近年、携帯情報端末をはじめ、各種の携帯型電子機器の普及が著しい。このような電子機器においては、携帯性の向上や小型化、軽量化、薄型化が強く求められる技術傾向にあることから、電子機器に実装される半導体装置においても、一層の高密度化、小型化、薄型化が要望されている。
薄型化や小型化に適した半導体装置の実装方法としては、半導体装置をフレキシブル配線基板等に直接またはACF(異方性導電フィルム)等の接着材を介して接合するフリップチップ実装方式が広く用いられている。
薄型化や小型化に適した半導体装置の実装方法としては、半導体装置をフレキシブル配線基板等に直接またはACF(異方性導電フィルム)等の接着材を介して接合するフリップチップ実装方式が広く用いられている。
しかしながら、近年、半導体装置の薄型化に伴い、半導体装置を基板に実装した際、接着材が半導体装置の外形からはみ出し、側面を這い上がり易くなり、ボンディングツールに付着するという問題が生じている。この問題を解決するための半導体装置の実装方法フリップチップ接続構造が提案されている(例えば、特許文献1参照。)。
この特許文献1に記載の半導体装置は、ボンディングツールと半導体装置との間に、接着材層と銅板とからなる介在部材が設けられている。これにより、基板に半導体装置を実装した際、半導体装置の側面に濡れ広がった接着材が、介在部材によってボンディングツール側に這い上がり、付着することを防止することができる。
特許第3514649号公報
この特許文献1に記載の半導体装置は、ボンディングツールと半導体装置との間に、接着材層と銅板とからなる介在部材が設けられている。これにより、基板に半導体装置を実装した際、半導体装置の側面に濡れ広がった接着材が、介在部材によってボンディングツール側に這い上がり、付着することを防止することができる。
しかしながら、上記特許文献1に記載の半導体装置の実装方法では、接着材がボンディングツール側に這い上がるのを防止しているが、特に外周部に接続端子が形成されたペリフェラル型の半導体装置では、ボンディングツールに付与される荷重はすべて接続端子にかかってしまう。このとき、介在部材のような機械的強度の弱い部材を介すると、半導体装置に付与される荷重が、接続端子に加えて半導体装置の中央部にもかかってしまい、結果として半導体装置全体に反りが生じてしまう。
本発明は、上記の課題を解決するためになされたものであって、半導体装置の反りを抑えることが可能な半導体装置及びこの半導体装置の実装方法を提供することを目的とする。
上記目的を達成するために、本発明は、以下の手段を提供する。
本発明の半導体装置は、導電部を有する基板上に接着材を介して電気的に接続されるとともに、複数の接続端子を有する半導体装置であって、少なくとも前記接続端子の形成面の隣接するそれぞれの前記接続端子間の領域の周辺側あるいは中央側の領域に凸部が形成されていることを特徴とする。
本発明の半導体装置は、導電部を有する基板上に接着材を介して電気的に接続されるとともに、複数の接続端子を有する半導体装置であって、少なくとも前記接続端子の形成面の隣接するそれぞれの前記接続端子間の領域の周辺側あるいは中央側の領域に凸部が形成されていることを特徴とする。
本発明に係る半導体装置では、凸部が、隣接する接続端子間の領域の周辺側あるいは中央側の領域に形成されているため、半導体装置の接続端子の形成面に設けられた接着材が半導体装置の内側から外側へ隣接する接続端子の間を流れようとするのを堰き止めることができる。したがって、半導体装置の中央部に接着材が溜まり易くなることから、半導体装置を基板に実装する場合、半導体装置の中央部が潰れにくくなる。すなわち、半導体装置の反りを防止することができるため、半導体装置の信頼性を向上させることが可能となる。さらに、接着材が半導体装置からほとんどはみ出ないことから、基板上にデッドスペースがほとんど生じることがない。したがって、この半導体装置を用いることで高密度実装が可能になる。
また、本発明の半導体装置は、前記凸部が、隣接する前記接続端子間の領域の周辺側あるいは中央側の領域にのみ個々に形成されていることが好ましい。
本発明に係る半導体装置では、凸部が、隣接する接続端子間の領域の周辺側あるいは中央側の領域にのみ個々に形成されているため、少ない凸部で、半導体装置の接続端子の形成面に設けられた接着材が半導体装置からはみ出ることを防止することができる。したがって、コストの低減を図るとともに、中央部が潰れにくい半導体装置を得ることが可能となる。
本発明に係る半導体装置では、凸部が、隣接する接続端子間の領域の周辺側あるいは中央側の領域にのみ個々に形成されているため、少ない凸部で、半導体装置の接続端子の形成面に設けられた接着材が半導体装置からはみ出ることを防止することができる。したがって、コストの低減を図るとともに、中央部が潰れにくい半導体装置を得ることが可能となる。
また、本発明の半導体装置は、前記凸部が、隣接する前記接続端子間の領域の周辺側あるいは中央側の領域にわたって連続した線状に形成されていることが好ましい。
本発明に係る半導体装置では、凸部が、隣接する接続端子間の領域の周辺側あるいは中央側の領域にわたって連続した線状に形成されているため、半導体装置の接続端子の形成面に設けられた接着材を半導体装置の中央部に溜め込み易くすることができる。したがって、半導体装置を基板に実装する際、より多くの接着材が基板と半導体装置との間に介在するため、半導体装置の中央部を潰れにくくすることが可能となる。
本発明に係る半導体装置では、凸部が、隣接する接続端子間の領域の周辺側あるいは中央側の領域にわたって連続した線状に形成されているため、半導体装置の接続端子の形成面に設けられた接着材を半導体装置の中央部に溜め込み易くすることができる。したがって、半導体装置を基板に実装する際、より多くの接着材が基板と半導体装置との間に介在するため、半導体装置の中央部を潰れにくくすることが可能となる。
また、本発明の半導体装置は、前記凸部が、前記接続端子の材質と同じであることが好ましい。
本発明に係る半導体装置では、凸部と接続端子とが同じ材質であるため、同時に形成することができるので、生産効率を向上させることが可能となる。
本発明に係る半導体装置では、凸部と接続端子とが同じ材質であるため、同時に形成することができるので、生産効率を向上させることが可能となる。
また、本発明の半導体装置は、前記凸部が、前記接続端子の厚さ以下であることが好ましい。
本発明に係る半導体装置では、半導体装置を実装する際、凸部が、接続端子の厚さ以下であるため、凸部が接続端子の厚さより厚い場合に比べ、半導体装置と基板との接着が、接着材の量等に依存しないので、接続端子と基板上の導電部とが接続し易くなる。したがって、接続端子と導電部との接続を良好に保ちつつ、凸部により接着材が半導体装置からはみ出ることを防止することができる。
本発明に係る半導体装置では、半導体装置を実装する際、凸部が、接続端子の厚さ以下であるため、凸部が接続端子の厚さより厚い場合に比べ、半導体装置と基板との接着が、接着材の量等に依存しないので、接続端子と基板上の導電部とが接続し易くなる。したがって、接続端子と導電部との接続を良好に保ちつつ、凸部により接着材が半導体装置からはみ出ることを防止することができる。
本発明の半導体装置の実装方法は、上記の半導体装置をボンディングツールにより加熱及び加圧して前記基板に前記接着材を介して実装することを特徴とする。
本発明に係る半導体装置の実装方法では、ボンディングツールにより半導体装置を加熱及び加圧して基板に実装した際、半導体装置は上述したように中央部が潰れにくいため、半導体装置の中央部が窪まないので、基板と半導体装置とのギャップを均一に保った実装を達成することが可能となる。また、凸部により、半導体装置を基板に実装した際に、接着材がボンディングツール側に這い上がり、付着することを確実に防止することができる。
本発明に係る半導体装置の実装方法では、ボンディングツールにより半導体装置を加熱及び加圧して基板に実装した際、半導体装置は上述したように中央部が潰れにくいため、半導体装置の中央部が窪まないので、基板と半導体装置とのギャップを均一に保った実装を達成することが可能となる。また、凸部により、半導体装置を基板に実装した際に、接着材がボンディングツール側に這い上がり、付着することを確実に防止することができる。
次に、本発明の半導体装置の実装方法の第1実施形態について、図1から図8を参照して説明する。
本実施形態では、まず、図1に示すように、シリコンからなるウエハ10を用意する。このウエハ10は、各種素子を形成してなる半導体装置11が複数形成されたものであり、各半導体装置11には、半導体装置11の能動面11aに形成された複数のバンプ12と、半導体装置11の能動面11a(バンプ12の形成面)の隣接するバンプ12間の周辺11b側に形成されたダミーバンプ(凸部)13とが設けられている。また、複数のバンプ12は、半導体装置11の周辺11bに沿って矩形状に配置されている。
本実施形態では、まず、図1に示すように、シリコンからなるウエハ10を用意する。このウエハ10は、各種素子を形成してなる半導体装置11が複数形成されたものであり、各半導体装置11には、半導体装置11の能動面11aに形成された複数のバンプ12と、半導体装置11の能動面11a(バンプ12の形成面)の隣接するバンプ12間の周辺11b側に形成されたダミーバンプ(凸部)13とが設けられている。また、複数のバンプ12は、半導体装置11の周辺11bに沿って矩形状に配置されている。
なお、バンプ12の形状は、本実施形態では、図3に示すように、角柱状であるが、これに限らず、円柱状やボール状であっても良い。また、バンプ12の材料としては、例えば、Auバンプ、Au/Niバンプ、半田材等で被覆されたCuバンプ、Niバンプ、あるいは、半田ボール等を用いることが可能である。また、バンプ12の高さ(厚み)Lは、5μm〜30μm程度で形成されており、このバンプ12の形成方法としては、電界めっき法あるいは無電解めっき法、金ワイヤをボール状に加工するワイヤバンプや、半田で形成された半田バンプ等、周知の技術により形成されている。
ダミーバンプ13は、図2に示すように、隣接するバンプ12間の領域Aの周辺11b側の領域Bにわたって連続した線状に形成されている。また、ダミーバンプ13は、半導体装置11の周辺11bの長辺の略中点まで延びた直線状に形成されており、複数のバンプ12の配列方向に沿ってそれぞれ2本ずつ計4本形成されている。
また、ダミーバンプ13は、バンプ12の材質と同じであることが好ましい。この構成により、上記バンプ12の形成方法と同様にしてダミーバンプ13を形成することができるので、バンプ12とダミーバンプ13とを同時に形成することができるため、生産効率を向上させることが可能となる。
さらに、ダミーバンプ13の高さMが、図3に示すように、バンプ12の高さL以下であることが好ましい。
また、ダミーバンプ13は、バンプ12の材質と同じであることが好ましい。この構成により、上記バンプ12の形成方法と同様にしてダミーバンプ13を形成することができるので、バンプ12とダミーバンプ13とを同時に形成することができるため、生産効率を向上させることが可能となる。
さらに、ダミーバンプ13の高さMが、図3に示すように、バンプ12の高さL以下であることが好ましい。
このようなウエハ10を用意したら、図4に示すように、このウエハ10のバンプ12を形成した面に、感光性でかつ熱可塑性樹脂、あるいはその前駆体からなる樹脂材料、もしくは感光性熱硬化樹脂接着シートを設けて接着材14を塗布する。本実施形態では、感光性でかつ熱可塑性の樹脂材料を用いて接着材14を塗布するものとする。この感光性でかつ熱可塑性の樹脂としては、例えばポリイミド樹脂を挙げることができる。このポリイミド樹脂を用いる場合、その使用形態としては、例えばこれを適宜な溶媒に溶解した状態で用いることができる。また、その前駆体としては、ポリアミック酸やアミドイミド等を挙げることができる。これらについても、その使用形態としては、適宜な溶媒に溶解した状態で使用することができる。ただし、このような樹脂材料については、その使用形態を液状でなくフィルム状としてもよく、その場合に、必要に応じて適宜な添加材を加えて前記樹脂材料を予めフィルム状またはシート状に成形しておくことで、使用することができる。
上記樹脂材料の使用形態を液状として用いた場合、スピンコート法、ロールコータ法、ディスペンス法等の公知の手法によって、図1に示すウエハ10のバンプ12を形成した側の面に塗布する。また、フィルム状またはシート状とした場合には、単に貼着することによって接着材14を形成することができる。これらの方法で接着材14を半導体装置11の能動面11aに形成することにより、バンプ12は接着材14に覆われることになる。ここで、接着材14の厚さは、バンプ12の厚さとほぼ同じである。
次に、バンプ12が形成された半導体装置11をダイシングして、図5に示すように、個片化する。
そして、図6に示すように、個片化された半導体装置11をボンディングツール20により真空吸着して保持する。次いで、実装される基板30を半導体装置11の能動面11aと対向させた状態でステージ2上に用意する。この基板30には、実装する半導体装置11のバンプ12の位置に対応して電極(導電部)31が形成されており、電極31には電気的に接続されたランド32が形成されている。
そして、図6に示すように、個片化された半導体装置11をボンディングツール20により真空吸着して保持する。次いで、実装される基板30を半導体装置11の能動面11aと対向させた状態でステージ2上に用意する。この基板30には、実装する半導体装置11のバンプ12の位置に対応して電極(導電部)31が形成されており、電極31には電気的に接続されたランド32が形成されている。
電極31及びランド32の材料としては、例えば、銅(Cu)、鉄(Fe)、金(Au)、銀(Ag)、半田材で被覆された銅(Cu)、金(Au)で被覆された銅(Cu)等を用いることができる。
なお、接着材14は、接着性を有する樹脂であれば良く、例えば、熱可塑性を有するエポキシ樹脂,BCB(ベンゾシクロブテン),アクリル樹脂等、他の公知の樹脂でも良い。さらに、耐熱性を向上させるために熱硬化性樹脂もしくはその一部成分が含まれていても良い。
なお、接着材14は、接着性を有する樹脂であれば良く、例えば、熱可塑性を有するエポキシ樹脂,BCB(ベンゾシクロブテン),アクリル樹脂等、他の公知の樹脂でも良い。さらに、耐熱性を向上させるために熱硬化性樹脂もしくはその一部成分が含まれていても良い。
次に、半導体装置11のバンプ12と基板30の電極31とが対応するように、半導体装置11の位置合わせを行う。ボンディングツール20により半導体装置11の位置合わせを行った後、ボンディングツール20を降下することにより、半導体装置11が接着材14を押し広げる。
次いで、ボンディングツール20により半導体装置11を加熱及び加圧し、半導体装置11のバンプ12と基板30の電極31とを接合する。これにより、接着材14を半導体装置11の複数のバンプ12と基板30の電極31との間に挟持した形態が得られる。その後、基板30を個片化し、図7に示すように、半導体装置11が実装された実装体40が得られる。
次いで、ボンディングツール20により半導体装置11を加熱及び加圧し、半導体装置11のバンプ12と基板30の電極31とを接合する。これにより、接着材14を半導体装置11の複数のバンプ12と基板30の電極31との間に挟持した形態が得られる。その後、基板30を個片化し、図7に示すように、半導体装置11が実装された実装体40が得られる。
このとき、従来のように、ダミーバンプ13が形成されていない半導体装置100では、図8に示すように、半導体装置100の周辺から接着材101がはみ出してしまうことと、介在部材102により半導体装置100の中央部に負荷がかかってしまい変形を生じる。したがって、半導体装置100の中央部が潰れ、半導体装置100に反りが生じることになる。しかしながら、本実施形態の半導体装置11のように、ダミーバンプ13を形成することにより、半導体装置11の周辺11bから接着材14がはみ出すことを防止することができる。
本実施形態に係る半導体装置11によれば、接着材14がバンプ12間から外側にはみ出たとしても、ダミーバンプ13により接着材14を堰き止めることができることから、半導体装置11の中央部に接着材14が溜まり易くなる。したがって、半導体装置11を基板30に実装する場合、半導体装置11の中央部が潰れにくくなる。すなわち、半導体装置11の反りを防止することができるため、半導体装置11の信頼性を向上させることが可能となる。さらに、接着材14が半導体装置11からほとんどはみ出ないことから、基板30上にデッドスペースがほとんど生じることがなく、したがって、この半導体装置11を用いることで高密度実装が可能になる。
また、本実施形態に係る半導体装置11の実装方法によれば、ボンディングツール20により半導体装置11を加熱及び加圧して基板30に実装した際、半導体装置11の中央部が潰れにくいため、半導体装置11の中央部が窪まないので、基板30と半導体装置11とのギャップを均一に保った実装を達成することが可能となる。
さらに、ダミーバンプ13により、半導体装置11を基板30に実装した際に、接着材14がボンディングツール20側に接着材が這い上がり、付着することを確実に防止することができる。
さらに、ダミーバンプ13により、半導体装置11を基板30に実装した際に、接着材14がボンディングツール20側に接着材が這い上がり、付着することを確実に防止することができる。
[第2実施形態]
次に、本発明に係る第2実施形態について、図9を参照して説明する。なお、以下に説明する各実施形態において、上述した第1実施形態に係る半導体装置11と構成を共通とする箇所には同一符号を付けて、説明を省略することにする。
本実施形態に係る半導体装置50において、第1実施形態では、ダミーバンプ13が、バンプ12の形成面の隣接するバンプ12間の領域Aの周辺11b側の領域Bに設けられていたが、第2実施形態では、ダミーバンプ51が、隣接するバンプ12間の領域Aの中央11c側の領域Cに設けられている。
次に、本発明に係る第2実施形態について、図9を参照して説明する。なお、以下に説明する各実施形態において、上述した第1実施形態に係る半導体装置11と構成を共通とする箇所には同一符号を付けて、説明を省略することにする。
本実施形態に係る半導体装置50において、第1実施形態では、ダミーバンプ13が、バンプ12の形成面の隣接するバンプ12間の領域Aの周辺11b側の領域Bに設けられていたが、第2実施形態では、ダミーバンプ51が、隣接するバンプ12間の領域Aの中央11c側の領域Cに設けられている。
ダミーバンプ51は、図9に示すように、隣接するバンプ12間の領域Aの中央11c側の領域Cにわたって連続した直線状に形成されている。すなわち、ダミーバンプ51は、複数のバンプ12に囲まれた領域内に、半導体装置50の長辺に沿って配されたバンプ12の略中点まで延びた直線状に形成されており、複数のバンプ12の配列方向に沿ってそれぞれ2本ずつ計4本形成されている。
半導体装置50の実装方法としては、ウエハ状の半導体装置50の全面に接着材14を形成した後、個片化する。その後、図6に示すように、ボンディングツール20により半導体装置50を吸着し、半導体装置50を加熱及び加圧し、第1実施形態と同様にして、半導体装置50のバンプ12と基板30の電極31とを接合する。これにより、図7に示すように、接着材14を半導体装置50の複数のバンプ12と基板30の電極31との間に挟持させた形態が得られる。
本実施形態に係る半導体装置50及び半導体装置50の実装方法によれば、隣接するバンプ12間の領域Aの中央11c側の領域Cにダミーバンプ51を形成することにより、複数のバンプ12で囲まれた領域から接着材14がはみ出るのを防止することができる。したがって、半導体装置50を基板30に実装する場合、半導体装置50の中央部が潰れにくくなる。すなわち、半導体装置50の反りを防止することができる。
[第3実施形態]
次に、本発明に係る第3実施形態について、図10を参照して説明する。
本実施形態に係る半導体装置60において、第3実施形態では、ダミーバンプ61が、隣接するバンプ12間の領域Aの中央11c側の領域Cに設けられているとともに、複数のバンプ12の配列方向に対して傾斜している点において、第2実施形態と異なる。
このダミーバンプ61は、半導体装置60の短辺側の端部61aが中央11c側に向かってそれぞれ傾斜している。
次に、本発明に係る第3実施形態について、図10を参照して説明する。
本実施形態に係る半導体装置60において、第3実施形態では、ダミーバンプ61が、隣接するバンプ12間の領域Aの中央11c側の領域Cに設けられているとともに、複数のバンプ12の配列方向に対して傾斜している点において、第2実施形態と異なる。
このダミーバンプ61は、半導体装置60の短辺側の端部61aが中央11c側に向かってそれぞれ傾斜している。
半導体装置60の実装方法としては、ウエハ状の半導体装置60の全面に接着材14を形成した後、個片化する。その後、第2実施形態の半導体装置50と同様にしてボンディングツール20により、半導体装置60のバンプ12と基板30の電極31とを接合する。これにより、図7に示すように、接着材14を半導体装置60の複数のバンプ12と基板30の電極31との間に挟持させた形態が得られる。
本実施形態に係る半導体装置60及び半導体装置60の実装方法によれば、隣接するバンプ12間の領域Aの中央11c側の領域Cに設けられているとともに、複数のバンプ12の配列方向に対して傾斜させてダミーバンプ61を形成することにより、複数のバンプ12間から外側に向かう接着材14を堰き止めることができる。したがって、複数のバンプ12で囲まれた領域に接着材14がさらに溜まり易くなることから、半導体装置60を基板30に実装する場合、半導体装置60の中央部が潰れにくくなる。すなわち、半導体装置60の反りを防止することができる。
[第4実施形態]
次に、本発明に係る第4実施形態について、図11を参照して説明する。
本実施形態に係る半導体装置70において、第4実施形態では、接続端子として樹脂をコアとするバンプ71である点及びダミーバンプ74が樹脂からなる点において、第1実施形態と異なる。
半導体装置70は、樹脂からなる蒲鉾状の突起部材72上に所定間隔をあけて形成された電極端子73と、蒲鉾状のダミーバンプ74とを備えている。
この半導体装置70の製造方法としては、例えば、液滴吐出法(インクジェット法)によって、半導体装置70の能動面70aの所定領域に、突起部材72及びダミーバンプ74を形成するための樹脂を配置する。そして、スパッタ法を用いて、TiW,Auを積層した後、周知のフォトリソグラフィ法によりレジスト膜をパターニングして、プラズマ処理により、金属膜をエッチングする。このようにして、電極端子73が形成され、樹脂をコアとするバンプ71が形成される。また、半導体装置70の実装方法としては、第1実施形態と同様である。
次に、本発明に係る第4実施形態について、図11を参照して説明する。
本実施形態に係る半導体装置70において、第4実施形態では、接続端子として樹脂をコアとするバンプ71である点及びダミーバンプ74が樹脂からなる点において、第1実施形態と異なる。
半導体装置70は、樹脂からなる蒲鉾状の突起部材72上に所定間隔をあけて形成された電極端子73と、蒲鉾状のダミーバンプ74とを備えている。
この半導体装置70の製造方法としては、例えば、液滴吐出法(インクジェット法)によって、半導体装置70の能動面70aの所定領域に、突起部材72及びダミーバンプ74を形成するための樹脂を配置する。そして、スパッタ法を用いて、TiW,Auを積層した後、周知のフォトリソグラフィ法によりレジスト膜をパターニングして、プラズマ処理により、金属膜をエッチングする。このようにして、電極端子73が形成され、樹脂をコアとするバンプ71が形成される。また、半導体装置70の実装方法としては、第1実施形態と同様である。
本実施形態に係る半導体装置70及び半導体装置70の実装方法によれば、半導体装置70を基板30に実装した際、樹脂からなるダミーバンプ74により、半導体装置70の外側に接着材14がはみ出るのを防止することができるため、半導体装置70の反りを防止することが可能となる。また、樹脂からなる突起部材72及びダミーバンプ74により半導体装置70に加わる応力を吸収することができるため、半導体装置70に加わる応力を分散させることができる。
なお、本発明の技術範囲は上記各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、ダミーバンプ13,51,61,74の少なくともバンプ12の形成面の隣接するバンプ12間の領域Aの周辺11b側の領域Bあるいは中央11c側の領域Cにそれぞれ形成されていれば良い。このため、図12に示すように、ダミーバンプ81は、バンプ12間の周辺11b側の領域Bに個々に形成された半導体装置80であっても良い。
また、ウエハ10のバンプ12の形成した側の面に、接着材14を塗布したが、基板30上に接着材14を塗布しても良い。
また、ダミーバンプ13は、半導体装置11の周辺11bの長辺の略中点まで延びた直線状に形成された構成にしたが、直線状に限るものではなく、半導体装置11の周辺11bに向かって湾曲する曲線状であっても良い。
例えば、ダミーバンプ13,51,61,74の少なくともバンプ12の形成面の隣接するバンプ12間の領域Aの周辺11b側の領域Bあるいは中央11c側の領域Cにそれぞれ形成されていれば良い。このため、図12に示すように、ダミーバンプ81は、バンプ12間の周辺11b側の領域Bに個々に形成された半導体装置80であっても良い。
また、ウエハ10のバンプ12の形成した側の面に、接着材14を塗布したが、基板30上に接着材14を塗布しても良い。
また、ダミーバンプ13は、半導体装置11の周辺11bの長辺の略中点まで延びた直線状に形成された構成にしたが、直線状に限るものではなく、半導体装置11の周辺11bに向かって湾曲する曲線状であっても良い。
11,50,60,70,80…半導体装置、11b…半導体装置の周辺、11c…半導体装置の中央、12…バンプ(接続端子)、13…ダミーバンプ(凸部)、14…接着材、30…基板、31…電極(導電部)
Claims (6)
- 導電部を有する基板上に接着材を介して電気的に接続されるとともに、複数の接続端子を有する半導体装置であって、
少なくとも前記接続端子の形成面の隣接するそれぞれの前記接続端子間の領域の周辺側あるいは中央側の領域に凸部が形成されていることを特徴とする半導体装置。 - 前記凸部が、隣接する前記接続端子間の領域の周辺側あるいは中央側の領域にのみ個々に形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記凸部が、隣接する前記接続端子間の領域の周辺側あるいは中央側の領域にわたって連続した線状に形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記凸部が、前記接続端子の材質と同じであることを特徴とする請求項1から請求項3のいずれか1項に記載の半導体装置。
- 前記凸部が、前記接続端子の厚さ以下であることを特徴とする請求項1から請求項4のいずれか1項に記載の半導体装置。
- 請求項1から請求項5のいずれか1項に記載の半導体装置をボンディングツールにより加熱及び加圧して前記基板に前記接着材を介して実装することを特徴とする半導体装置の実装方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005201546A JP2007019388A (ja) | 2005-07-11 | 2005-07-11 | 半導体装置及び半導体装置の実装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005201546A JP2007019388A (ja) | 2005-07-11 | 2005-07-11 | 半導体装置及び半導体装置の実装方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007019388A true JP2007019388A (ja) | 2007-01-25 |
Family
ID=37756252
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005201546A Withdrawn JP2007019388A (ja) | 2005-07-11 | 2005-07-11 | 半導体装置及び半導体装置の実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007019388A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010146884A1 (ja) * | 2009-06-16 | 2010-12-23 | シャープ株式会社 | 半導体チップおよびその実装構造 |
WO2017138443A1 (ja) * | 2016-02-10 | 2017-08-17 | シャープ株式会社 | 半導体装置及び表示装置 |
CN109216308A (zh) * | 2017-07-03 | 2019-01-15 | 南茂科技股份有限公司 | 凸块工艺与覆晶结构 |
-
2005
- 2005-07-11 JP JP2005201546A patent/JP2007019388A/ja not_active Withdrawn
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010146884A1 (ja) * | 2009-06-16 | 2010-12-23 | シャープ株式会社 | 半導体チップおよびその実装構造 |
RU2487435C1 (ru) * | 2009-06-16 | 2013-07-10 | Шарп Кабусики Кайся | Полупроводниковый кристалл и его монтажная структура |
JP5539346B2 (ja) * | 2009-06-16 | 2014-07-02 | シャープ株式会社 | 半導体チップおよびその実装構造 |
WO2017138443A1 (ja) * | 2016-02-10 | 2017-08-17 | シャープ株式会社 | 半導体装置及び表示装置 |
CN109216308A (zh) * | 2017-07-03 | 2019-01-15 | 南茂科技股份有限公司 | 凸块工艺与覆晶结构 |
CN109216308B (zh) * | 2017-07-03 | 2020-06-30 | 南茂科技股份有限公司 | 凸块工艺与覆晶结构 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8314499B2 (en) | Flexible and stackable semiconductor die packages having thin patterned conductive layers | |
JP5375708B2 (ja) | 半導体装置の製造方法 | |
WO2001018864A1 (fr) | Dispositif a semi-conducteurs, son procede de fabrication, carte de circuit et dispositif electronique | |
JP4379102B2 (ja) | 半導体装置の製造方法 | |
JP2000299431A (ja) | 半導体装置及びその製造方法 | |
JP2008177407A (ja) | 半導体装置及びその製造方法 | |
JP2000228417A (ja) | 半導体装置、電子モジュール及び電子機器、並びに半導体装置の製造方法 | |
JP3659133B2 (ja) | 半導体装置の製造方法 | |
JP2004327527A (ja) | 電子装置及びその製造方法並びに電子機器 | |
US20060049519A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
JP4171492B2 (ja) | 半導体装置およびその製造方法 | |
CN100390982C (zh) | 半导体装置及半导体装置的制造方法 | |
US8227915B2 (en) | Bump structure, chip package structure including the same and method of manufacturing the same | |
JP2007019388A (ja) | 半導体装置及び半導体装置の実装方法 | |
JP3925503B2 (ja) | 半導体装置 | |
JP2018037520A (ja) | 半導体装置、電子装置、半導体装置の製造方法及び電子装置の製造方法 | |
KR100801073B1 (ko) | 도전성 입자를 포함하는 범프를 구비하는 반도체 칩 및 이의 제조 방법 | |
JP4072693B2 (ja) | 半導体装置の製造方法 | |
JP2007150346A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP2008270446A (ja) | 積層型半導体装置とその製造方法 | |
JP3889311B2 (ja) | プリント配線板 | |
JP4342577B2 (ja) | 半導体チップの実装構造 | |
JP2005317862A (ja) | 半導体素子の接続構造 | |
JP2008177404A (ja) | 半導体装置、半導体モジュールおよびその製造方法 | |
KR100900480B1 (ko) | 반도체 패키지 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080530 |
|
A521 | Written amendment |
Effective date: 20080602 Free format text: JAPANESE INTERMEDIATE CODE: A821 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20100118 |
|
A521 | Written amendment |
Effective date: 20100119 Free format text: JAPANESE INTERMEDIATE CODE: A821 |