KR0121559B1 - 반도체 제조 방법 - Google Patents

반도체 제조 방법

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Abstract

내용 없음.

Description

반도체 제조 방법
제1도는 종래기술의 반도체 제조 공정에 따른 단면도.
제2a도 내지 제2d도는 본 발명의 일실시예에 따른 반도체 제조 공정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2,4,5,8,9 : 절연막
3,6,10 : 전도층 7 : 감광막
3a,3b : 더미 전도층 패턴
본 발명은 반도체 제조 공정중 단차를 완화하여 원하는 패턴을 쉽게 형성하는 반도체 제조방법에 관한 것이다.
점차, 소자의 집적도가 높아지게 됨에 따라 주어진 면적에서 미세 라인 디파인(Define) 할 수 있는 사진식각 기술과 더불어 전도층간의 단차로 인해 미세 라인을 패턴할 수 있는 기술이 요구되고 있다. 그래서 단차 완화 목적으로 실제 소자에는 사용되지 않는 더미(Dummy) 패턴을 이용하게 되는데 주로 단순한 패턴을 이용함으로써 어느 정도의 단차를 완화한다는 효과는 있지만, 더미 패턴과 바로 인접할 상부층은 이 단순한 더미 패턴으로 인해 미세 라인을 패턴 하는데 어려움이 따르게 된다.
제1도는 상기 설명과 같은 종래기술에 따른 반도체 제조 공정의 일실시예로서, 제1전도층이 일정한 폭과 간격을 가지고 있으며, 이 경제 부위에서 제2전도층이 패턴 되어지고, 그 상부에 제3정도층이 교차될 때의 경우를 나타내며, 도면에서 1은 실리콘 기판, 2은 제1절연막, 3은 제1전도층, 3a는 더미전도층 패턴, 4는 제2절연막, 5는 제3절연막, 6은 제2전도층, 8은 제4절연막, 9는 제5절연막, 10은 제3전도층을 각각 나타낸다.
도면에 도시된 바와같이, 종래에는 제1전도층(3)의 패턴 배열이 끝나는 경계부위에 단차를 완화시킬 목적으로 더미 전도층 패턴(3a)을 형성하였지만, 이 더미 전도층 패턴(3a)이 이웃하는 제1전도층 패턴(3)과 폭과 길이가 달라서 절연막(4,5)을 사이에 두고 상부에 형성되는 제2전도층(6)의 패턴이 제대로 형성되지 않으며, 또한 제3전도층(10) 역시 단차로 인하여 제대로 형성되지 않는다.
따라서, 본 발명은 더미 패턴을 형성할 시 그 전도층이 사용되고 있는 동일한 폭과 길이로 다수개를 형성함으로써 단차를 완화하여 이후에 형성되는 전도층 패턴의 손상을 방지 할 수 있는 반도체 제조 방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 소정 공정이 완료된 웨이퍼 상에 전도층을 증착하는 단계; 소자의 동작에 사용되는 제1패턴과, 실제 소자의 동작에 사용되지 않고 단차 완화를 목적으로 하는 제2패턴으로 상기 전도층을 패터닝하되, 상기 제2패턴을 상기 제1패턴과 동일한 폭과 길이로 다수개 형성하는 단계: 및 전체 구조 상부에 평탄화 절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2a도 내지 제2d도는 본 발명의 일실시예에 따른 반도체 제조 공정도로서, 제1전도층이 일정한 폭과 간격을 가지고 있으며, 이 경제 부위에서 제2전도층이 패턴 되어지고, 그 상부에 제3전도층이 교차될때의 경우를 나타내며, 도면에서 1은 실리콘 기판, 2은 제1절연막, 3은 제1전도층 패턴, 3b는 더미 전도층 패턴, 4는 제2절연막, 5는 제3절연막, 6은 제2전도층, 7은 감광막, 8은 제4절연막, 9는 제5절연막, 10은 제3전도층을 각각 나타낸다.
먼저, 제2a도는 실리콘 기판(1)상에 제1절연막(2)이 형성되고, 그 상부에 제1전도층 패턴을 형성한 후 제2절연막(4)을 얇게 증착하고 그 위에 제3절연막(5)을 증착한 후 제3절연막(5)을 평탄화 시킨 후의 단면도로서, 제1전도층 패턴(3) 형성시 더미 전도층 패턴(3b)이 이웃하는 전도층 패턴(3)과 일정한 폭과 간격으로 유지 되어 있어 완전히 평탄화된 제3절연막(5)을 형성할 수 있음을 나타낸다.
제2b도는 제2a도에 이어서 제3절연막(5) 상부에 제2전도층(6)을 증착하고 제2전도층 마스크를 이용하여 감광막(7)으로 패턴 한 후의 단면도로서, 단차가 없기 때문에 감광막(7) 패턴이 손상되는 노칭(notching) 현상을 방지한다.
제2c도는 제2b도에 이어서 감광막(7)을 식각장벽으로 하여 제2전도층(6)을 건식식각하여 패턴을 형성한 후 감광막(7)을 제거한 상태의 단면도로서, 패턴의 일그러짐 없이 제2전도층(6) 패턴이 형성된다.
제2d도는 제2c도에 이어서 전체구조 상부에 제4절연막(8)으로 얇게 증착한 후 제5절연막(9)을 증착하고 제5절연막(9)을 평탄화시킨 후 제3전도층(10)을 증착한 후의 단면도이다.
본 실시예에서, 제1, 제2, 제3전도층을 폴리실리콘층 또는 금속층을 나타내며, 제3절연막(5) 및 제5절연막(9)은 리플로우가 가능한 BPSG를 나타낸다.
이상, 상기 설명과 같이 이루어지는 본 발명은 단차를 발생시키는 원인이 되는 층(layer)의 패턴 형성시 그 층에 여분의 더미패턴을 이웃하는 패턴과 동일하게 형성하여 단차를 완화시키므로써 이후의 공정마진을 확보하여 소자의 신뢰성 및 수율을 향상시키는 효과가 있다.

Claims (1)

  1. 소정 공정이 완료된 웨이퍼 상에 전도층을 증착하는 단계; 소자의 동작에 사용되는 제1패턴과, 실제소자의 동작에 사용되지 않고 단차 완화를 목적으로 하는 제2패턴으로 상기 전도층을 패터닝하되, 상기 제2패턴을 상기 제1패턴과 동일한 폭과 길이로 다수개 형성하는 단계; 및 전체구조 상부에 평탄화 절연막을 형성하는 단계를 포함하여 이루어지는 반도체 제조 방법.
KR1019940005501A 1994-03-18 1994-03-18 반도체 제조 방법 KR0121559B1 (ko)

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KR100487506B1 (ko) * 1998-01-15 2005-08-12 삼성전자주식회사 더미패턴에의한층간절연막평탄화방법

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