KR0146247B1 - 반도체 소자 제조방법 - Google Patents

Abstract

본 발명은 고집적 반도체소자 제조방법에 관한 것으로, 하부에 단차가 있는 지역에 도전층을 증착하고, 도전층의 표면에 감광막패턴을 형성할 때 비노광지역에서 난반사로 인하여 감광막패턴이 제거되는 것을 방지하기 위하여 도전층패턴 간격보다 간격이 넓은 감광막패턴을 형성하고, 후속공정으로 간격이 좁은 마스크용 패턴을 형성하는 기술이다. 그로인하여 도전층패턴에 넛칭이 발생되는 문제를 방지할 수 있다.

Description

반도체소자 제조방법

제1도는 종래 기술로 단차가 있는 지역상부에 감광막 패턴을 형성하는 단계를 도시한 단면도.

제2a도 내지 제2d도는 본 발명의 실시예에 의해 단차가 있는 지역상부에 감광막 패턴을 형성하고, 하부 패턴을 형성하는 단계를 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체기판 2 : 필드산화막

3 : 게이트 산화막 4 : 도전층

5 : 산화막 7 : 액상증착산화막

6, 16 : 감광막 패턴

본 발명은 고집적 반도체소자 제조방법에 관한 것으로, 특히, 단차가 심한 지역상부에 감광막 패턴을 형성하고, 하부 물질층의 패턴을 형성하는 반도체소자 제조방법에 관한 것이다.

반도체 집적회로가 점차 고집적화 되면서 소자와 소자, 전도층과 전도층간의 간격은 줄어들고 상대적으로 단차는 증가하게 된다. 이러한 단차와 좁아진 간격을 갖는 반도체 소자의 제조공정시 많은 어려움과 문제점을 유발하게 된다.

예를 들어 반도체 집적회로에 필수적인 트랜지스터를 여러개 형성하기 위해서는 필드산화막으로 분리시키고, 게이트 전극 패턴을 형성하기 위해서는 전극과 전극이 이격되어야 하는데 필드산화막의 단차와 전극간의 좁은 간격으로 인하여 원하는 패턴 형성이 불가능하거나 어려워진다.

제1도를 참고하여 종래의 기술로 폴디드(folded) 비트라인 구조의 디램(DRAM)을 제조할 때 발생되는 문제점을 설명하기로 한다.

반도체기판(1)상부에 소자분리용 필드산화막(2)을 형성하고, 노출된 반도체기판(1)의 표면에 게이트산화막(3)을 형성하고, 전체구조 상부에 게이트전극용 도전층(4)을 형성하고, 그 상부에 게이트전극 마스크용 감광막 패턴(6)을 형성한 단면도이다. 그러나, 상기 감광막 패턴(6)을 형성하기 위한 노광공정에서 하부 게이트전극용 도전층(4)의 경사진곳에서 입사된 광이 난반사 되어 비노광 지역의 감광막이 노광되어 감광막 패턴의 측면이 심하게 제거되는 현상이 발생된다. 그로인하여 측벽이 심하게 제거된 감광막 패턴을 마스크로 사용할 경우 하부의 게이트전극에 나칭(notching)을 유발시키거나 심한 경우 게이트전극이 단선되는 문제가 발생된다.

따라서, 본 발명은 상기한 문제점들을 해결하기 위하여 하부에 단차가 있는 지역에 도전층을 증착하고, 도전층의 표면에 감광막 패턴을 형성할 때 비노광지역에서 난반사로 인하여 감광막 패턴이 제거되는 것을 방지하기 위하여 형성하고자하는 도전층패턴의 간격보다 간격이 넓은 감광막 패턴을 형성하고, 후속공정으로 간격이 좁은 마스크용 패턴을 형성하는 반도체소자 제조방법을 제공하는데 그 목적이 있다.

상기의 목적을 달성하기 위한 본 발명은 반도체소자 제조방법에 있어서, 반도체 기판 상부에 필드산화막과 절연막을 순차적으로 형성하고, 전체구조 상부에 게이트전극용 도전층과 얇은 두께의 산화막을 적층하는 단계와, 필드산화막의 경사에서 노광공정시 난반사로 인하여 비 노광지역의 감광막이 노광되는 것을 방지하기 위하여 필드산화막의 경사부분에서 일정간격 이격되며, 하부 도전층 패턴이 형성되지 않는 위치에 감광막이 나도록 된 감광막 패턴을 형성하는 단계와, 액상증착산화막을 노출된 산화막 상에 증착시키고, 상기 감광막 패턴을 제거한후, 일정 두께의 산화막을 전면식각하여 액상증착산화막이 없는 지역의 도전층을 노출시키는 단계와, 노출된 도전층의 표면에서 선택적성장방법으로 성장되는 막을 과도성장시켜 상기 액상증착산화막의 상부 표면의 일정부분까지 덮혀지도록 하는 단계와, 상기 선택적으로 성장된 막을 마스크로 이용하여 노출된 액상증착산화막과 그 하부의 산화막을 식각하는 단계와, 상기 선택적으로 성장된 막을 제거한다음, 액상증착산화막을 마스크로 사용하여 하부의 노출된 도전층을 식각하여 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명을 상세히 설명하기로 한다.

제2a도 내지 제2d도는 본 발명의 실시예에 의해 디램의 게이트전극을 제조하는 단계를 도시한 단면도이다.

제2a도는 반도체기판(1)상부에 필드산화막(2)과 게이트산화막(3)을 순차적으로 형성하고, 전체구조 상부에 게이트전극용 도전층(4)을 예를들어 폴리실리콘막, 폴리사이드막 또는 그와 유사한 물질로 형성하고, 그 상부에 얇은 두께의 산화막(5)을 형성한다음, 그 상부에 기존의 게이트전극 마스크와는 다른 감광막 패턴(16)을 형성한 단면도이다. 상기 감광막 패턴(16)은 필드산화막(2)의 단차가 있어도 비 노광지역의 감광막과는 거리를 충분하게 확보할 수 있어 하부 도전층(4)의 경사면에서 발생되는 난반사는 감광막 패턴(16)에 영향을 주지 않는다.

제2b도는 감광막과는 반 선택성을 갖는 액상증착산화막(7)을 상기 노출된 산화막(5) 사에 증착시키고, 상기 감광막 패턴(16)을 제거하고, 상기 산화막(5)의 두께 만큼 산화막 전면식각을 실시하여 상기 감광막 패턴(16)이 존재하던 위치에 있는 도전층(4)을 노출시킨 단면도이다.

제2c도는 노출된 도전층(5)의 표면에서 선택적성장방법으로 텅스텐(8)을 과도성장시켜 상기 액상증착산화막(7)의 상부 표면의 예정된 부분까지 덮을 수 있도록 성장시키고, 상기 텅스텐(8)을 마스크로 이용하여 노출되어있는 액상증착산화막(7)과 산화막(5)을 식각하여 패턴을 형성한 단면도이다. 여기서 상기 텅스텐(8) 대신에 폴리실리콘으로 성장시켜도 된다.

제2d도는 상기 텅스텐(8)을 제거한다음, 액상증착산화막(7) 패턴을 마스크로 사용하고 하부의 노출된 도전층(4)을 식각하여 게이트전극으로 사용되는 도전층 패턴(4')을 형성한 단면도이다.

상기한 바와 같이 본 발명은 도전층 패턴을 형성할 경우 나칭이 발생되는 문제를 방지하고, 선택적으로 성장되는 텅스텐의 과도성장 정도를 조절하여 원하는 크기의 패턴을 얻을 수 있다. 그로인하여 트랜지스터 또는 연결선의 특성이 저하되는 것을 방지하고, 후속 공정으로 이온주입을 실시할 경우 채널링현상을 방지하여 신뢰성이 높은 제품을 생산할 수 있다.

Claims (7)

1. 반도체소자 제조방법에 있어서, 단차를 갖는 하부 패턴을 구비하는 반도체기판 상부에 절연막을 형성하는 단계와, 상기 전체구조 상부에 도전층과 산화막을 순차적으로 적층하는 단계와, 상기 산화막 상부에 감광막 패턴을 형성하되, 상기 단차를 갖는 패턴에 의해 경사진 지역에서의 난반사에 의한 나칭이 발생되지 않도록 단차진 부분과는 이격되도록 형성하는 단계와, 상기 노출된 산화막 상에 액상증착산화막을 증착하는 단계와, 상기 감광막 패턴을 제거하고, 상기 산화막을 전면식각하여 액상증착산화막이 없는 지역의 도전층을 노출시키는 단계와, 상기 노출된 도전층의 표면에서 선택적성장방법으로 성장되는 막을 과도성장시켜 상기 액상증착산화막의 상부 표면의 일정부분까지 덮혀지도록 하는 단계와, 상기 선택적성장막을 마스크로 이용하여 노출된 액상증착산화막과 그 하부의 산화막을 순차적으로 식각하여 패턴을 형성하는 단계와, 상기 선택적성장막을 제거하고, 상기 액상증착산화막 패턴을 마스크로 사용하여 노출된 도전층을 식각하여 도전층 패턴을 형성하는 단계를 포함하는 반도체소자 제조방법.
2. 제1항에 있어서, 상기 선택적성장막은 텅스텐 또는 폴리실리콘막인 것을 특징으로 하는 반도체소자 제조방법.
3. 제1항에 있어서, 상기 도전층 패턴은 게이트전극으로 이용되는 것을 특징으로 하는 반도체소자 제조방법.
4. 제1항 또는 제3항에 있어서, 상기 도전층은 폴리실리콘 또는 폴리사이드로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
5. 제1항에 있어서, 상기 선택적성장막의 과도성장의 정도에 따라 패턴의 크기를 조절하도록 하는 것을 특징으로 하는 반도체소자 제조방법.
6. 제1항에 있어서, 상기 공정단계를 디램의 폴디드 비트라인 구조에 적용하는 것을 특징으로 하는 반도체소자 제조방법.
7. 제1항에 있어서, 상기 단차를 갖는 패턴은 필드산화막인 것을 특징으로 하는 반도체소자 제조방법.