KR100367488B1 - 반도체소자제조방법 - Google Patents

Abstract

본 발명은 반도체소자 제조방법에 관한 것으로서, 반도체기판 상부에 일정 높이와 길이를 갖는 패턴을 형성하고, 그 상부에 도전층을 증착하는 공정과, 상기 도전층 상부에 감광막을 도포한 후, 도전 배선 마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하는 공정을 포함하는 도전 배선 제조방법에 있어서, 상기 노광공정에서 하부의 패턴에 의한 단차로 도전층의 경사면에 인접된 지역에 형성되는 감광막패턴의 나칭이 발생되는 것을 방지하기 위하여 상기 감광막패턴의 나칭이 발생되는 지적에 대응하는 지역에 일정폭(W )과 길이(L)를 갖는 보조패턴이 구비된 도전배선 마스크를 사용하여 노광하는 것이다.

Description

반도체소자 제조방법

본 발명은 반도체소자 제조방법에 관한 것으로서, 특히 하부에 있는 패턴의 단차로 인하여 상부에 형성되는 도전배선의 나칭이 발생되는 것을 해소하기 위한 반도체소자 제조방법에 관한 것이다.

반도체소자가 고집적화 됨에 따라 셀지역과 주변회로 지역에서 단차로 인하여 후속공정에 문제가 발생된다.

하부패턴의 단차로 인하여 경사진 부분에서 빛이 난반사되어 감광막패턴의 프로파일에 나쁜 영향을 미치게 된다. 이러한 공정의 예로서 비트라인을 형성하기 위한 마스킹 공정에서 나타나는데 셀지역이 아닌 주변회로 지역에서 이전에 형성된 게이트 전극에 의하여 단차가 발생되고, 상기 게이트 전극 상부에 증착되는 비트라인용 도전층은 상기 게이트전극의 상부에서 단차에 의한 경사면이 발생되고, 이러한 경사면은 비트라인용 감광막패턴을 형성하는 노광공정에서 빛이 난반사되어 감광막 패턴의 나칭(notching)이 발생된다.

종래기술에 의해 형성되는 비트라인을 첨부된 도면을 참고하여 설명하기로 한다.

제1도는형상을 가지는 게이트 전극(20)의 상부에 구비되는 비트라인(22)이 상기 게이트 전극(20)의 일정부분과 콘택(21)되는 레이아웃을 도시한 것이다.

제2도 및 제3도는 제1도의 Ⅰ-Ⅰ을 따라 단면을 도시한 것으로 게이트 전극의 상부에 비트라인용 도전층을 증착하고, 감광막 패턴을 형성하는 것을 도시한 단면도이다.

제2도는 반도체기판(1) 상부에 일정 두께를 갖는 게이트 전극(2)을 형성한 다음, 그 상부에 절연막(3)과 비트라인용 도전층(4)을 적층하고, 그 상부에 감광막(5)을 도포한 후, 제1도에 도시된 비트라인 형상을 갖는 비트라인 마스크(6)를 이용하여 노광한 단면도이다. 이때, 상기 노광공정에서 상기 게이트 전극(2)의단차로 인하여 상기 비트라인용 도전층(4)의 경사면에서 침투된 빛이 난반사되어 원하지 않는 지역까지 감광막(5)이 노광된 것을 도시한 단면도이다.

제3도는 노광된 감광막(5)을 현상하여 감광막패턴(5')을 형성한 단면도로서, 감광막패턴(5')의 측벽이 심하게 제거되는 나칭(notching)이 발생된 것을 도시한다.

상기와 같이 감광막패턴에 나칭이 발생되면 후속공정으로 도전층을 식각하여 비트라인을 형성하면 비트라인의 선폭이 일정부분 손상되거나 심하면 단선되는 문제가 유발된다.

따라서, 본 발명은 상기와 같은 문제점을 해소하기 위하여 하부의 패턴으로 인하여 상부층 마스크로 사용되는 감광막패턴에 나칭이 발생되는 난반사영역에 대응하는 지역에 일정폭(W )과 길이(L)를 갖는 보조패턴 만큼 넓어진 도전배선 마스크를 사용하여 노광하여 감광막패턴의 폭을 넓게 형성하는 반도체소자 제조방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명은,

단차를 갖는 하부구조가 구비되는 반도체기판 상부에 절연막을 형성하고, 상기 절연막 상부에 도전층을 증착하는 공정과,

상기 도전층 상부에 도전배선으로 예정되는 부분을 보호하는 감광막패턴을 형성하되, 상기 감광막패턴은 상기 단차로 인해 나칭이 발생될 것으로 예상되는 난반사영역까지 보호하도록 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

제4는 본 발명에 의해형상을 가지는 게이트 전극(20)의 상부에 양측에서 오버랩되는 비트라인(23)을 배치하되 상기 게이트 전극(20)의 일정부분과 콘택(21)되는 레이아웃을 도시한다.

상기 비트라인(23)은 제1도와 같이 비트라인(22)을 레이아웃할 경우 감광막패턴에 나칭이 발생되는 것을 해소하기 위하여, 비트라인 마스크 형성공정 시 종래에 나칭이 발생하는 난반사영역에 비트라인(22)보다 폭이 W 이고, 길이가 L 인 보조패턴(30)의 크기만큼 더 넓게 형성한 것을 도시한 것이다. 참고로 상기 보조패턴(30)은 비트라인 마스크를 제조할 때 비트라인과 동일한 재질로 동일한 공정에서 형성된다.

제5도 및 제6도는 본 발명에 의해 게이트 전극의 상부에 비트라인용 도전층을 증착하고 감광막 패턴을 형성하는 공정을 도시하되, 제3도의 Ⅱ-Ⅱ 단면을 도시한 것이다.

제5도는 반도체기판(1) 상부에 게이트 전극(2)을 형성한 다음, 그 상부에 절연막(3)과 비트라인용 도전층(4)을 적층하고, 그 상부에 감광막(5)을 도포한 후, 제4도에 도시한 바와 같이 보조패턴(30) 만큼 넓어진 비트라인 마스크(7)를 이용하여 노광한 단면도이다. 이때, 상기 비트라인 마스크(7)의 폭이 증대되어 상기 노광공정에서 상기 게이트 전극(2)의 단차로 인하여 상기 비트라인용 도전층(4)의 경사면에는 노광 공정 시 빛이 침투되지 않게 됨으로 비노광지역의 감광막(5)이 노광되지 않는다.

제6도는 노광된 감광막(5)을 현상하여 감광막패턴(5")을 형성한 단면도로서,감광막패턴(5")의 측벽의 프로파일이 수직이 된 것을 도시한다.

상기한 본 발명에 의하면 하부의 패턴 예를 들어 게이트전극의 단차에 의해 게이트전극 상부에 증착된 도전층을 패턴하기 위하여 상부 배선 마스크 예를 들어 비트라인 마스크용 감광막패턴을 형성할 때 상기 게이트전극 상부에 증착된 비트라인용 도전층의 경사면에서 난반사가 발생되어 나칭이 발생되는 것을 방지할 수 있는 효과가 있다.

제 1 도 내지 제 3 도는 종래 기술로 반도체소자를 제조하는 단계를 도시한 단면도.

제 4 도 내지 제 6 도는 본 발명으로 반도체소자를 제조하는 단계를 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

1 : 반도체기판 2 : 게이트전극

3 : 절연막 4 : 비트라인용 도전층

5 : 감광막 6, 7 : 비트라인 마스크

5', 5" : 감광막패턴 20 : 게이트전극

22, 23 : 비트라인 30 : 보조패턴

Claims (3)

1. 단차를 갖는 하부구조가 구비되는 반도체기판 상부에 절연막을 형성하고, 상기 절연막 상부에 도전층을 증착하는 공정과,

   상기 도전층 상부에 도전배선으로 예정되는 부분을 보호하는 감광막패턴을 형성하되, 상기 감광막패턴은 상기 단차로 인해 나칭이 발생될 것으로 예상되는 난반사영역까지 보호하도록 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
2. 제1항에 있어서,

   상기 하부 구조는 게이트 전극인 것을 특징으로 하는 반도체소자 제조방법.
3. 제1항에 있어서,

   상기 도전층은 비트라인용 도전층으로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.